FR2976122A1 - Transistor mosfet, composant incluant plusieurs tels transistors et procede de fabrication - Google Patents
Transistor mosfet, composant incluant plusieurs tels transistors et procede de fabrication Download PDFInfo
- Publication number
- FR2976122A1 FR2976122A1 FR1154796A FR1154796A FR2976122A1 FR 2976122 A1 FR2976122 A1 FR 2976122A1 FR 1154796 A FR1154796 A FR 1154796A FR 1154796 A FR1154796 A FR 1154796A FR 2976122 A1 FR2976122 A1 FR 2976122A1
- Authority
- FR
- France
- Prior art keywords
- source
- drain
- drain zones
- gate structure
- recesses
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000007769 metal material Substances 0.000 title claims abstract description 18
- 238000000034 method Methods 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 claims abstract description 15
- 239000004065 semiconductor Substances 0.000 claims abstract description 8
- 239000000463 material Substances 0.000 claims description 31
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 6
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 6
- 229910052732 germanium Inorganic materials 0.000 claims description 6
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 6
- 238000001020 plasma etching Methods 0.000 claims description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 6
- 230000005669 field effect Effects 0.000 claims description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 3
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 238000000231 atomic layer deposition Methods 0.000 claims description 3
- 229910052804 chromium Inorganic materials 0.000 claims description 3
- 239000011651 chromium Substances 0.000 claims description 3
- 230000008030 elimination Effects 0.000 claims description 3
- 238000003379 elimination reaction Methods 0.000 claims description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 3
- 229910052737 gold Inorganic materials 0.000 claims description 3
- 239000010931 gold Substances 0.000 claims description 3
- 229910052741 iridium Inorganic materials 0.000 claims description 3
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 claims description 3
- 238000001465 metallisation Methods 0.000 claims description 3
- 239000000203 mixture Substances 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 239000011733 molybdenum Substances 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 229910052763 palladium Inorganic materials 0.000 claims description 3
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- 229910052709 silver Inorganic materials 0.000 claims description 3
- 239000004332 silver Substances 0.000 claims description 3
- 229910052715 tantalum Inorganic materials 0.000 claims description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 3
- 229910052726 zirconium Inorganic materials 0.000 claims description 3
- 239000010410 layer Substances 0.000 claims 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 239000011241 protective layer Substances 0.000 claims 1
- 238000005530 etching Methods 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 238000000151 deposition Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 230000008021 deposition Effects 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 3
- 229910018503 SF6 Inorganic materials 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 description 2
- 229960000909 sulfur hexafluoride Drugs 0.000 description 2
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/095—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being Schottky barrier gate field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
L'invention concerne un transistor à effet de champ à grille isolée comportant : ▪ un substrat semi-conducteur (1) ; ▪ une structure de grille (2) comportant une électrode (6) et une couche diélectrique (4, 5) séparant l'électrode (6) et ledit substrat (1); ▪ une zone drain (25) et une zone source (26) disposées de part et d'autre de la grille (6), et séparées par une portion du substrat (6) ; ▪ au moins deux régions conductrices (27, 28) formant les bornes de connexion avec les zones (25, 26) source et drain, et s'étendant sur au moins la hauteur de la structure de grille (6), et dans lequel les zones (25, 26) source et drain sont à base d'un matériau métallique.
Description
-1- TRANSISTOR MOSFET, COMPOSANT INCLUANT PLUSIEURS TELS TRANSISTORS, ET PROCEDE DE FABRICATION
Domaine technique L'invention se rattache au domaine de la microélectronique, et plus particulièrement à la fabrication de transistors à effet de champ à grille isolée (ou MOSFET). Elle vise en particulier une nouvelle structure de transistor et l'emploi de matériaux spécifiques, ainsi qu'un procédé, qui permettent d'améliorer les propriétés électriques de ce type de transistor.
Arrière plan de l'invention De manière générale, les transistors MOSFET comportent une zone source et une zone drain qui sont créées dans un substrat semi-conducteur, de part et d'autre de la structure de grille, par une opération de dopage. Les reprises de contact avec ces zones source et drain se font par l'intermédiaire de zones conductrices formées par siliciuration de la partie supérieure des zones préalablement dopées, de manière à améliorer les propriétés électriques de cette jonction. 20 Il est courant de caractériser les propriétés électriques d'un transistor en évaluant différents paramètres, parmi lesquels figure la résistance dite « série » qui s'apparente à la résistance de la source ou du drain, mesurée entre la jonction avec le canal du transistor d'une part, et la borne de connexion de la source ou du drain 25 d'autre part. Cette résistance série dépend de divers paramètres parmi lesquels on compte en particulier la géométrie de la zone formant le drain ou la source, mais également la constitution physico-chimique des différentes régions concernées, à savoir la source ou le drain à proprement parler et son dopage, ainsi que celle de la zone de connexion par lequel le transistor est relié au reste du composant. 2976122 -2- Exposé de l'invention Le Demandeur a constaté qu'une partie importante de cette résistance série est formée par la résistance de contact qui existe entre la borne de connexion, généralement métallique, et la zone de siliciure qui recouvre la zone de silicium 5 dopé formant la source ou le drain à proprement parler.
L'impact de cette résistance de contact sur la résistance série s'accroît avec la réduction des dimensions des transistors.
10 Le besoin se fait sentir de maîtriser l'importance de cette résistance de contact, et de manière générale de réduire la résistance série d'un transistor MOSFET.
Dans cette optique, et selon un aspect de l'invention, il est prévu un transistor à 15 effet de champ à grille isolée comportant : ^ un substrat semi-conducteur ; ^ une structure de grille comportant une électrode et une couche diélectrique séparant l'électrode et ledit substrat ; ^ une zone drain et une zone source disposées de part et d'autre de la grille, et 20 séparées par une portion du substrat ; ^ au moins deux régions conductrices formant les bornes de connexion avec les zones source et drain, et s'étendant sur au moins la hauteur de la structure de grille, et dans lequel les zones source et drain sont à base d'un matériau métallique. 25 Ainsi, le remplacement d'un semi-conducteur dopé par un matériau métallique, pour former la source et le drain diminue, de manière importante la résistance série, puisque la résistance intrinsèque du matériau est améliorée, et qu'au surplus, il n'est plus nécessaire de réaliser une zone de contact en siliciure, 30 formant la connexion du transistor. -3- Selon d'autres aspects de l'invention : - les zones source et drain peuvent être à base d'un matériau métallique identique à celui des régions conductrices.- - les zones source et drain peuvent présenter des cavités centrales. En pratique, pour les transistors de type N-MOS le matériau métallique des zones source et drain peut être choisi dans le groupe comprenant l'aluminium, le zirconium, le tantale, le chrome, l'argent, le molybdène.
10 De même, pour les transistors de type P-MOS, le matériau métallique des zones source et drains peut être choisi dans le groupe comprenant le nickel, l'iridium, l'or, le palladium, le platine.
L'invention concerne également un composant incluant plusieurs transistors 15 tels que décrits plus haut, dans lequel une partie des transistors sont de type NMOS et une autre partie et de type P-MOS, dans lequel le matériau métallique des zones source et drain des transistors de type N-MOS est différent du matériau métallique des zones source et drain des transistors de type P-MOS.
20 Un autre aspect de l'invention vise un procédé de fabrication d'un transistor à effet de champ à grille isolée dans lequel : ^ on réalise une structure de grille ou une ébauche de structure de grille sur un substrat semi-conducteur ; ^ on forme les zones source et drain de part et d'autre de la structure de 25 grille ; ^ on forme des régions conductrices au-dessus des zones source et drain de manière à créer des bornes de connexion aux zones source et drain, dans lequel : ^ on élimine de part et d'autre de la structure de grille une partie du substrat 30 pour former deux évidements ; ^ on dépose un matériau métallique en remplissant au moins partiellement lesdits évidements, et en formant par-dessus lesdites zones conductrices. 2976122 -4- Dans une variante de réalisation, après formation des évidements de part et d'autre de la grille, on remplit lesdits évidements d'un matériau sacrificiel. Avantageusement en pratique, ce matériau sacrificiel peut être à base d'un 5 mélange de silicium et de germanium.
Description sommaire des figures
La manière de réaliser l'invention, ainsi que les avantages qui en découlent 10 ressortiront bien de la description des modes de réalisation qui suivent, à l'appui des figures annexées, dans lesquelles : Les figures 1 à 7 sont des vues en perspective sommaire montrant la fabrication d'un transistor selon un premier mode de réalisation, au fur et à mesure de l'enchaînement des étapes du procédé. 15 Les figures 8 à 13 sont des vues en perspective sommaire illustrant la fabrication d'une paire de transistors de type N et P-MOS, montrée au fur et à mesure de l'enchaînement des étapes de fabrication.
Bien entendu, les différents éléments représentés aux figures l'ont été dans un 20 but de faciliter la compréhension de l'invention. Les dimensions, les proportions et les positionnements relatifs de ces différents éléments peuvent s'écarter des paramètres réels.
Description détaillée 25 Les figures 1 à 7 illustrent un premier procédé de fabrication reprenant le principe de l'invention.
Ainsi, comme illustré à la figure 1, la fabrication d'un transistor MOSFET se fait en réalisant de manière classique une structure de grille 2 sur un substrat 1 30 dans lequel ont été formées des tranchées isolantes 3, généralement dénommées STI, permettant de séparer les transistors adjacents. La réalisation de la grille 2 se fait de manière conventionnelle, par dépôt d'une couche d'oxyde 4, recouverte -5- d'une couche 5 de matériau diélectrique de forte permittivité relative. Cette couche est surmontée de l'électrode 6, peut être par exemple formée d'une quantité de polysilicium permettant de définir la hauteur de la structure de grille et le positionnement de la borne de connexion à la grille. Cette grille 2 possède des parois latérales 7 permettant d'isoler la portion conductrice centrale de la grille du reste du transistor.
Différentes variantes de réalisation et différents procédés de fabrication de la 10 grille peuvent être envisagés par l'homme du métier.
Par la suite et comme illustré à la figure 2, on réalise la gravure du substrat silicium de part et d'autre de la grille 2 pour former les évidements 10 qui formeront ultérieurement la source et le drain. Cette gravure peut s'effectuer de différentes manières, en particulier par une opération de gravure sèche anisotrope. Classiquement, ces évidements 10 présentent une profondeur de l'ordre de quelques nanomètres, typiquement entre 5 et 10 nanomètres. 20 Avantageusement en pratique, et dans une forme non illustrée aux figures, on peut déposer sur la grille 2 une couche formant un masque rigide à base d'oxyde, de manière à protéger le polysilicium 6 de la grille vis à vis des étapes ultérieures qui risqueraient d'endommager ce polysilicium.
Dans une étape ultérieure, tel qu'illustré à la figure 3, on vient combler les évidements 10 par un matériau sacrificiel 11. Ce matériau sacrificiel peut avantageusement être un mélange de silicium/germanium dans des proportions particulières.
En effet, le caractère sacrificiel peut être rendu sélectif vis-à-vis du silicium du substrat 1 pour certains procédés de gravure, en augmentant la proportion de 5 15 25 30 2976122 -6- germanium. Autrement dit, moins le matériau sacrificiel contient de silicium, plus il aura tendance à être éliminé facilement par des procédés de gravure en particulier de type plasma.
5 Cependant, une trop forte proportion en germanium peut conduire à des phénomènes de dislocation de la structure du silicium du substrat 1 ou du canal au contact duquel vient ce matériau sacrificiel 11.
En pratique, le Demandeur a identifié qu'une proportion en germanium comprise entre 25 et 35 % permet d'obtenir un bon compromis entre le caractère sélectif vis-à-vis du silicium par rapport à des procédés de gravure plasma, et le risque de dégrader les propriétés du substrat 1 sous-jacent.
En pratique, ce dépôt peut être réalisé par un procédé d'épitaxie sélective, qui ne se réalise qu'au dessus du substrat 1 de silicium, sans risque dans ce cas de voir le matériau sacrificiel se déposer à d'autres endroits accessibles, et en particulier sur le dessus de la grille 2.
A titre de variante, il est également possible d'utiliser des procédés de dépôt 20 par épitaxie non sélective, auquel cas il est avantageux comme évoqué ci-avant de protéger le polysilicium 6 de la grille 2 par le dépôt d'un masque d'oxyde.
Dans une étape ultérieure illustrée à la figure 4, on vient réaliser un masque 15 au-dessus des zones sacrificielles 11 préalablement formées, pour une étape 25 classique de dépôt de résine, et photolithogravure.
Ce masque 15 permet de laisser apparente uniquement la partie haute de la grille 2, et plus particulièrement la couche de polysilicium 6. Ainsi, une étape de siliciuration peut intervenir, selon des procédés traditionnels, de manière à 30 améliorer le contact électrique au niveau de la grille en formant une couche 17 au-dessus de l'électrode en polysilicium 6. -7- Par la suite, comme illustré à la figure 5, après élimination du masque 15 on procède au dépôt d'un matériau diélectrique 20 de type PMD (pour Pre-Metal Dielectric), permettant d'isoler les différentes zones drain, grille et source.
Par la suite, et comme illustré à la figure 6, on procède tout d'abord à la réalisation de canaux 21-23 au travers de la couche diélectrique 20. La réalisation de ces canaux se fait de manière classique par des procédés de gravure appropriés au matériau de la couche diélectrique. Ces canaux 21, 22, 23 sont réalisés à l'aplomb de la zone de source, de la zone de grille 6 et de la zone de drain.
Par la suite, on procède à une étape de gravure du matériau sacrificiel, de préférence par un procédé sélectif, qui n'endommage pas le siliciure qui forme la couche supérieure 17 de la grille.
Cette gravure se réalise à travers les canaux 21, 22, 23 préalablement réalisés. A titre d'exemple, les gravures de type plasma utilisant des composés fluorés tels que le tétrafluorométhane (CF4) ou l'hexafluorure de soufre (SF6) donnent satisfaction dans la mesure où elles sont sélectives vis-à-vis du matériau diélectrique 20 et des siliciures.
Après élimination du matériau sacrificiel, les futures zones source et drain se retrouvent exemptes de matière, et définissent les évidements 24.
Puis, comme illustré à la figure 7, on procède au remplissage des évidements 24 par un dépôt d'un matériau métallique, au travers des canaux 21, 22, 23. Dans une forme particulière de réalisation, ce dépôt peut être réalisé par un procédé de dépôt par couches atomiques (ALD), de sorte que les canaux 21, 22, 23, 24 et les évidements sont tapissés simultanément par des couches atomiques métalliques.
Il s'ensuit que les zones 25, 26 formant la source et le drain, et les régions 27, 28 qui forment les contacts et les bornes de connexion aux zones source et drain sont réalisées dans le même matériau. Par conséquent, contrairement aux -8- solutions de l'Art antérieur dans lesquels la source ou drain et le contact électrique sont réalisés par deux matériaux distincts, on s'affranchit de la résistance de contact entre ces deux matériaux, et on obtient une résistance série plus faible.
Dans une variante non illustrée aux figures, il est possible que la couche de polysilicium qui fait partie de la structure de grille ne possède pas de couche de protection en siliciure. Dans ce cas, l'opération de gravure ou plasma attaque également ce polysilicium, et libère le volume qu'elle occupait. Dans ces conditions, ce volume peut être ensuite rempli de la même manière que la source et le drain par un dépôt métallique conforme. Cette variante présente l'avantage de faire que la grille ne subit pas les étapes de recuit intervenant dans les phases antérieures du procédé de fabrication, mais au contraire possède une structure chimique analogue à celle de la source et du drain.
Dans certains cas de figures, en fonction des dimensions relatives des canaux 21, 23 et des évidements 24, il est possible que les canaux soient comblés avant que les évidements ne soient entièrement remplis, auquel cas une cavité exempte de matière peut être présente à l'intérieur de la zone formant la source ou le drain, ce qui ne dégrade pas les performances du transistor.
Par la suite, dans une étape non représentée aux figures, les couches métalliques déposées au-dessus de la couche diélectrique 20 sont ensuite éliminées, par exemple par un polissage mécano-chimique (CMP), pour permettre ensuite le dépôt selon des opérations classiques des différentes couches supérieures et des différents niveaux métallique d'interconnexion.
Ce procédé exposé pour la fabrication d'un transistor unitaire peut être adapté pour la fabrication de plusieurs transistors, qui regroupent à la fois des transistors de type N-MOS et de type P-MOS. Ainsi, comme illustré à la figure 8, qui correspond sensiblement à l'état d'avancement du procédé évoqué ci-avant à la figure 5, on observe donc que les 2976122 -9- deux futurs transistors 30, 31 possèdent du matériau sacrificiel dans les différents évidements 32-35 préalablement réalisés.
Ainsi, à partir de cette étape, on dépose un masque 35 sur la couche 5 diélectrique 20, et on ouvre ce masque uniquement à l'aplomb des zones source, drain et grille des transistors 70 d'un type prédéterminé.
On procède ainsi à l'ouverture des canaux de contact uniquement pour ce transistor donné. Après élimination du masque, et comme illustré à la figure 9, on 10 peut procéder à l'élimination du matériau sacrificiel par attaque plasma à base d'un matériau fluoré. Dans certains cas de figure, il est également possible de réaliser la gravure plasma avant d'éliminer le masque.
Ainsi, comme illustré à la figure 9, seuls les évidements 32, 33 du premier 15 type de transistor 30 sont accessibles, les évidements 34, 35 des autres transistors restant comblés par le matériau sacrificiel.
Par la suite, et comme illustré à la figure 10, on procède au dépôt métallique permettant de combler les évidements 32, 33 et de créer ainsi les zones 41, 42 20 source, drain et leurs contacts 43, 44 ainsi que le contact 45 avec la grille du transistor 30 du premier type.
Après planarisation de la couche métallique qui se forme sur le dessus de la couche diélectrique 20, on procède comme illustré à la figure 11 au dépôt d'un 25 second masque 55, qui n'est ouvert qu'à l'aplomb 56, 57, 58 des zones source et drain et de la grille du transistor 31 du deuxième type.
Comme illustré à la figure 12, les canaux spécifiques 60, 61, 62 à ce transistor 31 du deuxième type sont ainsi créés pour ensuite permettre l'élimination 30 comme précédemment évoqué du matériau sacrificiel au niveau de ce transistor du deuxième type pour libérer les évidements 63, 64. Dans la mesure où la gravure plasma est suffisamment sélective, cette gravure peut intervenir en ayant -10- préalablement éliminé le masque 55, mais il est également possible d'éliminer ce masque postérieurement à cette gravure. Par la suite, et comme illustré à la figure 13, on procède au dépôt métallique dans les évidements 63, 64 et les canaux de contact 60, 61, 62 du second transistor, avec un matériau approprié au type de transistor, pour former les zones 65, 66 source et drain, et les régions de contact 67, 68, 69.
Comme déjà évoqué, le type de métal choisi dépend de son travail de sortie. A titre d'exemple, l'aluminium et le zirconium sont des «bons candidats » pour les transistors de type N-MOS, mais d'autres matériaux tels que le tantale, le chrome, l'argent ou encore le molybdène peuvent également être envisagés.
15 S'agissant des transistors de type P-MOS, les matériaux tels que l'iridium, le nickel, l'or, le palladium ou encore le platine ont donné également satisfaction.
Il ressort de ce qui précède que la structure de transistor et le procédé associé permettent de limiter fortement la résistance série associée au drain ou à la source, 20 et cela avec des niveaux qui sont compatibles avec des réductions de dimensions liées aux évolutions de technologies.10
Claims (1)
- REVENDICATIONS1/ Transistor à effet de champ à grille isolée comportant : ^ un substrat semi-conducteur (1) ; ^ une structure de grille (2) comportant une électrode (6) et une couche diélectrique (4, 5) séparant l'électrode (6) et ledit substrat (1); ^ une zone drain (25) et une zone source (26) disposées de part et d'autre de la structure de grille (2), et séparées par une portion du substrat (6) ; ^ au moins deux régions conductrices (27, 28) formant les bornes de connexion avec les zones (25, 26) source et drain, et s'étendant sur au moins la hauteur de la structure de grille (2), et dans lequel les zones (25, 26) source et drain sont à base d'un matériau métallique. 2/ Transistor selon la revendication 1, dans lequel les zones (25, 26) source et drain 15 sont à base d'un matériau métallique identique à celui des régions conductrices (27, 28). 3/ Transistor selon la revendication 1, dans lequel les zones source et drain présentent des cavités centrales. 4/ Transistor selon l'une quelconque des revendications 1 à 3, de type N-MOS dans lequel le matériau métallique des zones source et drain est choisi dans le groupe comprenant l'aluminium, le zirconium, le tantale, le chrome, l'argent, le molybdène. 5/ Transistor selon l'une quelconque des revendications 1 à 3, de type P-MOS dans lequel le matériau métallique des zones source et drains est choisi dans le groupe comprenant le nickel, l'iridium, l'or, le palladium, le platine. 20 25 2976122 -12- 6/ Composant incluant plusieurs transistors selon l'une des revendications précédentes dans lequel une partie des transistors sont de type N-MOS et une autre partie et de type P-MOS, dans lequel le matériau métallique des zones source et 5 drain des transistors de type N-MOS est différent du matériau métallique des zones source et drain des transistors de type P-MOS. 7/ Procédé de fabrication d'un transistor à effet de champ à grille isolée dans lequel : 10 ^ on réalise une structure de grille (2) ou une ébauche de structure de grille sur un substrat semi-conducteur (1) ; ^ on forme les zones source et drain de part et d'autre de la structure de grille (2) ; ^ on forme des régions conductrices au-dessus des zones source et drain de 15 manière à créer des bornes de connexion aux zones source et drain, dans lequel : ^ on élimine de part et d'autre de la structure de grille une partie du substrat pour former deux évidements (10) ; ^ on dépose un matériau métallique en remplissant au moins partiellement 20 lesdits évidements (10), et en formant par-dessus lesdites régions conductrices (27, 28). 8/ Procédé selon la revendication 7 dans lequel après formation des évidements (10) de part et d'autre de la grille, on remplit lesdits évidements d'un matériau 25 sacrificiel (11). 9/ Procédé selon la revendication 8 dans lequel le matériau sacrificiel (11) est à base d'un mélange de silicium et de germanium. 2976122 -13- 10/ Procédé selon la revendication 8 dans lequel le matériau sacrificiel est recouvert d'une couche diélectrique (20) dans laquelle on réalise des canaux (21, 22, 23) communiquant avec le matériau sacrificiel, puis on élimine le matériau 5 sacrificiel par gravure plasma à travers lesdits canaux, pour former les évidements (24). 11/ Procédé selon la revendication 10 dans lequel on procède ensuite à une étape de dépôt métallique dans lesdits évidements (24) et lesdits canaux (21-23) par une 10 technique de dépôt par couches atomiques. 12/ Procédé selon la revendication 9, dans lequel on procède à la formation d'une couche de protection (17) de la structure de grille (6) avant de procéder à l'élimination du matériau sacrificiel. 13/ Procédé selon la revendication 9, dans lequel on élimine une fraction de l'ébauche de structure de grille en même temps qu'on élimine le matériau sacrificiel.15
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR1154796A FR2976122A1 (fr) | 2011-05-31 | 2011-05-31 | Transistor mosfet, composant incluant plusieurs tels transistors et procede de fabrication |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR1154796A FR2976122A1 (fr) | 2011-05-31 | 2011-05-31 | Transistor mosfet, composant incluant plusieurs tels transistors et procede de fabrication |
Publications (1)
Publication Number | Publication Date |
---|---|
FR2976122A1 true FR2976122A1 (fr) | 2012-12-07 |
Family
ID=44503951
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
FR1154796A Withdrawn FR2976122A1 (fr) | 2011-05-31 | 2011-05-31 | Transistor mosfet, composant incluant plusieurs tels transistors et procede de fabrication |
Country Status (1)
Country | Link |
---|---|
FR (1) | FR2976122A1 (fr) |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20030045039A1 (en) * | 2001-09-05 | 2003-03-06 | Shin Dong Suk | Method of fabricating a semiconductor device having reduced contact resistance |
US20060084232A1 (en) * | 2002-08-12 | 2006-04-20 | Grupp Daniel E | Process for fabricating a self-aligned deposited source/drain insulated gate field-effect transistor |
WO2007060641A1 (fr) * | 2005-11-28 | 2007-05-31 | Nxp B.V. | Procédé de fabrication de jonctions schottky auto-alignées pour dispositifs semi-conducteurs |
US20070269967A1 (en) * | 2006-05-22 | 2007-11-22 | Elpida Memory, Inc. | Manufacturing method of semiconductor device |
WO2008027473A2 (fr) * | 2006-08-31 | 2008-03-06 | Advanced Micro Devices, Inc. | Transistor comportant une région de siliciure métallique locale dans des zones de contact, et son procédé de production |
US20080237603A1 (en) * | 2007-03-29 | 2008-10-02 | Saurabh Lodha | Method of forming cmos transistors with dual-metal silicide formed through the contact openings and structures formed thereby |
EP2120258A1 (fr) * | 2008-05-13 | 2009-11-18 | Commissariat a L'Energie Atomique | Procédé de réalisation d'un transistor a source et drain métalliques |
FR2947384A1 (fr) * | 2009-06-25 | 2010-12-31 | Commissariat Energie Atomique | Procede de realisation d'un transistor a source et drain metalliques |
-
2011
- 2011-05-31 FR FR1154796A patent/FR2976122A1/fr not_active Withdrawn
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20030045039A1 (en) * | 2001-09-05 | 2003-03-06 | Shin Dong Suk | Method of fabricating a semiconductor device having reduced contact resistance |
US20060084232A1 (en) * | 2002-08-12 | 2006-04-20 | Grupp Daniel E | Process for fabricating a self-aligned deposited source/drain insulated gate field-effect transistor |
WO2007060641A1 (fr) * | 2005-11-28 | 2007-05-31 | Nxp B.V. | Procédé de fabrication de jonctions schottky auto-alignées pour dispositifs semi-conducteurs |
US20070269967A1 (en) * | 2006-05-22 | 2007-11-22 | Elpida Memory, Inc. | Manufacturing method of semiconductor device |
WO2008027473A2 (fr) * | 2006-08-31 | 2008-03-06 | Advanced Micro Devices, Inc. | Transistor comportant une région de siliciure métallique locale dans des zones de contact, et son procédé de production |
US20080237603A1 (en) * | 2007-03-29 | 2008-10-02 | Saurabh Lodha | Method of forming cmos transistors with dual-metal silicide formed through the contact openings and structures formed thereby |
EP2120258A1 (fr) * | 2008-05-13 | 2009-11-18 | Commissariat a L'Energie Atomique | Procédé de réalisation d'un transistor a source et drain métalliques |
FR2947384A1 (fr) * | 2009-06-25 | 2010-12-31 | Commissariat Energie Atomique | Procede de realisation d'un transistor a source et drain metalliques |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8193900B2 (en) | Method for fabricating metal gate and polysilicon resistor and related polysilicon resistor structure | |
US7723192B2 (en) | Integrated circuit long and short channel metal gate devices and method of manufacture | |
FR2825834A1 (fr) | Procede de fabrication d'un disositif a semi-conducteur | |
KR101581153B1 (ko) | 인접 디바이스들의 합선 방지 | |
EP2323160A1 (fr) | Procédé de réalisation de transistors à effet de champs avec une contre-électrode et dispositif semi-conducteur | |
FR2845203A1 (fr) | Transistor a effet de champ ayant de multiples canaux empiles et procede de fabrication | |
EP2562804B1 (fr) | Procede de realisation d'un dispositif a transistors contraints par siliciuration des zones de source et de drain, et dispositif | |
FR2891664A1 (fr) | Transistor mos vertical et procede de fabrication | |
FR2990295A1 (fr) | Procede de formation de contacts de grille, de source et de drain sur un transistor mos | |
FR2884052A1 (fr) | Transistor imos | |
FR2985089A1 (fr) | Transistor et procede de fabrication d'un transistor | |
EP1788635A1 (fr) | Procédé de realisation de transistor a double grilles auto-alignées par reduction de motifs de grille | |
JP2010010587A (ja) | 半導体素子及び半導体素子の製造方法 | |
FR3003691A1 (fr) | Finfet avec grille arriere | |
EP2765599A1 (fr) | Procédé de fabrication d'un transistor | |
EP2591506B1 (fr) | Procédé de réalisation d'un dispositif microelectronique a niveaux metalliques d'interconnexion connectes par des vias programmables | |
FR2928029A1 (fr) | Procede de fabrication d'un dispositif semi-conducteur a grille enterree et circuit integre correspondant. | |
EP2562803B1 (fr) | Procédé de réalisation d'un dispositif à transistors contraints à l'aide d'une couche externe, et dispositif | |
FR3020500A1 (fr) | Procede de fabrication d'un transistor a effet de champ ameliore | |
FR2976122A1 (fr) | Transistor mosfet, composant incluant plusieurs tels transistors et procede de fabrication | |
FR3036846A1 (fr) | Procede d'isolation locale entre des transistors realises sur un substrat soi, en particulier fdsoi, et circuit integre correspondant | |
FR2976401A1 (fr) | Composant electronique comportant un ensemble de transistors mosfet et procede de fabrication | |
FR3049110A1 (fr) | Procede de fabrication d'un transistor a effet de champ a capacite parasite reduite | |
FR2889622A1 (fr) | Procede de fabrication d'un transistor a nanodoigts semiconducteurs paralleles | |
FR3099964A1 (fr) | Procédé de réalisation d’une électrode dans un substrat de base et dispositif électronique |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
ST | Notification of lapse |
Effective date: 20140131 |