FR2825834A1 - Procede de fabrication d'un disositif a semi-conducteur - Google Patents

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Abstract

Procédé pour fabriquer un dispositif à semi-conducteur, caractérisé en ce qu'il comprend les étapes qui consistent à former une tranchée dans une couche semi-conductrice qui est isolée d'un substrat par une première couche isolante et qui présente une surface sur laquelle une deuxième matière constituant un masque d'attaque pour une première matière est formée, de façon que la tranchée ait une profondeur qui s'étende jusqu'à une surface de la première couche isolante et que deux faces latérales d'une partie de la couche semi-conductrice ayant une largeur prédéterminée soient exposées dans la tranchée; à utiliser la première matière pour combler et aplanir la tranchée; et à utiliser un motif géométrique dans un plan transversal, qui coupe transversalement la partie ayant la largeur prédéterminée pour éliminer de la tranchée la matière autre que la première matière et laisser un îlot de la première matière.

Description

ordinateur de bord du véhicule.
La présente invention concerne un procédé pour fabriquer un dispositif à semi-conducteur, notamment un transistor à effet de champ et à grilles isolées dans lequel un effet de canal court est supprimé et, en S particulier, un transistor à effet de champ et à double grille. Pour réaliser des transistors à effet de champ et à grilles isolées comportant des longueurs de canal plus courtes, il est nécessaire de supprimer l'effet de canal court (ltatténuation progressive de la tension de seuil qui se produit lorsque la longueur du canal est raccourcie). Le transistor à effet de champ et à double grille décrit dans le brevet] aponais n 2 021 931 présente une structure de dispositif permettant d'obtenir ce résultat. La figure 1 est une vue en coupe transvereale d'un transistor à effet de champ et double
grille traditionnel.
En référence à la figure 1, le transistor comprend un substrat 501, un film isolant de grille inférieure 502, une zone formant source 503, une zone formant drain 504, une zone formant canal 505, un film isolant de grille supérieure 506, un film isolant 507, une électrode de grille supérieure 508, une électrode de grille inférieure 509, une électrode de source 530 et 2s une électrode de drain 540. Cette structure constitue un moyen extrêmement efficace pour supprimer l'effet de canal court grâce au fait que l'électrode de grille supérieure 508 et l'électrode de grille inférieure 509 protègent la zone formant canal 505. En supprimant ainsi l'effet que le champ du drain exerce sur la distribution de potentiel au niveau de la zone dinterface entre la source et le canal, i]. est possible de stabiliser uniquement le potentiel du canal, même si ce canal est raccourci, pour ainsi supprimer l'atténnation progressive de la tension de
seuil, due à l'effet de canal court.
Cependant, pour que cette caractéristique de la structure puisse agir efficacement dans un dispositif à circuit intégré à hautes performances, il ne doit pas y avoir de défaut d'alignement de position entre la zone formant canal et les deux électrodes de grilles. Un défaut d'alignement augmente la capacité et la réaistance parasites qui, conjointement avec leurs fluctuations, peuvent entraîner une nette dégradation
des performances du dispositif.
Dans la structure du transistor à effet de champ et double grille conventionnel dans laquelle les électrodes de grilles disposées verticalement et séparées par la zone formant canal, ainsi que les zones formant source et drain ne sont pas situces sur la même surface principale, il n'est pas possible de faire appel à un auto-alignement, ce qui rend difficile la formation des deux électrodes de grilles en alignement avec les zones formant canal, source et drain. Il est par conséquent nécessaire d'utiliser la précision de positionnement disponible en ce qui concerne la disposition de l'électrode de grille inférieure et de la zone formant canal, ce qui pose le problème d'une 2s dégradation des performances due à des facteurs tels que l' augmentation d'une capacité parasite et les
fluctuations de celle-ci.
En ce qui concerne également le transistor à effet de champ et double grille doté de cette configuration, un polissage chimico-mécanique (CMP) est normalement utilisé pour aplanir la surface. Le procédé de polissage CMP et d'autres procédés d'aplanissement peuvent facilement entraîner une contamination et des détériorations et sont suivis par un lavage qui
lui-même implique de nombreuses étapes de traitement.
Il est par conséquent souhaitable de réduire autant que possible le nombre des étapes d'aplanissement. La présente invention a précisément pour but de réduire le nombre des étapes utilisées pour aplanir les surfaces à l' aide du procédé CMP, entre autres. Selon l'invention, il est proposé un procédé pour fabriquer un transistor à effet de champ et double grille, caractérisé en ce qu'il comprend les étapes qui consistent à former une tranchée dans une couche semi conductrice qui est isolée d'un substrat par une première couche isolante et qui présente une surface sur laquelle une deuxième matière constituant un masque d'attaque pour une première matière est formée, de façon que la tranchée ait une profondeur qui s'étende jusqu'à une surface de la première couche isolante et que deux faces latérales d'une partie de la couche semi- conductrice ayant une largeur prédéterminée soient exposées dans la tranchée; à utiliser la première matière pour combler et aplanir la tranchée; et à utiliser un motif géométrique en plan tranevereal qui coupe transversalement la partie ayant la largeur prédéterminée pour éliminer de la tranchée la matière autre que la première matière et laisser un îlot de la
première matière.
Le procédé selon la présente invention peut également comprendre une étape qui consiste à former sur les faces latérales de la couche semiconductrice exposées dans la tranchée, une seconde couche isolante constituant un autre masque d'attaque pour la première
matière.
Le procédé de la présente invention peut, en outre, comprendre une étape qui consiste à introduire un agent de dopage à partir de l'une des faces latérales de la couche semi-conductrice, en utilisant l'îlot de la
première matière comme masque.
Le procédé selon la présente invention peut aussi comprendre une étape qui consiste à utiliser une troisième matière isolante pour aplanir la tranchée à l' exception d'une partie de celle-ci, dans laquelle
s l'îlot de la première matière est laissé.
Ce qui précède, ainsi que d'autres buts, caractéristiques et avantages de la présente invention,
ressortira plus clairement de la description détaillée
suivante de modes de réal i sat ion préférés donnée à titre d'exemple nullement limitatif en référence aux dessins annexés dans lesquels: la figure 1 est une vue en coupe transvereale d'un transistor à effet de champ et double grille conventionnel; la figure 2 est une vue en plan d'un transistor à effet de champ et double grille selon la présente invention; la figure 3 est une vue en coupe transvereale du transistor à effet de champ et double grille de la présente invention; la figure 4 représente une étape de fabrication utilisée dans un premier mode de réalisation de l'invention; la figure 5 représente une étape de fabrication 2s utilisée dans le premier mode de réalisation; la figure 6 est une vue en coupe transvereale réalisée suivant la ligne X-X' de la figure 5, montrant une étape de fabrication utilisée dans le premier mode de réalisation; la figure 7 représente une étape de fabrication utilisée dans le premier mode de réalisation; la figure 8 est une vue en coupe tranevereale réalisée suivant la ligne X-X' de la figure 7, montrant une étape de fabrication utilisée dans le premier mode de réalisation; s la figure 9 représente une étape de fabrication utilisée dans le premier mode de réalisation; la figure 10 est une vue en coupe transversals réalisée suivant la ligne X-X' de la figure 9, montrant s une étape de fabrication utilisée dans le premier mode de réalisation de l'invention; la figure 11 représente une étape de fabrication utilisée dans le premier mode de réalisation de l 'invention; la figure 12 représente une étape de fabrication utilisée dans le premier mode de réalisation; la figure 13 est une vue en coupe tranaversale réalisée suivant la ligne X-X' de la figure 12, montrant une étape de fabrication utilisée dans le IS premier mode de réalisation; la figure 14 représente une étape de fabrication utilisée dans le premier mode de réalisation de l 'invention; la figure 15 représente une étape de fabrication utilisée dans le premier mode de réalisation; la figure 16 représente une étape de fabrication utilisée dans un deuxieme mode de réalisation de la présente invention; la figure 17 représente une étape de fabrication 2s utilisée dans le deuxième mode de réalisation de l' invention; la figure 18 représente une étape de fabrication utilisée dans le deuxième mode de réalisation; la figure 19 représente une étape de fabrication utilisée dans le deuxième mode de réalisation; la figure 20 est une vue en coupe tranevereale réalisée suivant la ligne X-X' de la figure 19, montrant une étape de fabrication utilisée dans le deuxième mode de réalisation; la figure 21 représente une étape de fabrication utilisée dans le deuxième mode de réulisation de l'invention; la figure 22 est une vue en coupe transversale réalisoe suivant la ligne X-X' de la figure 21, montrant une étape de fabrication utilisce dans le deuxième mode de réalisation; la figure 23 représente une étape de fabrication utilisée dans le deuxième mode de réalisation; la figure 24 est une vue en coupe tranevereale réalisée suivant la ligne X-X' de la figure 23, montrant une étape de fabrication utilisée dans le deuxième mode de réalisation; la figure 25 est une vue en plan d'un transistor à effet de champ et double grllle selon un troisième mode de réalisation de la présente invention; la figure 26 est une vue en coupe tranevereale d'un transistor à effet de champ et double grille selon le troisième mode de réalisation de l'invention; la figure 27 représente une étape de fabrication utilisée dans le troisième mode de réalisation de l 'invention; la figure 28 est une vue en coupe tranevereale réalisée suivant la ligne X-X' de la figure 27, montrant une étape de fabrication utilisée dans le troisième mode de réalisation; la figure 29 représente une étape de fabrication utilisée dans le troisième mode de réalisation; la figure 30 est une vue en coupe traneversale réalisée suivant la ligne X-X' de la figure 29, montrant une étape de fabrication utilisoe dans le troisième mode de réalisation de l'invention; la figure 31 représente une étape de fabrication utilisée dans le troisième mode de réalisation; la figure 32 représente une étape de fabrication utilisce dans le troisième mode de réalisation; et la figure 33 est une vue en coupe transversale réalisce suivant la ligne X-X' de la figure 32, s montrant une étape de fabrication utilisée dans le
troisième mode de réalisation de l'invention.
Comme cela a été expliqué précédemment, dans la structure du transistor à effet de champ et double gril le convent ionnel dans laquel le les électrodes de grilles disposées verticalement, ainsi que les zones de source et de drain ne sont pas situées sur la même surface principale, il n'est pas possible d'utiliser un auto-alignement, ce qui rend difficile la formation des deux électrodes de grilles en alignement avec les zones de canal, de source et de drain. Au contraire, la présente invention propose un transistor à effet de champ et double grille doté de la structure représentée en vue en plan sur la figure 2 et en coupe transvereale sur la figure 3. Sur la figure 3, un film isolant 2 est
disposé sur un substrat 1. Un îlot de couche semi-
conductrice est formé sur le film isolant 2 et utilisé pour former, dans une tranchée 6 (figure 5), une zone de canal 9, une zone de source lO et une zone de drain ll séparées. Ici, dans la direction horizontale de la figure 3, la zone de canal 9 possède une épaisseur prédéterminée au moins égale à T. Le transistor comprend également deux films isolants de grilles 71 et 72 disposés sur des faces latérales de la zone de canal 9, et deux électrodes de grilles 81 et 82 qui sont
séparées dans la tranchée 6 par l'îlot de couche semi-
conductrice. En dehors de la tranchée 6, il est prévu une partie résiduelle lOO formée d'une couche de cristal semi-conducteur 3 disposée sur le film isolant 2. Bien que fréquemment, après sa formation, la tranchée 6 soit partiellement remplie d'une matière, telle qu'une matière isolante 21, elle continue à être
appelée une tranchée.
I1 est possible de faire appel à un processus d'auto-alignement pour supprimer la différence de s position entre la zone de canal et les deux électrodes de grilles. Des techniques d'aplanissement fondées sur le procédé de polissage chimico-mécanique (CMP), telles que le procédé damascène, peuvent être employées comme procédé de fabrication au cours duquel un processus d'auto-alignement est utilisé pour réuliser cette structure.
Exemple 1:
La séquence des étapes qui constituent ce procédé est représentée sur les figures 4 à 15. Tout d'abord, comme le montre la figure 4, un film isolant d'oxyde de silicium 2 est formé sur un substrat en sil.icium 1, et le silicium ainsi disposé est utilisé pour former une couche de cristal semi-conducteur 3, suivie d'un film doxyde de silicium 4 et dun film de nitrure de silicium 5, dans cet ordre. Puis, en référence aux figures 5 et 6, une partie du film de nitrure de silicium 5, du film d'oxyde de silicium 4 et de la couche de cristal semi-conducteur 3 est éliminée pour 2s former une tranchée 6 qui isole de la partie environnante un îlot de couche 200. Ici, la partie résiduelle 100 consiste en une partie de la couche de cristal semi-conducteur 3, tandis qu'une couche de silicium 31, un film d'oxyde de silicium 41 et un film de nitrure de silicium 51 représentent respectivement
les parties restantes de la couche de cristal semi-
conducteur 3, du film d'oxyde de silicium 4 et du film
de nitrure de silicium 5 qui constituent l'îlot 200.
Comme cela est visible sur la figure 7, un film 3s d'oxyde de silicium 22 est enfoui dans la tranchée 6 et aplani par le procédé CMP, ou un procédé similaire. La figure 8 est une vue en coupe transvereale réalisée suivant la ligne X-X' de la figure 7. En référence à la figure 9, le film d'oxyde de silicium 22 est éliminé au s moins jusqu'à une profondeur suffisante pour atteindre la surface du film isolant 2, afin de former des tranchées 12 et 13 qui suivent le motif des électrodes de grilles. Les tranchées 12 et 13 sont formées au moyen d'un seul motif qui coupe traneversalement l'îlot 200. Le film d'oxyde de silicium 22 est éliminé par une attaque au cours de laquelle la surface de l'îlot est exposée au réactif d'attaque. Toutefois, le film de nitrure de silicium 5 joue le rôle d'un masque d'attaque pour empêcher l'élimination de la couche de
l'îlot qui deviendra ensuite la zone de canal 9.
La figure 10 est une vue en coupe transversale réalisée suivant la ligne X-X' de la figure 9. Comme le montre la figure 11, les côtés de la couche de silicium 31 exposés dans les tranchées 12 et 13 sont oxydés pour former un film d'oxyde de silicium qui constitue les films isolants de grilles 71 et 72. Puis, comme cela est visible sur la figure 12, une couche de silicium polycristallin est déposée sur la totalité de la surface qui est aplanie à l' aide du procédé CMP, ou d'un procédé similaire, et du silicium polycristallin destiné à former les électrodes de grilles 81 et 82 est enfoui dans les tranchées 12 et 13. A ce moment- là, le film de nitrure de silicium 5, 51 restant sur la partie supérieure de l'îlot 200 joue le rôle d'une couche d'arrêt d'attaque au cours du processus d'aplanissement. La figure 13 est une vue en coupe transversale réalisée suivant la ligne X-X' de la
figure 12.
Le film d'oxyde de silicium 22 est ensuite éliminé, pour former une tranchée 61 dans laquelle subsiste du silicium polycristallin utilisé pour former les électrodes de grilles 81 et 82 dans la tranchée 6. En utilisant le silicium polycristallin résiduel comme masque de diffusion, une diffusion d'impuretés de type s N à forte concentration est réalisée à partir de la face latérale, pour former la zone de source 10 et la zone de drain 11 dans l'îlot 200. La partie masquée de la couche de silicium 31 sur la figure 6 forme la zone de canal 9 sur la figure 3. Simultanément, des impuretés de type N à forte concentration sont également ajoutées à la couche de silicium polycristallin utilisse pour former les électrodes de grilles 81 et 82, pour ainsi réduire la résistance de celles-ci. Puis, comme cela est visible sur la figure 15, le film d'oxyde de silicium 21 est enfoui dans la tranchée 6 et aplani à l' aide du procédé CMP, ou d'un procédé similaire. Ainsi, la même surface principale comporte la zone de source 10, la zone de drain 11, la zone de canal 9 et les électrodes de grilles 81 et 82 formées à l' aide d'un processus d'auto-alignement, ce qui permet de réaliser le transistor à effet de champ et double grille des figures 2 et 3 dans lequel une
isolation est assurce par la matière isolante 21.
Exemple 2:
Un autre mode de réalisation préféré du procédé de fabrication du transistor à effet de champ et double grille selon la présente invention est représenté sur les figures 16 à 24. Tout d'abord, comme cela est visible sur la figure 16, un film isolant d'oxyde de silicium 2 est formé sur un substrat de silicium 1, et le silicium ainsi disposé sert à former une couche de cristal semi-conducteur 3 sur laquelle sont formés un film d'oxyde de silicium 4 et un film de nitrure de silicium 5, dans cet ordre. Puis, en référence aux figures 17 et 18, une partie du film de nitrure de silicium 5, du film d'oxyde de silicium 4 et de la couche de cristal semi-conducteur 3 est éliminée pour former une tranchée 6 qui isole de la partie environnante un îlot de couche 200. Ici, la partie résiduelle 100 est constituée par une partie de la couche de cristal semi-conducteur 3, tandis qu'une couche de silicium 31, un film d'oxyde de silicium 41 et un film de nitrure de silicium 51 représentent respectivement les parties restantes de la couche de cristal semi-conducteur 3, du film d'oxyde de silicium 4 et du film de nitrure de silicium 5 qui constituent l'îlot 200. Jusqu'à ce stade, le procédé est identique
à celui de l'Exemple 1.
Ensuite, en référence à la figure 18, un procédé d'oxydation thermique, ou un procédé similaire, est utilisé pour former un film d'oxyde de silicium 7 sur les côtés de la couche de silicium exposés dans la tranchée. Le film de nitrure de silicium 51 joue le rôle d'un film empêchant la progression de l'oxydation de la surface de la couche de silicium. Les parties latérales de la couche de cristal de silicium environnante exposées dans la tranchée 6 sont elles 2s aussi oxydées à ce moment-là, bien que cela ne soit pas représenté. L'îlot peut être défini pour avoir des
largeurs différentes pour chaque dispositif.
Ensuite, comme le montre la figure 19, une couche de silicium polycristallin 8 est enfouie dans la tranchée 6 et soumise à un premier processus d'aplanissement par le procédé CMP, ou un procédé similaire. Alors que dans l'Exemple 1, un film d'oxyde de silicium était enfoui, dans cet Exemple 2, c'est du silicium polycristallin qui est utilisé. Le film de nitrure de silicium situé sur l'îlot 200 et la partie résiduelle 100 joue le rôle d'un film d'arrêt d'attaque
au cours du processus d'aplanissement.
La figure 20 est une vue en coupe traneversale réalisée suivant la ligne X-X' de la figure 19. La couche de silicium polycristallin 8 est sélectionnce compte tenu des propriétés de résistance de la matière au traitement thermique à haute température utilisé au cours d'étapes suivantes, telles que l'étape de diffusion d'impuretés, et en raison du fait qu'un film de nitrure de silicium peut être utilisé comme masque d'attaque. De plus, il est souhaitable de pouvoir
impartir une conductivité aux électrodes de grilles.
Par conséquent, n'importe quelle matière présentant ces
caractéristiques peut être utilisée.
Puis, en référence à la figure 21 et conformément au motif des électrodes de grilles, des parties résiduelles de la couche de silicium polycristallin 8 dans la tranchée 6 sont éliminées, pour laisser la couche de silicium polycristallin 8 qui sert à former les électrodes de grilles 81 et 82. La couche de silicium polycristallin utilisée pour former les électrodes de grilles 81 et 82 est formoe à l' aide d'un seul motif qui coupe transverealement l'îlot 200, ce qui supprime des variations de la relation de position 2s mutuelle. Le silicium polycristallin 8 est éliminé par une attaque au cours de laquelle la partie de la surface de l'îlot 200, qui n'est pas protégée par un
résist 300 est elle aussi exposée au réactif d'attaque.
Cependant, le film de nitrure de silicium joue le rôle d'un masque d'attaque pour empêcher l'élimination de la partie exposée de la couche de l'îlot, partie qui formera ensuite les zones de source et de drain. Ceci s'applique également aux parties extérieures de la tranchée 6 qui ne sont pas protégées. L'attaque des 3s côtés de la couche de silicium tournés vers la tranchée 6 est évitée grâce à l'effet de masque du film d'oxyde de silicium 7 formé préalablement, de sorte que la
forme est conservée.
La figure 22 est une vue en coupe tranevereale s réalisée suivant la ligne X-X' de la figure 21. Le résist 300 sert à former la couche de silicium polyoristallin utilisée pour former les électrodes de grilles 81 et 82. Les parties du film d'oxyde de silicium 7 en contact avec la couche de silicium polycristallin constituent les films isolants de grilles 71 et 72, et la partie de la couche de silicium 31 située entre les parties de la couche de silicium polycristall in ut il. isoes pour former les électrodes de grilles 81 et 82 constitue la zone de canal 9. Puis, après élimination du résist 300, la couche de silicium polycristallin utilisée pour former les électrodes de grilles 81 et 82 servant de masque, le film d'oxvde de silicium 7 présent sur les côtés de la couche de
silicium 31 est éliminé.
Des impuretés de type N à forte concentration sont diffusées à partir de la face latérale pour former la zone de source 10 et la zone de drain 11 dans la couche de silicium 31 de l'îlot 200. Une partie de la couche de silicium 31 masquée devient la zone de canal 9. A ce 2s moment-là, des impuretés de type N à forte concentration sont également ajoutées à la couche de silicium polycristallin utilisée pour former les électrodes de grilles 81 et 82, afin de diminuer la
résistance des électrodes.
Ensuite, comme le montre la figure 23, un oxyde de silicium 21 est enfoui dans la tranchée 6 et aplani à l' aide du procédé CMP, ou d'un procédé similaire. La figure 24 est une vue en coupe traneversale réalisée suivant la ligne X-X' de la figure 23. De cette manière, on obtient un transistor à effet de champ et à double grille comportant la structure représentée sur la vue en plan de la figure 2 et la vue en coupe de la figure 3. Ainsi, la même surface principale est pourvue d'une zone de source 10, d'une zone de drain 11, d'une s zone de canal 9 et d'électrodes de grilles 81 et 82 formées par un processus d'auto- alignement, pour permettre d'obtenir le transistor à effet de champ et double grille des figures 2 et 3 dans lequel une isolation vis-à-vis de la partie résiduelle 100 est assurée par le film d'oxyde de silicium 21. Il ressort
clairemént de la description précédente que, dans le
cas de ce mode de réalisation, deux étapes diaplanissement seulement sont nécessaires, soit une de moins que les trois requises dans le cas de l'Exemple 1.
Exemple 3:
Un exemple d'un transistor à effet de champ et double grille constituant un troisième mode de
réalisation de l' invention va maintenant être décrit.
Dans ce transistor, la largeur de la zone de canal est encore réduite pour permettre une suppression nette de l'effet de canal court. Si la zone de canal est concue pour être suffisamment mince, on obtient un transistor du type à appauvrissement total, ce qui permet d'améliorer les caractéristiques de ce dernier. La figure 25 est une vue en plan du transistor à effet de champ et double grille comportant une zone de canal de largeur réduite, et la figure 26 est une vue en coupe
transvereale.
Les étapes de fabrication du transistor visible sur les figures 25 et 26 sont représentées sur les figures 27 et 28. Après obtention de la configuration représentée, en référence à l'exemple 2, sur la figure 3s 23, les couches de silicium polycristallin 18 et 19 sont éliminées pour former les tranchées 16 et 17 de la figure 27. La figure 28 est une vue en coupe transversale réalisée suivant la ligne X-X' de la figure 27. Des films d'oxyde de silicium 7-1 et 7-2 sont éliminés des faces latérales de la zone de canal 9 exposée visible sur la figure 28. Puis, à l' aide d'un procédé connu, les faces latérales de la zone de canal 9 sont attaquées pour réduire la largeur du canal jusqu'à ce qu'il ait une largeur prédéterminée. La figure 30 est une vue en coupe tranevereale réalisée
suivant la ligne X-X' de la figure 29.
Ensuite, comme le montre la figure 31, un procédé connu est utilisé pour former, sur les faces latérales, des films d'oxyde de silicium 7-3 et 7-4 qui formeront des films d'oxyde de grilles. Puis, le film de nitrure de silicium 51 est éliminé, et un métal ou un siliciure de métal est utilisé pour combler et aplanir les tranchées 16 et 17, comme cela est visible sur la figure 32, pour ainsi former les électrodes de grilles 18 et 19. La figure 33 est une vue en coupe transversale réalisée suivant la ligne X-X' de la figure 32. Ainsi, la zone de source 10, la zone de drain 11, la zone de canal 9 réduite à une largeur prédéterminée et les électrodes de grilles 18 et 19 à résistance réduite sont toutes formées de manière à être auto-alignées sur la même surface principale, afin de former une structure permettant d'obtenir le transistor à effet de champ et double grille représenté sur les figures 25 et 26. Pour permettre de réduire la résistance par carré dans la couche obtenue par diffusion et la résistance de contact, la largeur de la zone de source 10 et de la zone de drain 11 peut être augmentée indépendamment de la largeur de la zone de canal. Ceci permet d'atténuer l'effet de variations d'une résistance parasite résultant d'une erreur d'alignement des positions de la couche de silicium polycristallin formant les électrodes de grilles 18 et 19, et de l'îlot 50 servant à former les zones de
source et de drain.
Comme cela a été expliqué précédemment, conformément à la présente invention, le nombre d'étapes d'aplanissement réalisées par le procédé CMP, ou un procédé similaire, peut être réduit, ce qui diminue les risques de contamination et les coûts de fabrication. De même, étant donné que la zone de source, la zone de drain, la zone de canal et les électrodes de grilles sont toutes formées pour être auto-alignées sur la même surface principale, le transistor à effet de champ et double grille ainsi obtenu peut être utilisé pour former des circuits intégrés très performants. Cette structure diminue également la complexité du câblage requis, en supprimant le type de couche de câblage qui était nécessaire pour l'électrode de grille inférieure dans l'art antérieur. De plus, des trous de traversée dans des couches isolantes intermédiaires préws sur la partie supérieure du dispositif ont pratiquement la même profondeur, qu'il s'agisse de connexions avec la zone de source, la zone de drain ou les électrodes de grilles, ce qui permet une meilleure maîtrise du processus et réduit le temps nécessaire pour les opérations. En outre, comme on l'a vu, les deux grilles peuvent être fabriquées par le même procédé de grawre, ce qui permet leur auto-alignement mutuel et leur auto alignement avec les zones de source, de drain et de canal. Par conséquent, la structure de l 'invention empêche une dégradation des performances due à des variations de la résistance parasite de la source et du drain, ou àune augmentation de la capacité parasite, résultant d'un manque de précision d'alignement, comme
dans l'art antérieur.
Outre un fonctionnement du transistor par application du même potentiel électrique aux deux s électrodes de grilles, étant donné que les électrodes de grilles sont isolées électriquement, l'une des électrodes peut être utilisée pour l'entrée, tandis qu'un potentiel approprié est appliqué à l'autre. Ceci permet d'obtenir un transistor à effet de champ
comportant une tension de seuil apte à être maîtrisce.
I1 est également possible de modifier la largeur de la zone de canal dispositif par dispositif, ce qui permet de changer les tensions de seuil tout en appliquant le même potentiel électrique. Le principe sous-jacent est 1S qu'une augmentation de la largeur de la zone de canal diminue la capacité de la couche de silicium, ce qui réduit la capacité entre la surface du canal tournce vers l'une des électrodes de grilles et l'autre électrode de grille. En effet, plus la zone de canal est épaisse, plus le degré de variation possible de la tension de seuil est faible. Ceci permet de réaliser simultanément des dispositifs ayant des tensions de seuil différentes. Dans les structures de l'art antérieur, le même effet pouvait être obtenu en modifiant l'épaisseur du semi-conducteur, mais ceci nécessitait des procédés de gravure complexes. Au contraire, dans le cas de la présente invention, il suffit de modifier la largeur des couches des îlots, ce qui peut être réalisé à l 'aide du même procédé de
gravure.
Bien que la description précédente ait porté sur
des modes de réalisation préférés de la présente invention, celle-ci n'est bien entendu pas limitée aux exemples particuliers décrits et illustrés ici et l'homme de l'art comprendra aisément qu'il est possible d'y apporter de nombreuses variances et modifications
sans pour autant sortir du cadre de l' invention.

Claims (4)

REVEND I CAT I ONS
1. Procédé pour fabriquer un dispositif à semi-
conducteur, caractérisé en ce qu'il comprend les étapes s qui consistent à former une tranchée (6) dans une couche semi-conductrice (3) qui est isolée d'un substrat (1) par une première couche isolante (2) et qui présente une surface sur laquelle une deuxième matière constituant un masque d'attaque pour une première matière est formée, de façon que la tranchée (6) ait une profondeur qui s'étende jusqu'à une surface de la première couche isolante et que deux faces latérales d'une partie de la couche semi-conductrice ayant une largeur prédéterminée soient exposées dans la tranchée; à utiliser la première matière pour combler et aplanir la tranchée (6); et à utiliser un motif géométrique dans un plan transvereal, qui coupe transversalement la partie ayant la largeur prédéterminée pour éliminer de la tranchée (6) la matière autre que la première matière et laisser un
îlot (200) de la première matière.
2. Procédé selon la revendication 1, caractérisé en ce qu'il comprend également une étape qui consiste à former sur les faces latérales de la couche semi conductrice exposées dans la tranchée, une seconde couche isolante qui forme un autre masque d'attaque
pour la première matière.
3. Procédé selon la revendication 1, caractérisé en ce qu'il comprend également une étape qui consiste à introduire un agent de dopage à partir de l'une des faces latérales de la couche semi-conductrice, en utilisant l'îlot (200) de la première matière comme masque.
4. Procédé selon la revendication 1, caractérisé 3s en ce qu'il comprend également une étape qui consiste à utiliser une troisième matière isolante pour aplanir la tranchée à l' exception d'une partie de celle-ci dans
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Families Citing this family (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040162468A1 (en) * 2000-09-18 2004-08-19 Photonify Technologies, Inc. Absolute oxygen saturation for monitoring tissue viability
US6906344B2 (en) 2001-05-24 2005-06-14 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with plural channels and corresponding plural overlapping electrodes
US7358121B2 (en) 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
DE10245153A1 (de) * 2002-09-27 2004-04-15 Infineon Technologies Ag Integrierter Feldeffekttransistor mit zwei Steuerbereichen, Verwendung dieses Feldeffekttranistors und Herstellungsverfahren
US6611029B1 (en) * 2002-11-08 2003-08-26 Advanced Micro Devices, Inc. Double gate semiconductor device having separate gates
US6762483B1 (en) * 2003-01-23 2004-07-13 Advanced Micro Devices, Inc. Narrow fin FinFET
US6764884B1 (en) * 2003-04-03 2004-07-20 Advanced Micro Devices, Inc. Method for forming a gate in a FinFET device and thinning a fin in a channel region of the FinFET device
US6756643B1 (en) * 2003-06-12 2004-06-29 Advanced Micro Devices, Inc. Dual silicon layer for chemical mechanical polishing planarization
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US6812119B1 (en) * 2003-07-08 2004-11-02 Advanced Micro Devices, Inc. Narrow fins by oxidation in double-gate finfet
US6970373B2 (en) * 2003-10-02 2005-11-29 Intel Corporation Method and apparatus for improving stability of a 6T CMOS SRAM cell
KR100578130B1 (ko) * 2003-10-14 2006-05-10 삼성전자주식회사 핀 전계효과 트랜지스터를 위한 다중 실리콘 핀 및 그형성 방법
US7029958B2 (en) * 2003-11-04 2006-04-18 Advanced Micro Devices, Inc. Self aligned damascene gate
US6967175B1 (en) 2003-12-04 2005-11-22 Advanced Micro Devices, Inc. Damascene gate semiconductor processing with local thinning of channel region
KR100513405B1 (ko) * 2003-12-16 2005-09-09 삼성전자주식회사 핀 트랜지스터의 형성 방법
US7624192B2 (en) * 2003-12-30 2009-11-24 Microsoft Corporation Framework for user interaction with multiple network devices
US7105390B2 (en) * 2003-12-30 2006-09-12 Intel Corporation Nonplanar transistors with metal gate electrodes
US7186599B2 (en) * 2004-01-12 2007-03-06 Advanced Micro Devices, Inc. Narrow-body damascene tri-gate FinFET
US7041542B2 (en) * 2004-01-12 2006-05-09 Advanced Micro Devices, Inc. Damascene tri-gate FinFET
US7268058B2 (en) * 2004-01-16 2007-09-11 Intel Corporation Tri-gate transistors and methods to fabricate same
US7154118B2 (en) * 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
JP4565097B2 (ja) * 2004-04-08 2010-10-20 独立行政法人産業技術総合研究所 二重ゲートｍｏｓトランジスタおよび二重ゲートｃｍｏｓトランジスタ、その製造方法
US7579280B2 (en) 2004-06-01 2009-08-25 Intel Corporation Method of patterning a film
US7319252B2 (en) * 2004-06-28 2008-01-15 Intel Corporation Methods for forming semiconductor wires and resulting devices
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7348284B2 (en) * 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7071064B2 (en) * 2004-09-23 2006-07-04 Intel Corporation U-gate transistors and methods of fabrication
US7332439B2 (en) 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
JP4249684B2 (ja) * 2004-10-06 2009-04-02 株式会社東芝 半導体記憶装置
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7196380B2 (en) * 2005-01-13 2007-03-27 International Business Machines Corporation High mobility plane FinFET with equal drive strength
US7193279B2 (en) * 2005-01-18 2007-03-20 Intel Corporation Non-planar MOS structure with a strained channel region
US7741182B2 (en) * 2005-01-28 2010-06-22 Nxp B.V. Method of fabricating a dual gate FET
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060202266A1 (en) 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
CN100411143C (zh) * 2005-06-02 2008-08-13 中国科学院微电子研究所 与标准cmos工艺兼容的hvcmos双栅氧制备工艺
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7402875B2 (en) * 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US7479421B2 (en) 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US7402856B2 (en) * 2005-12-09 2008-07-22 Intel Corporation Non-planar microelectronic device having isolation element to mitigate fringe effects and method to fabricate same
US7439588B2 (en) * 2005-12-13 2008-10-21 Intel Corporation Tri-gate integration with embedded floating body memory cell using a high-K dual metal gate
US7512017B2 (en) * 2005-12-21 2009-03-31 Intel Corporation Integration of planar and tri-gate devices on the same substrate
US7525160B2 (en) 2005-12-27 2009-04-28 Intel Corporation Multigate device with recessed strain regions
US7396711B2 (en) 2005-12-27 2008-07-08 Intel Corporation Method of fabricating a multi-cornered film
US20070148926A1 (en) * 2005-12-28 2007-06-28 Intel Corporation Dual halo implant for improving short channel effect in three-dimensional tri-gate transistors
US20070235763A1 (en) * 2006-03-29 2007-10-11 Doyle Brian S Substrate band gap engineered multi-gate pMOS devices
US7449373B2 (en) 2006-03-31 2008-11-11 Intel Corporation Method of ion implanting for tri-gate devices
US7425500B2 (en) * 2006-03-31 2008-09-16 Intel Corporation Uniform silicide metal on epitaxially grown source and drain regions of three-dimensional transistors
US7407847B2 (en) * 2006-03-31 2008-08-05 Intel Corporation Stacked multi-gate transistor design and method of fabrication
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
US7435683B2 (en) * 2006-09-15 2008-10-14 Intel Corporation Apparatus and method for selectively recessing spacers on multi-gate devices
US20080097346A1 (en) * 2006-09-19 2008-04-24 Alcon, Inc. Trocar cannula
US7700470B2 (en) 2006-09-22 2010-04-20 Intel Corporation Selective anisotropic wet etching of workfunction metal for semiconductor devices
FR2911004B1 (fr) * 2006-12-28 2009-05-15 Commissariat Energie Atomique Procede de realisation de transistors a double-grille asymetriques permettant la realisation de transistors a double-grille asymetriques et symetriques sur un meme substrat
WO2008081740A1 (fr) * 2006-12-28 2008-07-10 National Institute Of Advanced Industrial Science And Technology Cellule de sram et dispositif de sram
US7772048B2 (en) * 2007-02-23 2010-08-10 Freescale Semiconductor, Inc. Forming semiconductor fins using a sacrificial fin
JP4415112B2 (ja) * 2007-05-29 2010-02-17 独立行政法人産業技術総合研究所 電界効果トランジスタ及びこれを含む集積回路
WO2009036273A2 (fr) * 2007-09-12 2009-03-19 Arizona Board Of Regents For And On Behalf Of Arizona State University Transistor à effet de champ à semi-conducteur métallique appauvri horizontalement
US8624337B2 (en) * 2007-12-11 2014-01-07 Cornell University Resonant body transistor and oscillator
US8541267B2 (en) * 2008-03-20 2013-09-24 Nxp B.V. FinFET transistor with high-voltage capability and CMOS-compatible method for fabricating the same
US20110057163A1 (en) * 2008-06-09 2011-03-10 National Institute Of Advanced Industrial Science And Technology Nano-wire field effect transistor, method for manufacturing the transistor, and integrated circuit including the transistor
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US20100155801A1 (en) * 2008-12-22 2010-06-24 Doyle Brian S Integrated circuit, 1T-1C embedded memory cell containing same, and method of manufacturing 1T-1C memory cell for embedded memory application
KR101104248B1 (ko) * 2008-12-23 2012-01-11 한국전자통신연구원 자기 정렬 전계 효과 트랜지스터 구조체
US7999298B2 (en) * 2008-12-30 2011-08-16 Intel Corporation Embedded memory cell and method of manufacturing same
WO2011013298A1 (fr) 2009-07-29 2011-02-03 独立行政法人産業技術総合研究所 Cellule sram
JP2015505160A (ja) 2011-12-14 2015-02-16 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ 低減されたトランジスタリーク電流のためのゲート丸め
US9502408B2 (en) * 2013-11-14 2016-11-22 Globalfoundries Inc. FinFET device including fins having a smaller thickness in a channel region, and a method of manufacturing same
CN114823861B (zh) * 2022-04-12 2023-04-28 电子科技大学 一种漏区自对准垂直沟道mos集成电路单元结构及其实现方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5315143A (en) * 1992-04-28 1994-05-24 Matsushita Electric Industrial Co., Ltd. High density integrated semiconductor device
FR2720191A1 (fr) * 1994-05-18 1995-11-24 Michel Haond Transistor à effet de champ à grille isolée, et procédé de fabrication correspondant.
DE19633914C1 (de) * 1996-04-26 1997-08-07 Mitsubishi Electric Corp Halbleitereinrichtung mit einem Dünnfilmtransistor und Herstellungsverfahren derselben
US5793082A (en) * 1995-04-25 1998-08-11 International Business Machines Corporation Self-aligned gate sidewall spacer in a corrugated FET
US5801397A (en) * 1994-09-30 1998-09-01 Sgs-Thomson Microelectronics, Inc. Device having a self-aligned gate electrode wrapped around the channel
US6118161A (en) * 1997-04-30 2000-09-12 Texas Instruments Incorporated Self-aligned trenched-channel lateral-current-flow transistor

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB936858A (en) * 1958-12-31 1963-09-18 Du Pont Improvements relating to ethylene terephthalate polyesters
JPH069245B2 (ja) 1987-07-23 1994-02-02 工業技術院長 電界効果型半導体装置
US4900396A (en) * 1987-08-19 1990-02-13 Agency Of Industrial Science And Technology Method of forming modified layer and pattern
JPH0214578A (ja) 1988-07-01 1990-01-18 Fujitsu Ltd 半導体装置
JP3128364B2 (ja) 1992-11-13 2001-01-29 新日本製鐵株式会社 半導体装置及びその製造方法
US5324673A (en) * 1992-11-19 1994-06-28 Motorola, Inc. Method of formation of vertical transistor
US5324960A (en) * 1993-01-19 1994-06-28 Motorola, Inc. Dual-transistor structure and method of formation
JP3252578B2 (ja) * 1993-12-27 2002-02-04 ソニー株式会社 平面型絶縁ゲート電界効果トランジスタの製法
JP2747223B2 (ja) * 1994-06-27 1998-05-06 日本電気アイシーマイコンシステム株式会社 半導体集積回路
KR0151197B1 (ko) * 1994-11-21 1998-10-01 문정환 반도체 메모리장치 및 그 제조방법
JP3409542B2 (ja) * 1995-11-21 2003-05-26 ソニー株式会社 半導体装置の製造方法
US5773317A (en) * 1995-12-15 1998-06-30 Vlsi Technology Inc. Test structure and method for determining metal-oxide-silicon field effect transistor fringing capacitance
JP3607431B2 (ja) 1996-09-18 2005-01-05 株式会社東芝 半導体装置およびその製造方法
US20010017392A1 (en) * 1997-05-19 2001-08-30 International Business Machines Corporation. Vertical transport MOSFETs and method for making the same
US5940698A (en) * 1997-12-01 1999-08-17 Advanced Micro Devices Method of making a semiconductor device having high performance gate electrode structure
TW396460B (en) * 1998-01-09 2000-07-01 United Microelectronics Corp Metal oxide semiconductor transistor structure and its manufacturing method
US6087225A (en) * 1998-02-05 2000-07-11 International Business Machines Corporation Method for dual gate oxide dual workfunction CMOS
US6358790B1 (en) * 1999-01-13 2002-03-19 Agere Systems Guardian Corp. Method of making a capacitor
US6297086B1 (en) * 1999-03-11 2001-10-02 International Business Machines Corporation Application of excimer laser anneal to DRAM processing
US6365465B1 (en) * 1999-03-19 2002-04-02 International Business Machines Corporation Self-aligned double-gate MOSFET by selective epitaxy and silicon wafer bonding techniques
US6245629B1 (en) * 1999-03-25 2001-06-12 Infineon Technologies North America Corp. Semiconductor structures and manufacturing methods
US6451652B1 (en) * 1999-09-15 2002-09-17 The John Millard And Pamela Ann Caywood 1989 Revocable Living Trust Method for forming an EEPROM cell together with transistor for peripheral circuits
US6429062B1 (en) * 1999-09-20 2002-08-06 Koninklike Philips Electronics N.V. Integrated-circuit manufacturing using high interstitial-recombination-rate blocking layer for source/drain extension implant
US6329290B1 (en) * 2000-02-24 2001-12-11 Conexant Systems, Inc. Method for fabrication and structure for high aspect ratio vias
US6399469B1 (en) * 2000-07-10 2002-06-04 Advanced Micro Devices, Inc. Fabrication of a notched gate structure for a field effect transistor using a single patterning and etch process
US6396108B1 (en) * 2000-11-13 2002-05-28 Advanced Micro Devices, Inc. Self-aligned double gate silicon-on-insulator (SOI) device
US6406962B1 (en) * 2001-01-17 2002-06-18 International Business Machines Corporation Vertical trench-formed dual-gate FET device structure and method for creation
US6583469B1 (en) * 2002-01-28 2003-06-24 International Business Machines Corporation Self-aligned dog-bone structure for FinFET applications and methods to fabricate the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5315143A (en) * 1992-04-28 1994-05-24 Matsushita Electric Industrial Co., Ltd. High density integrated semiconductor device
FR2720191A1 (fr) * 1994-05-18 1995-11-24 Michel Haond Transistor à effet de champ à grille isolée, et procédé de fabrication correspondant.
US5801397A (en) * 1994-09-30 1998-09-01 Sgs-Thomson Microelectronics, Inc. Device having a self-aligned gate electrode wrapped around the channel
US5793082A (en) * 1995-04-25 1998-08-11 International Business Machines Corporation Self-aligned gate sidewall spacer in a corrugated FET
DE19633914C1 (de) * 1996-04-26 1997-08-07 Mitsubishi Electric Corp Halbleitereinrichtung mit einem Dünnfilmtransistor und Herstellungsverfahren derselben
US6118161A (en) * 1997-04-30 2000-09-12 Texas Instruments Incorporated Self-aligned trenched-channel lateral-current-flow transistor

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