FR2748157A1 - Dispositif a semiconducteurs comportant une structure silicium sur isolant et procede de fabrication de ce dispositif - Google Patents

Dispositif a semiconducteurs comportant une structure silicium sur isolant et procede de fabrication de ce dispositif Download PDF

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Abstract

Dans un procédé de fabrication d'un dispositif à semi-conducteurs, on forme une couche d'oxyde de paroi latérale (5) et une couche isolante de paroi latérale (6b) de façon à recouvrir la partie de bord d'une couche (3) de type silicium sur isolant, ou SOI. On forme une région d'arrêt de canal (4) au voisinage de la partie de bord de la couche SOI (3). On forme une couche isolante en saillie (6a) sur la région d'arrêt de canal (4). Une électrode de grille (8) s'étend à partir d'une région située sur la couche SOI (3) jusqu'à la couche isolante en saillie (6a) et à la couche isolante de paroi latérale (6b). Cette structure permet d'éviter une diminution de la tension de seuil d'un transistor MOS parasite dans la partie de bord de la couche SOI (3).

Description

DISPOSITIF A SEMICONDUCTEURS COMPORTANT
UNE STRUCTURE SILICIUM SUR ISOLANT ET
PROCEDE DE FABRICATION DE CE DISPOSITIF
La présente invention concerne un dispositif à semiconducteurs et un procédé de fabrication de celui-ci, et elle concerne en particulier une structure d'isolation ou de séparation d'éléments d'un dispositif à
semiconducteurs et un procédé de fabrication de cette structure.
Le procédé classique appelé LOCOS ("Local Oxidation of Sili-
con", c'est-à-dire "oxydation locale de silicium") est largement connu à titre de procédé pour établir une séparation entre éléments. Les figures 47 et 48 sont des coupes montrant la séquence de traitement dans le cas o on utilise ce procédé LOCOS dans un dispositif à semiconducteurs
ayant une structure silicium sur isolant, ou SOI ("Semiconductor On In-
sulator"). En se référant tout d'abord à la figure 47, on note que l'on
forme une couche de semiconducteur 3 (que l'on appelle ci-après sim-
plement "couche SOI") sur une surface principale d'un substrat en sili-
cium 1, avec interposition d'une couche d'oxyde enterrée 2, en utilisant le procédé SIMOX ("Separation by Implanted Oxygen", c'est-à-dire "séparation par oxygène implanté"). On forme sur cette couche SOI 3 une
couche de nitrure 11 dans laquelle est défini un motif permettant d'obte-
nir une forme désirée. En utilisant à titre de masque cette couche de ni-
trure 11, on implante des ions de bore (B) dans la couche SOI 3. Il en résulte la formation d'une région d'implantation d'impureté 4a qui est
destinée à être une région d'arrêt de canal.
On effectue ensuite un traitement LOCOS sur la couche SOI 3, dans un état qui est représenté sur la figure 47. Ceci forme sélectivement
une couche d'oxyde de séparation 20 pour la couche SOI 3, comme re-
présenté sur la figure 48. A ce moment, du fait de la formation de la cou-
che d'oxyde de séparation 20, la majeure partie de l'impureté (bore) pour
la formation de la région d'arrêt de canal mentionnée ci-dessus est ab-
sorbée. Par conséquent, l'implantation ionique de bore (B) doit avoir lieu à nouveau au voisinage de la partie de bord de la couche SOI 3, après la formation de la couche d'oxyde de séparation 20, pour former ainsi une
région d'arrêt de canal 4 comprenant une impureté (bore) ayant une con-
centration élevée, au voisinage de la partie de bord de la couche SOI 3.
Il en résulte qu'il devient possible de supprimer effectivement la diminu-
tion de la tension de seuil Vth d'un transistor MOS parasite au voisinage
de la partie de bord de la couche SOI 3.
Cependant, lorsque l'implantation ionique de bore pour la for-
mation de la région d'arrêt de canal 4 est effectuée après la formation de
la couche d'oxyde de séparation 20, il est apparu le problème qui est dé-
crit dans ce qui suit.
Comme représenté sur la figure 48, une façon de procéder pour former la région d'arrêt de canal 4 après la formation de la couche d'oxyde de séparation 20 consiste à implanter sélectivement des ions de bore seulement au voisinage de la partie de bord de la couche SOI 3, en laissant en place la couche de nitrure 11. Du fait que ce procédé permet de former la région d'arrêt de canal 4 d'une manière auto-alignée, il n'est
pas nécessaire de former une nouvelle couche de masque pour l'implan-
tation ionique de bore décrite ci-dessus. Cependant, comme représenté
sur la figure 48, l'implantation d'ions de bore par le procédé d'implanta-
tion ionique oblique est exigée au voisinage de la partie de bord de la
couche SOI 3. Par conséquent, le bore envisagé ci-dessus serait im-
planté dans la région dans laquelle le canal du transistor MOS est formé.
Il en résulte qu'il est apparu un problème consistant en ce que la largeur
de canal effective, W, serait faible.
Un autre procédé par lequel on peut résoudre le problème dé-
crit ci-dessus consiste en un procédé de séparation par mésa, représenté sur les figures 49 à 51. La figure 49 est une coupe montrant un dispositif à semiconducteurs dans lequel on adopte un procédé de séparation par
mésa classique. Les figures 50 et 51 sont des coupes montrant le pro-
cessus de fabrication qui est caractéristique dans le dispositif à semi-
conducteurs de la figure 49.
En se référant tout d'abord à la figure 49, on note que l'on forme une région d'arrêt de canal 4 au voisinage de la partie de bord
d'une couche SOI 3. On forme une partie de cavité 24 directement au-
dessous de la partie de bord de la couche SOI 3. On forme une couche isolante de grille 7 de façon qu'elle recouvre la couche SOI 3 et on forme une électrode de grille 8 de façon qu'elle recouvre cette couche isolante
de grille 7.
En se référant maintenant aux figures 50 et 51, on va décrire
un procédé de fabrication du dispositif à semiconducteurs qui est repré-
senté sur la figure 49. En se référant tout d'abord à la figure 50, on note que l'on effectue tout d'abord une implantation ionique de bore (B) dans la couche SOI 3, pour former la région d'arrêt de canal 4, en employant
un procédé similaire à l'exemple du procédé LOCOS décrit ci-dessus. En-
suite, on forme en outre une couche de nitrure (non représentée) pour
recouvrir la couche de nitrure 11, en utilisant le procédé de dépôt chimi-
que en phase vapeur (ou CVD pour "Chemical Vapor Deposition"). En-
suite, en effectuant une attaque anisotrope de la couche de nitrure, on forme un élément d'espacement en nitrure, 12, comme représenté sur la figure 51. Ensuite, en utilisant à titre de masque la couche de nitrure 11
et l'élément d'espacement en nitrure 12, on définit un motif dans la cou-
che SOI 3, et on fait suivre cette opération par une oxydation thermique
pour éliminer des dommages d'attaque. Une couche d'oxyde de paroi la-
térale 5 est ainsi formée sur la paroi latérale de la couche SOI 3, comme
représenté sur la figure 51.
Ensuite, on enlève par attaque la couche de nitrure 11, l'élé-
ment d'espacement en nitrure 12 et la couche d'oxyde 9. Il en résulte que la partie de cavité 24 est formée directement au-dessous de la partie de
bord de la couche SOI 3.
Ensuite, on forme la couche isolante de grille 7 sur la surface de la couche SOI 3, et on forme une électrode de grille 8 de façon qu'elle recouvre cette couche isolante de grille 7. Ensuite, dans ce cas, on forme des régions de source/drain de façon qu'elles soient situées de part et
d'autre de l'électrode de grille 8 dans la couche SOI 3.
Le processus décrit ci-dessus permet de former un dispositif à semiconducteurs qui est représenté sur la figure 49. Dans ce dispositif à
semiconducteurs représenté sur la figure 49, du bore (B) pour la forma-
tion de la région d'arrêt de canal 4 n'est pas implanté une seconde fois,
comme dans le cas o l'on adopte le procédé LOCOS. Il est donc possi-
ble de résoudre le problème d'une faible largeur de canal effective, W,
dans le cas o l'on adopte le procédé LOCOS.
Cependant, même dans le dispositif à semiconducteurs qui est représenté sur la figure 49, il est apparu un problème qui est décrit dans
ce qui suit. Comme représenté sur la figure 51, la couche d'oxyde de pa-
roi latérale 5 est formée après la formation de la région d'arrêt de canal
4. A ce moment, l'impureté (bore) pourrait être entraînée hors de la ré-
gion d'arrêt de canal 4 du fait de la formation de cette couche d'oxyde de paroi latérale, bien que dans une moindre mesure que dans le cas du procédé LOCOS décrit ci-dessus. Par conséquent, la concentration de I'impureté (bore) à l'intérieur de la région d'arrêt de canal 4 est réduite, ce qui conduit à un problème consistant en ce que la tension de seuil Vth du transistor MOS parasite dans la région de bord de la couche SOI 3 est diminuée. De plus, comme représenté sur la figure 49, la partie de cavité 24 est formée directement au-dessous de la partie de bord de la couche
SOI 3. Avec la formation d'une telle partie de cavité 24, une concentra-
tion de champ électrique est susceptible de se produire dans la partie
inférieure 26 de la paroi latérale de la couche SOI 3. Ceci conduit égale-
ment à une augmentation de la possibilité de claquage de l'isolant, en-
traînant ainsi une diminution du rendement de fabrication du transistor.
La présente invention a été faite pour résoudre les problèmes
décrits ci-dessus. Un but de la présente invention est de procurer un dis-
positif à semiconducteurs dans lequel il soit possible d'obtenir une sup-
pression effective de la diminution de la tension de seuil Vth d'un tran-
sistor MOS parasite dans une partie de bord d'une couche SOI, ainsi
qu'un procédé de fabrication de ce dispositif.
Un autre but de la présente invention est de procurer un dispo-
sitif à semiconducteurs dans lequel une suppression effective du cla-
quage de l'isolant d'une couche isolante de grille soit possible.
On suppose que le dispositif à semiconducteurs conforme à la présente invention a une structure SOI ("Semiconductor on Insulator",
c'est-à-dire "semiconducteur sur isolant"). Le dispositif à semiconduc-
teurs conforme à la présente invention comprend un substrat semicon-
ducteur ayant une surface principale, une couche de semiconducteur du type mésa séparée par un procédé de séparation par mésa, une région d'arrêt de canal, une couche isolante de séparation et une électrode de grille. Une couche de semiconducteur est formée sur la surface principale du substrat semiconducteur, avec interposition d'une couche isolante enterrée, et elle comporte à l'intérieur des régions de source/drain. La région d'arrêt de canal est formée au voisinage de la partie de bord de la couche de semiconducteur. La couche isolante de séparation est formée
sur la région d'arrêt de canal et sur la partie de bord de la couche de se-
miconducteur, et elle a une surface supérieure sur la région d'arrêt de canal qui est inclinée de façon à être écartée, vers le haut, de la surface supérieure de la couche de semiconducteur, lorsqu'elle s'approche de la partie de bord de la couche de semiconducteur. L'électrode de grille
s'étend à partir d'une région située au-dessus de la couche de semicon-
ducteur, jusqu'à la couche isolante de séparation.
Comme décrit ci-dessus, dans le dispositif à semiconducteurs conforme à la présente invention, la couche isolante de séparation est formée sur la région d'arrêt de canal et sur la partie de bord de la couche
de semiconducteur. Grâce à cette couche isolante de séparation, il de-
vient possible d'éviter effectivement la formation d'une partie de cavité 24, représentée sur la figure 49, directement au-dessous de la partie de
bord de la couche de semiconducteur. De plus, la couche isolante de sé-
paration est également formée sur la région d'arrêt de canal, et elle a une surface supérieure qui est inclinée de façon à s'écarter, vers le haut, de la surface supérieure de la couche de semiconducteur, lorsqu'elle s'approche de la partie de bord de la couche de semiconducteur. Du fait que l'électrode de grille s'étend sur la couche isolante de séparation, il est possible de maintenir l'électrode de grille écartée de la région de bord de la couche de semiconducteur. Il est donc possible d'éviter une diminution de la tension de seuil Vth du transistor MOS parasite dans la
partie de bord de la couche de semiconducteur.
Il est préférable que la partie d'extrémité latérale de la couche isolante de séparation qui se trouve sur la couche de semiconducteur soit placée plus près de la partie de bord de la couche de semiconducteur que la partie d'extrémité latérale intérieure de la région d'arrêt de canal qui se trouve dans la couche de semiconducteur. De cette manière, la surface supérieure inclinée de la couche isolante de séparation peut être disposée de façon sûre sur la région qui est située au voisinage de la partie de bord de la couche de semiconducteur. Il en résulte qu'il est
possible de maintenir de façon plus certaine l'électrode de grille à dis-
tance de la partie de bord de la couche de semiconducteur.
De plus, la couche isolante de séparation décrite ci-dessus peut comprendre une couche isolante en saillie formée sur la région d'arrêt de canal et une couche isolante de paroi latérale formée sur cette couche
isolante en saillie et recouvrant la partie de bord de la couche de semi-
conducteur. En outre, il est préférable que la couche isolante de séparation
décrite ci-dessus s'étende à partir d'une région située sur la région d'ar-
rêt de canal jusqu'à la couche isolante enterrée à proximité de la couche de semiconducteur, ayant une surface supérieure de niveau uniforme adjacente à la surface supérieure inclinée mentionnée ci-dessus. De plus, la couche de semiconducteur comporte de préférence une première
couche conductrice formée sur elle avec interposition d'une couche iso-
lante de grille, et une seconde couche conductrice est formée sur cette première couche conductrice de façon à s'étendre sur la couche isolante de séparation. Ces première et seconde couches conductrices forment
une électrode de grille. Il est préférable que la surface encore supé-
rieure, mentionnée ci-dessus, soit placée plus haut, par rapport à la sur-
face supérieure de la couche de semiconducteur, que la surface supé-
rieure de la première couche conductrice mentionnée ci-dessus. De cette
manière, la seconde couche conductrice peut être maintenue effective-
ment à distance de la partie de bord de la couche de semiconducteur. Il en résulte qu'il est possible de supprimer effectivement la diminution de la tension de seuil Vth du transistor MOS parasite dans la partie de bord
de la couche de semiconducteur.
Selon un aspect du procédé de fabrication d'un dispositif à se-
miconducteurs conforme à la présente invention, on prépare un substrat SOI en formant une couche de semiconducteur sur une surface principale d'un substrat semiconducteur, avec interposition d'une couche isolante
enterrée. On forme une couche isolante sur cette couche de semicon-
ducteur, et on forme sélectivement une première couche de masquage sur cette couche isolante. On forme sélectivement une seconde couche de masquage, en un matériau différent de celui de la première couche de masquage, sur la couche isolante, pour recouvrir la paroi latérale et la surface supérieure de la première couche de masquage. En utilisant cette seconde couche de masquage à titre de masque, on forme un motif dans
la couche isolante et dans la couche de semiconducteur. Ensuite, en uti-
lisant la seconde couche de masquage à titre de masque, on oxyde la paroi latérale de la couche de semiconducteur dans laquelle on a défini un motif. Après avoir enlevé la seconde couche de masquage, on utilise la première couche de masquage à titre de masque pour implanter une impureté dans la région qui est située au voisinage de la partie de bord de la couche de semiconducteur qui avait été recouverte par la seconde couche de masquage, pour former ainsi une région d'arrêt de canal. On forme une électrode de grille au-dessus de la couche de semiconducteur. On forme des
régions de source/drain à l'intérieur de la couche de semiconducteur.
Comme décrit ci-dessus, dans un aspect du procédé de fabri-
cation du dispositif à semiconducteurs conforme à la présente invention, on définit un motif dans la couche de semiconducteur en utilisant à titre de masque la seconde couche de masquage qui est formée de façon à recouvrir la paroi latérale et la surface supérieure de la première couche de masquage, et on utilise ensuite cette seconde couche de masquage à
titre de masque pour oxyder la paroi latérale de la couche de semicon-
ducteur. Après avoir enlevé cette seconde couche de masquage, on uti-
lise la première couche de masquage à titre de masque pour implanter une impureté pour former, d'une manière auto-alignée, la région d'arrêt de canal dans la région située au voisinage de la partie de bord de la
couche de semiconducteur qui avait été recouverte par la seconde cou-
che de masquage. On peut ainsi supprimer effectivement l'absorption de l'impureté pour la formation de la région d'arrêt de canal dans la pellicule d'oxyde qui est formée par un traitement thermique accompli sur la paroi latérale, mentionnée ci-dessus, de la couche de semiconducteur. Il en
résulte que l'on peut supprimer effectivement une réduction de la con-
centration de l'impureté qui est contenue dans la région d'arrêt de canal.
On peut donc supprimer effectivement une réduction de la tension de seuil Vth du transistor MOS parasite dans la partie de bord de la couche
de semiconducteur.
De plus, l'étape de formation de la région d'arrêt de canal dé- crite cidessus comprend de préférence l'étape qui consiste à effectuer un dopage de canal par l'implantation d'une impureté dans la couche de
semiconducteur, avec une énergie qui pénètre à travers la première cou-
che de masquage pour atteindre la couche de semiconducteur. Il est donc également possible d'effectuer un dopage de canal en utilisant le masque pour la formation de la région d'arrêt de canal. Il en résulte qu'il
devient inutile de former une nouvelle couche de masquage pour le do-
page de canal, ce qui permet de simplifier le processus.
En outre, il est préférable que la première couche de masquage
décrite ci-dessus soit formée par du silicium polycristallin et que la se-
conde couche de masquage soit formée par du nitrure. De plus, l'étape de formation de l'électrode de grille comprend des étapes qui consistent à former une couche isolante de paroi latérale sur la paroi latérale de la première couche de masquage et sur la paroi latérale de la couche de semiconducteur, à mettre à nu sélectivement la surface de la couche de semiconducteur, en enlevant successivement par attaque la première couche de masquage et la couche isolante, et à former l'électrode de
grille sur la surface de la couche de semiconducteur mise à nu, avec in-
terposition d'une couche isolante de grille. En formant une couche iso-
lante de paroi latérale sur la paroi latérale de la première couche de masquage et sur la paroi latérale de la couche de semiconducteur, comme décrit ci-dessus, il devient possible de maintenir l'électrode de grille à distance de la partie de bord de la couche de semiconducteur, au moment de la formation de l'électrode de grille au-dessus de la couche de semiconducteur, et en outre, il devient également possible de protéger
la partie de bord de la couche de semiconducteur.
En outre, I'étape de formation de l'électrode de grille, décrite ci-
dessus, comprend de préférence les étapes qui consistent à former une
couche isolante de séparation sur la couche isolante enterrée, pour re-
couvrir la première couche de masquage et la région d'arrêt de canal, et à enlever une partie de la couche isolante de séparation pour mettre à nu la surface supérieure de la première couche de masquage. A ce moment, la première couche de masquage est formée de façon à pouvoir remplir la
fonction d'un élément d'arrêt de canal. De cette manière, lorsqu'une par-
tie de la couche isolante de séparation est enlevée, par exemple par un traitement de polissage chimio-physique, il est possible d'améliorer la précision du polissage par le traitement chimio-physique. De plus, en
formant de cette manière la couche isolante de séparation, il est égale-
ment possible de protéger la partie de bord de la couche de semicon-
ducteur par cette couche isolante de séparation.
L'étape de formation de l'électrode de grille, décrite ci-dessus,
comprend en outre de préférence les étapes qui consistent à mettre sé-
lectivement à nu la surface de la couche de semiconducteur, en enlevant la première couche de masquage à nu, décrite ci-dessus, et la couche
isolante, et à former une électrode de grille sur la surface à nu de la cou-
che de semiconducteur, avec la couche isolante de grille interposée entre elles. En enlevant de cette manière la première couche de masquage et la couche isolante, il est possible de former une couche isolante de séparation
ayant une surface en pente, inclinée vers le haut dans la direction s'éten-
dant vers la partie de bord de la couche de semiconducteur sur la région d'arrêt de canal. Il est donc possible de maintenir effectivement l'électrode
de grille à distance de la partie de bord de la couche de semiconducteur.
De plus, la première couche de masquage décrite ci-dessus est de préférence formée par du silicium polycristallin et l'étape de formation de l'électrode de grille comprend en outre de préférence les étapes qui consistent à former une couche de silicium polycristallin sur la première couche de masquage, de façon qu'elle s'étende sur la couche isolante de séparation, et à former une électrode de grille en définissant un motif
dans cette couche cristalline et dans la première couche de masquage.
En formant ainsi la première couche de masquage en silicium polycristal-
lin, il est possible d'utiliser cette première couche de masquage comme une partie de l'électrode de grille. Dans ce cas, la seule étape nécessaire
est de former une nouvelle couche de silicium polycristallin sur la pre-
mière couche de masquage, et par conséquent le processus de fabrica-
tion peut être simplifié en comparaison avec le cas dans lequel la pre-
mière couche de masquage doit être enlevée.
De plus, la première couche de masquage décrite ci-dessus
peut comprendre des première et seconde couches de silicium polycris-
tallin, et la couche isolante décrite ci-dessus peut comprendre des pre-
mière et seconde couches isolantes. Dans ce cas, I'étape de formation de la première couche de masquage comprend les étapes qui consistent à
former la première couche de silicium polycristallin sur la couche de se-
miconducteur, avec interposition d'une première couche isolante, et for-
mer la seconde couche de silicium polycristallin sur cette première cou-
che de silicium polycristallin, avec interposition d'une seconde couche
isolante entre elles. La seconde couche de masquage est formée de fa-
çon à recouvrir les première et seconde couches de silicium polycristallin.
L'étape de formation de l'électrode de grille comprend de préférence les étapes qui consistent à mettre à nu la surface de la seconde couche de silicium polycristallin mentionnée ci-dessus, par un processus consistant à enlever une partie de la couche isolante de séparation, à enlever cette seconde couche de silicium polycristallin et la seconde couche isolante, à former une troisième couche de silicium polycristallin sur la première couche de silicium polycristallin, de façon qu'elle s'étende sur la couche isolante de séparation, et à former une électrode de grille en définissant un motif dans la troisième couche de silicium polycristallin et dans la première couche de silicium polycristallin. En formant ainsi les première et seconde couches de silicium polycristallin, on peut faire en sorte que le niveau de la surface supérieure de la couche isolante de séparation,
après l'opération d'enlèvement d'une partie de la couche isolante de sé-
paration, soit supérieur au niveau de la surface supérieure de la première couche de silicium polycristallin. Par conséquent, I'électrode de grille peut être maintenue plus efficacement à distance de la partie de bord de
la couche de semiconducteur.
L'étape de formation de la première couche de masquage, dé-
crite ci-dessus, comprend de préférence l'étape qui consiste à former une
couche de nitrure sur la seconde couche de silicium polycristallin men-
tionnée ci-dessus, et à former les première et seconde couches d'oxyde de paroi latérale en utilisant cette couche de nitrure à titre de masque, pour l'oxydation de la paroi latérale des première et seconde couches de silicium polycristallin. L'étape de formation de la seconde couche de masquage comprend l'étape qui consiste à former la seconde couche de masquage de façon qu'elle recouvre les première et seconde couches d'oxyde de paroi latérale. En oxydant ainsi la partie de bord des première et seconde couches de silicium polycristallin, il est possible d'éliminer le
dommage d'attaque au moment de la formation d'un motif dans les pre-
mière et seconde couches de silicium polycristallin.
Conformément au procédé de fabrication du dispositif à semi-
conducteurs conforme à la présente invention, selon un autre aspect, on forme tout d'abord une couche isolante sur une surface principale d'un substrat semiconducteur, et on forme sélectivement une première couche de masquage sur cette couche isolante. On forme sélectivement sur la
couche isolante une seconde couche de masquage, en un matériau diffé-
rent de celui de la première couche de masquage, qui recouvre la surface supérieure et la paroi latérale de la première couche de masquage. En
utilisant cette seconde couche de masquage à titre de masque, on appli-
que une opération d'attaque à la couche isolante et à la surface princi-
pale du substrat semiconducteur, de façon à former une tranchée pour la séparation entre éléments. En utilisant la seconde couche de masquage à titre de masque, on oxyde la surface intérieure de la tranchée. Après
avoir enlevé la seconde couche de masquage, on utilise la première cou-
che de masquage à titre de masque pour implanter une impureté dans la surface intérieure de la tranchée et dans la surface principale du substrat semiconducteur qui est recouverte par la seconde couche de masquage,
de façon à former une région d'arrêt de canal. On forme une couche iso-
lante de séparation sur la surface principale du substrat semiconducteur, de façon à recouvrir la première couche de masquage et la tranchée. On enlève une partie de la couche isolante de séparation pour mettre à nu la
surface supérieure de la première couche de masquage. On forme en-
suite une électrode de grille sur la surface principale du substrat semi-
conducteur. On forme des régions de source/drain dans la surface princi-
pale du substrat semiconducteur, de façon qu'elles soient situées de part
et d'autre de l'électrode de grille mentionnée ci-dessus.
Comme décrit ci-dessus, après avoir formé la tranchée en utili-
sant à titre de masque la seconde couche de masquage, on enlève la se-
conde couche de masquage, et on utilise la première couche de mas-
quage à titre de masque pour implanter une impureté dans la surface in-
térieure de la tranchée et dans la surface principale du substrat semicon-
ducteur qui était recouverte par la seconde couche de masquage, de fa- çon à former la région d'arrêt de canal. De cette manière, il est possible
de former également la région d'arrêt de canal dans la surface principale du substrat semiconducteur, entre la partie d'extrémité latérale de la première couche de masquage et la partie de coin d'extrémité supérieure de la tranchée. Du fait que l'implantation d'une impureté pour former la région d'arrêt de canal est effectuée, dans cet aspect également, après l'oxydation de la surface intérieure de la tranchée, la diminution de la
concentration d'impureté dans la région d'arrêt de canal peut être sup-
primée, comme dans le cas du premier aspect décrit ci-dessus. Il est donc possible d'empêcher effectivement la diminution de la tension de
seuil Vth du transistor MOS parasite.
Conformément à un procédé de fabrication d'un dispositif à se-
miconducteurs conforme à la présente invention, selon encore un autre aspect, on prépare tout d'abord un substrat SOI ("Semiconductor On Insulator", ou "semiconducteur sur isolant"), en formant une couche de semiconducteur sur une surface principale d'un substrat semiconducteur, avec interposition d'une couche isolante enterrée. On forme une couche isolante sur cette couche de semiconducteur, et on forme sélectivement une première couche de masquage sur cette couche isolante. On forme sélectivement sur la couche isolante une seconde couche de masquage, en un matériau différent de celui de la première couche de masquage, de
façon à recouvrir la surface supérieure et la paroi latérale de cette pre-
mière couche de masquage. En utilisant cette seconde couche de mas-
quage à titre de masque, on soumet la couche de semiconducteur à une
oxydation sélective pour former une pellicule d'oxyde de séparation.
Après avoir enlevé la seconde couche de masquage, on utilise la pre-
mière couche de masquage à titre de masque pour implanter une impu-
reté au voisinage de la partie de bord de la seconde couche de semicon-
ducteur qui était recouverte par la seconde couche de masquage, pour former ainsi une région d'arrêt de canal. On forme une électrode de grille au-dessus de la couche de semiconducteur. On forme des régions de source/drain dans la couche de semiconducteur, de part et d'autre de
cette électrode de grille.
Comme décrit ci-dessus, dans cet aspect, on utilise la seconde couche de masquage à titre de masque pour former la pellicule d'oxyde isolante, puis on enlève la seconde couche de masquage, et ensuite, on utilise la première couche de masquage à titre de masque pour implanter une impureté au voisinage de la partie de bord de la seconde couche de semiconducteur qui était recouverte par la seconde couche de masquage, de façon à former la région d'arrêt de canal. De cette manière, la région d'arrêt de canal peut être formée avec certitude de façon auto- alignée au
voisinage de la partie de bord de la couche de semiconducteur, et en ou-
tre, il devient possible d'empêcher effectivement l'absorption de l'impu-
reté provenant de la région d'arrêt de canal, sous l'effet de la formation de la pellicule d'oxyde de séparation. On a donc l'assurance de pouvoir
former à la partie de bord de la couche de semiconducteur la région d'ar-
rêt de canal contenant une impureté avec une concentration élevée. Il en
résulte que l'on peut effectivement supprimer une diminution de la ten-
sion de seuil Vth du transistor MOS parasite dans la partie de bord de la
couche de semiconducteur.
L'étape de formation de la pellicule d'oxyde de séparation, dé-
* crite ci-dessus, peut comprendre les étapes qui consistent à former une
couche d'oxyde ayant une surface inférieure dans la couche de semicon-
ducteur, par l'oxydation sélective de la couche de semiconducteur, en utilisant la seconde couche de masquage à titre de masque, la formation d'une couche de nitrure après l'enlèvement de cette couche d'oxyde, de façon à recouvrir la couche de semiconducteur et la seconde couche de masquage, l'accomplissement d'une attaque anisotrope de cette couche
de nitrure, de façon que la couche de nitrure reste sous la seconde cou-
che de masquage, et la formation de la pellicule d'oxyde de séparation
en oxydant sélectivement la couche de semiconducteur, en utilisant à ti-
tre de masque la seconde couche de masquage et la couche de nitrure.
En formant la pellicule d'oxyde de séparation par le processus décrit ci-
dessus, il est possible de donner une pente raide à la surface latérale de
la couche de semiconducteur. Par conséquent, on peut éviter effective-
ment une réduction partielle de l'épaisseur de pellicule dans la partie de bord de la couche de semiconducteur. Il est donc possible d'empêcher effectivement la formation d'un transistor MOS parasite avec une faible
tension de seuil Vth dans la partie de bord de la couche de semiconduc-
teur. La première couche de masquage mentionnée ci-dessus con- siste de préférence en silicium polycristallin. L'étape de formation de l'électrode de grille comprend de préférence les étapes qui consistent à former une couche de silicium polycristallin sur la première couche de
masquage et sur la pellicule d'oxyde de séparation, et à former l'élec-
trode de grille en définissant un motif dans cette couche de silicium poly-
cristallin et dans la première couche de masquage. Il en résulte que le processus de fabrication peut être simplifié en comparaison avec le cas
dans lequel la première couche de masquage est retirée.
Conformément à un procédé de fabrication d'un dispositif à se-
miconducteurs conforme à la présente invention, selon encore un autre
aspect, on prépare un substrat SOI ("Semiconductor On Insulator", c'est-
à-dire "semiconducteur sur isolant") en formant une couche de semicon-
ducteur sur une surface principale d'un substrat semiconducteur, avec
interposition d'une couche isolante enterrée. On forme une première cou-
che de masquage sur cette couche de semiconducteur, avec interposition d'une couche isolante. On forme sur cette première couche de masquage
une seconde couche de masquage consistant en un matériau qui est dif-
férent de celui de la première couche de masquage. Après avoir défini un motif dans la seconde couche de masquage, on utilise cette seconde couche de masquage à titre de masque pour implanter une impureté dans
le but de former une région d'arrêt de canal dans la couche de semicon-
ducteur. On forme sur la paroi latérale de la seconde couche de mas-
quage une troisième couche de masquage en un matériau qui est le même que celui de la seconde couche de masquage. Ensuite, en utilisant à titre de masque ces seconde et troisième couches de masquage, on définit successivement un motif dans la première couche de masquage, la couche isolante et la couche de semiconducteur. Après avoir enlevé les seconde et troisième couches de masquage, on forme une couche
isolante de paroi latérale sur la paroi latérale de la couche de semicon-
ducteur. En enlevant par attaque la première couche de masquage et la
couche isolante, on met à nu la surface de la couche de semiconducteur.
On forme une électrode de grille sur la surface de la couche de semicon-
ducteur, avec interposition d'une couche isolante de grille. On forme des régions de source/drain dans la couche de semiconducteur, de part et d'autre de l'électrode de grille. Comme décrit ci-dessus, conformément à cet aspect, après
l'implantation de l'impureté dans la couche de semiconducteur pour for-
mer la région d'arrêt de canal, en utilisant à titre de masque la seconde couche de masquage, on utilise la troisième couche de masquage formée
sur la paroi latérale de la seconde couche de masquage, ainsi que la se-
conde couche de masquage, pour définir un motif dans la couche de se-
miconducteur. Par conséquent, il est possible de former une région d'ar-
rêt de canal de manière auto-alignée au voisinage de la partie de bord de
la couche de semiconducteur. Après avoir enlevé les seconde et troi-
sième couches de masquage, on forme une couche isolante de paroi laté-
rale sur la paroi latérale de la couche de semiconducteur. Après la for-
mation de cette couche isolante de cette paroi latérale, on enlève par attaque la première couche de masquage et la couche isolante. A ce moment, la formation de la couche isolante de paroi latérale empêche
effectivement la formation d'une partie de cavité immédiatement au-
dessous de la partie de bord de la couche de semiconducteur, au moment
de l'attaque de la première couche de masquage et de la couche iso-
lante. Il est donc possible d'éviter effectivement le claquage de l'isolant
de la couche isolante de grille dans la partie inférieure de la paroi laté-
raie de la couche de semiconducteur.
La couche isolante décrite ci-dessus est de préférence une couche d'oxyde formée par dépôt chimique en phase vapeur, ou CVD
("Chemical Vapor Deposition"), la couche isolante enterrée est de préfé-
rence une couche d'oxyde formée par oxydation thermique, et la couche isolante de paroi latérale est de préférence une couche d'oxyde formée
par dépôt chimique en phase vapeur ou CVD ("Chemical Vapor Deposi-
tion"), en utilisant du TEOS (Tétraéthylorthosilicate). Comme décrit ci-
dessus, en formant une couche d'oxyde de type CVD pour la couche iso-
lante, il est possible de réduire la durée de l'attaque par voie humide, en comparaison avec le cas dans lequel on utilise une couche d'oxyde qui
est formée par oxydation thermique. Il est donc possible de réduire l'im-
portance de l'attaque de la couche isolante enterrée qui est occasionnée par l'attaque de la couche isolante. De plus, en formant une couche d'oxyde de type CVD en utilisant du TEOS, pour la couche isolante de paroi latérale, la vitesse d'attaque de la couche isolante de paroi latérale
peut être supérieure à la vitesse d'attaque de la couche isolante enter-
rée. Il est donc possible d'empêcher effectivement que la partie de cavité ne soit formée de manière à s'étendre sous la couche isolante de paroi latérale. Il en résulte que la définition du motif de l'électrode de grille
sera plus aisée, en comparaison avec le cas dans lequel la partie de ca-
vité est formée de façon à s'étendre sous la couche isolante de paroi la-
térale.
D'autres caractéristiques et avantages de l'invention ressorti-
ront davantage de la description détaillée qui suit, donnée à titre d'exem-
pie non limitatif. La suite de la description se réfère aux dessins an-
nexés, dans lesquels:
La figure 1 est une représentation en coupe montrant un dispo-
sitif à semiconducteurs conforme au Mode de Réalisation 1 de la pré-
sente invention.
La figure 2 est une vue en plan du dispositif à semiconducteurs
qui est représenté sur la figure 1.
Les figures 3 à 7 sont des représentations en coupe montrant
les première à cinquième étapes dans le processus de fabrication du dis-
positif à semiconducteurs conforme au Mode de Réalisation 1.
La figure 8 est une représentation en coupe montrant un dispo-
sitif à semiconducteurs conforme au Mode de Réalisation 2 de la pré-
sente invention.
Les figures 9 à 11 sont des représentations en coupe montrant
les première à troisième étapes dans le processus de fabrication du dis-
positif à semiconducteurs conforme au Mode de Réalisation 2.
La figure 12 est une représentation en coupe montrant comment
le dopage de canal est effectué dans les Modes de Réalisation 1 et 2.
La figure 13 est une représentation en coupe montrant un dis-
positif à semiconducteurs conforme à une forme modifiée du Mode de
Réalisation 2.
La figure 14 est une représentation en coupe montrant un dis-
positif à semiconducteurs conforme au Mode de Réalisation 3 de la pré-
sente invention.
Les figures 15 à 19 sont des représentations en coupe montrant les première à cinquième étapes dans le processus de fabrication du dis-
positif à semiconducteurs conforme au Mode de Réalisation 3.
La figure 20 est une représentation en coupe montrant un dis-
positif à semiconducteurs conforme au Mode de Réalisation 4 de la pré-
sente invention.
Les figures 21 à 24 sont des représentations en coupe montrant
les première à quatrième étapes dans le processus de fabrication du dis-
positif à semiconducteurs conforme au Mode de Réalisation 4.
La figure 25 est une représentation en coupe montrant un dis-
positif à semiconducteurs conforme à une forme modifiée du Mode de
Réalisation 4.
La figure 26 est une représentation en coupe montrant un pro-
cessus de fabrication caractéristique dans le dispositif à semiconducteurs
de la figure 25.
La figure 27 est une représentation en coupe montrant un dis-
positif à semiconducteurs conforme au Mode de Réalisation 5 de la pré-
sente invention.
Les figures 28 à 31 sont des représentations en coupe montrant
les première à quatrième étapes dans le processus de fabrication du dis-
positif à semiconducteurs conforme au Mode de Réalisation 5.
La figure 32 est une représentation en coupe montrant un dis-
positif à semiconducteurs conforme au Mode de Réalisation 6 de la pré-
sente invention.
Les figures 33 à 38 sont des représentations en coupe montrant
les première à sixième étapes dans le processus de fabrication du dispo-
sitif à semiconducteurs conforme au Mode de Réalisation 6.
La figure 39 est une représentation en coupe montrant comment
le dopage de canal est effectué dans le Mode de Réalisation 6.
La figure 40 est une représentation en coupe montrant un dis-
positif à semiconducteurs conforme à une forme modifiée du Mode de
Réalisation 6.
La figure 41 est une représentation en coupe montrant un dis-
positif à semiconducteurs conforme au Mode de Réalisation 7.
Les figures 42 à 45 sont des représentations en coupe montrant
les première à quatrième étapes dans le processus de fabrication du dis-
positif à semiconducteurs conforme au Mode de Réalisation 7. La figure 46 est une représentation en coupe montrant une
forme modifiée du processus de fabrication de la figure 45.
Les figures 47 et 48 sont des représentations en coupe mon-
trant les première et seconde étapes dans le processus de fabrication
d'un dispositif à semiconducteurs classique utilisant le procédé LOCOS.
La figure 49 est une représentation en coupe montrant un dis-
positif à semiconducteurs qui utilise un procédé de séparation par mésa classique.
Les figures 50 et 51 sont des représentations en coupe mon-
trant les première et seconde étapes dans le processus de fabrication du
dispositif à semiconducteurs qui est représenté sur la figure 49.
On va maintenant décrire dans ce qui suit des modes de réali-
sation de la présente invention, en se référant aux figures 1 à 46.
Mode de Réalisation 1 En se référant tout d'abord aux figures 1 à 7, on va décrire le
Mode de Réalisation 1 de la présente invention. La figure 1 est une re-
présentation en coupe montrant un dispositif à semiconducteurs con-
forme au Mode de Réalisation 1 de la présente invention. La figure 2 est une vue en plan du dispositif à semiconducteurs qui est représenté sur la
figure 1, dans laquelle la coupe selon la ligne I-I correspond à la repré-
sentation en coupe de la figure 1.
En se référant à la figure 1, on note qu'une couche SOI 3 est
formée sur une surface principale d'un substrat en silicium 1, avec inter-
position d'une couche d'oxyde enterrée 2. Une région d'arrêt de canal 4 est formée au voisinage de la partie de bord de la couche SOI 3. Une couche d'oxyde de paroi latérale, 5, est formée sur la paroi latérale de la couche SOI 3, en recouvrant la région d'arrêt de canal 4. De plus, une couche isolante 6a en saillie, consistant en nitrure de silicium, en oxyde
de silicium ou autre, est formée sur la région d'arrêt de canal. Une cou-
che isolante de paroi latérale 6b consistant en un isolant tel que le ni-
trure de silicium ou l'oxyde de silicium, est formée de façon à recouvrir la
paroi latérale de la couche d'oxyde de paroi latérale 5. Une couche iso-
lante de grille 7 est formée sur la surface de la couche SOI 3. Une élec-
trode de grille 8 est formée de façon à recouvrir cette couche isolante de grille 7, la couche isolante en saillie 6a et la couche isolante de paroi
latérale 6b.
En se référant ensuite à la figure 2, on note que la couche iso-
lante de paroi latérale 6b est formée de façon à entourer la région d'arrêt de canal 4. De plus, la couche isolante en saillie 6a, en forme de cadre, est formée sur la région d'arrêt de canal 4. Lorsque, par exemple, une couche isolante de paroi latérale 27 est formée sur la paroi latérale de l'électrode de grille 8, la largeur en plan de cette couche isolante en saillie 6a serait différente entre la partie qui est située sous la couche
isolante de paroi latérale 27 ou l'électrode de grille 8, et les autres par-
ties, lorsqu'on la considère de façon bidimensionnelle. Cependant, dans n'importe quelle partie, la partie d'extrémité latérale de la couche isolante en saillie 6a sur la couche SOI 3 est de préférence située immédiatement sur la partie d'extrémité latérale intérieure de la région d'arrêt de canal 4, ou située plus près de la partie de bord de la couche SOI 3 que cette partie d'extrémité latérale intérieure. Il est donc possible de maintenir effectivement l'électrode de grille 8 espacée, vers le haut, de la partie de bord de la couche SOI 3. Par conséquent, on peut éviter effectivement une réduction de la tension de seuil Vth du transistor MOS parasite au
voisinage de la partie de bord de la couche SOI 3.
De plus, comme décrit ci-dessus, la formation de la couche d'oxyde de paroi latérale 5 et de la couche isolante de paroi latérale 6b recouvrant la paroi latérale de la couche SOI 3, permet de protéger la partie de bord de la couche SOI 3. En particulier, en recouvrant la partie inférieure de la paroi latérale de la couche SOI 3 avec la couche d'oxyde
de paroi latérale 5 et la couche isolante de paroi latérale 6b, mention-
nées ci-dessus, on évite effectivement que la partie de cavité 24 ne soit formée immédiatement au-dessous de la partie de bord de la couche SOI
3, comme dans l'exemple classique. Il est donc possible d'éviter effecti-
vement le claquage de l'isolant de la couche isolante de grille au voisi-
nage de la partie de bord de la couche SOI 3.
En se référant ensuite aux figures 3 à 7, on va présenter une
description concernant le procédé de fabrication du dispositif à semicon-
ducteurs qui est représenté sur les figures 1 et 2. Les figures 3 à 7 sont des représentations en coupe montrant les première à cinquième étapes dans le processus de fabrication du dispositif à semiconducteurs qui est
représenté sur la figure 1. Bien que l'on envisage la formation d'un tran-
sistor MOS à canal n dans la description de chacun des modes de réali-
sation décrits dans ce qui suit, le concept de la présente invention est également applicable à des transistors MOS à canal p. En se référant tout d'abord à la figure 3, on note que l'on forme la couche SOI 3 sur la surface principale du substrat en silicium 1, avec interposition de la pellicule d'oxyde enterrée 2, par un procédé identique à celui de l'exemple classique. On forme sur cette couche SOI 3 une couche d'oxyde 9 ayant une épaisseur d'environ 10 à environ 30 nm. On
dépose successivement sur cette couche d'oxyde 9 une couche de sili-
cium polycristallin 10 ayant une épaisseur d'environ 100 à environ 250
nm, et une couche de nitrure 11 ayant une épaisseur d'environ 100 à en-
viron 250 nm. On forme ensuite sur la couche de nitrure 11 un motif de
matière de réserve photosensible (non représenté) ayant une forme dé-
terminée. En utilisant à titre de masque ce motif de matière de réserve photosensible, on soumet successivement à des opérations de formation
de motif la couche de nitrure 11 et la couche de silicium polycristallin 9.
Ensuite, on enlève le motif de matière de réserve photosensible. On peut enlever ce motif de matière de réserve photosensible après qu'il a été utilisé à titre de masque pour former un motif dans la couche de nitrure 11, en utilisant la couche de nitrure 11 à titre de masque pour former un motif dans la couche de silicium polycristallin 10. On forme ensuite sur la couche d'oxyde 9 une couche de nitrure d'une épaisseur d'environ 50 à
environ 100 nm, qui recouvre la couche de nitrure 11 et la couche de sili-
cium polycristallin 10. On applique une attaque anisotrope à cette couche
de nitrure. Un élément d'espacement en nitrure, 12, est ainsi formé.
En se référant ensuite à la figure 4, on note qu'on définit suc-
cessivement un motif dans la couche d'oxyde 9 et dans la couche SOI 3,
en utilisant à titre de masque la couche de nitrure 11 et l'élément d'espa-
cernent en nitrure 12. Ensuite, on applique une oxydation thermique à la paroi latérale de la couche SOI 3, afin d'éliminer le dommage d'attaque qui est occasionné au moment de cette formation de motif. La couche d'oxyde de paroi latérale 5 est donc formée dans la partie de bord de la
couche SOI 3.
On enlève ensuite la couche de nitrure 11 et l'élément d'espa- cement en nitrure 12, par attaque avec de l'acide phosphorique chaud, ou autre. La couche d'oxyde 9 qui est placée dans la région située au voisinage de la partie de bord de la couche SOI 3 est donc mise à nu
sélectivement. Dans cet état, comme représenté sur la figure 5, on im-
plante une impureté pour la formation de la région d'arrêt de canal 4
dans la partie qui se trouve au voisinage de la partie de bord de la cou-
che SOI 3, en utilisant à titre de masque la couche de silicium polycris-
tallin 10. On effectue ici une implantation de bore (B) dans la partie qui
se trouve au voisinage de la partie de bord de la couche SOI 3. Lors-
qu'on forme un dispositif CMOS (Métal-Oxyde-Semiconducteur Complé-
mentaire), il est nécessaire de recouvrir, par exemple avec une matière de réserve photosensible, la région dans laquelle un transistor MOS à canal p est formé, au moment o l'on effectue l'implantation de bore dans
le transistor MOS à canal n envisagé ci-dessus.
Comme décrit ci-dessus, du fait qu'une impureté (bore) pour la formation de la région d'arrêt de canal 4 est implantée dans la couche SOI 3 après la formation de la couche d'oxyde de paroi latérale 5, on peut éviter effectivement que l'impureté qui est introduite dans la région
d'arrêt de canal 4 ne soit extraite de celle-ci par la formation de la cou-
che d'oxyde de paroi latérale 5. Il est donc possible d'éviter effective-
ment une réduction de la concentration en impureté dans la région d'arrêt de canal 4. De plus, du fait qu'une impureté (bore) peut être implantée
d'une manière auto-alignée au voisinage de la partie de bord de la cou-
che SOI 3 qui était recouverte par l'élément d'espacement en nitrure 12,
comme représenté sur la figure 5, la formation de la région d'arrêt de ca-
nal 4 peut être garantie. En d'autres termes, il est presque certain que la région d'arrêt de canal 4 contenant une impureté avec une concentration
élevée est formée au voisinage de la partie de bord de la couche SOI 3.
On peut donc éviter effectivement une réduction de la tension de seuil Vth du transistor MOS parasite au voisinage de la partie de bord de la
couche SOI 3.
En se référant ensuite à la figure 6, on note que l'on forme sur la couche d'oxyde enterrée 2 une couche isolante (non représentée), en
oxyde, nitrure ou autre, par le procédé de. dépôt chimique en phase va-
peur, ou CVD ("Chemical Vapor Deposition"), de façon que cette couche isolante recouvre la couche de silicium polycristallin 10 et la couche SOI
3. On applique ensuite une attaque anisotrope à cette couche isolante.
On forme ainsi simultanément la couche isolante en saillie 6a et la cou-
che isolante de paroi latérale 6b. A ce moment, du fait que la couche de silicium polycristallin 10 est formée sur la couche SOI 3, cette attaque anisotrope ne laisse guère de dommages à la surface de la couche SOI 3. Ensuite, en se référant à la figure 7, on note que l'on enlève la couche de silicium polycristallin 10 et la couche d'oxyde 9, par exemple par attaque isotrope. A ce moment, du fait que la partie de bord de la couche SOI 3 est protégée par la couche d'oxyde de paroi latérale 5 et la
couche isolante de paroi latérale 6b, on peut éviter effectivement la for-
mation d'une partie de cavité immédiatement au-dessous de la partie de bord de la couche SOI 3. Il est donc possible d'éviter effectivement un claquage de l'isolant de la couche isolante de grille au voisinage de la
partie de bord de la couche SOI 3.
Comme décrit ci-dessus, après mise à nu de la surface de la
couche SOI 3, on forme la couche isolante de grille 7, avec une épais-
seur d'environ 6 à environ 12 nm sur la surface de la couche SOI 3, en
utilisant par exemple les procédés d'oxydation thermique, de CVD ou au-
tre, et on forme l'électrode de grille 8 sur cette couche isolante de grille
7. L'accomplissement du processus ci-dessus forme le dispositif à semi-
conducteurs qui est représenté sur la figure 1.
Lorsque la couche isolante de grille 7 est formée par CVD, il est possible d'éviter que l'impureté ne soit extraite de la région d'arrêt de
canal 4 au moment de la formation de la couche isolante de grille 7.
Comme représenté sur la figure 12, il est également possible d'effectuer le dopage de canal après la formation de la région d'arrêt de canal 4, en
utilisant le masque qui est également employé au moment de l'implanta-
tion de bore pour former la région d'arrêt de canal 4. Dans ce cas, le bore doit être implanté dans la couche SOI 3 avec une énergie suffisante
pour pénétrer à travers la couche de silicium polycristallin 10. En effec-
tuant ainsi le dopage de canal en utilisant le masque qui est également
celui utilisé pour la formation de la région d'arrêt de canal 4, il est possi-
ble de simplifier le processus de fabrication. Le dopage de canal décrit ci-dessus peut être effectué avant la formation de la région d'arrêt de
canal 4. De plus, lorsqu'on forme un dispositif CMOS, ce dopage de ca-
nal peut être effectué dans une condition dans laquelle la région de for-
mation de transistor MOS à canal p est encore recouverte par la matière de réserve photosensible envisagée ci-dessus. De façon similaire au cas de la formation de la région d'arrêt de canal, le concept d'un tel dopage decanal peut être appliqué non seulement à un transistor MOS à canal p, mais également à chacun des modes de réalisation qui sont décrits dans
ce qui suit.
Mode de Réalisation 2
En se référant ensuite aux figures 8 à 11, on va maintenant dé-
crire le Mode de Réalisation 2 conforme à la présente invention. La figure
8 est une représentation en coupe qui montre un dispositif à semicon-
ducteurs conforme au Mode de Réalisation 2 de la présente invention.
En se référant à la figure 8, on note que l'on forme une couche
d'oxyde 14 de façon qu'elle s'étende à partir d'une région située au-
dessus de la région d'arrêt de canal 4, jusqu'à une région située au-
dessus de la couche d'oxyde enterrée 2. Cette couche d'oxyde 14 a une surface supérieure 14a en pente, immédiatement au-dessus de la région d'arrêt de canal 4, ainsi qu'une surface supérieure de niveau uniforme, 14b, au-dessus de la couche d'oxyde enterrée 2. Une électrode de grille 8 s'étend au-dessus de la couche SOI 3, sur la couche d'oxyde 14. En formant une telle couche d'oxyde 14, il est possible de protéger la partie de bord de la couche SOI 3, tout en maintenant l'électrode de grille 8 à distance de la partie de bord de la couche SOI 3. Il en résulte que l'on peut éviter une réduction de la tension de seuil Vth d'un transistor MOS
parasite dans la partie de bord de la couche SOI 3, tout en évitant effec-
* tivement un claquage de l'isolant de la couche isolante de grille au voisi-
nage de la partie de bord de la couche SOI 3.
En se référant ensuite aux figures 9 à 11, on va décrire un pro-
cédé de fabrication du dispositif à semiconducteurs qui est représenté sur la figure 8. Les figures 9 à 11 sont des représentations en coupe qui,
montrent des première à troisième étapes dans le processus de fabrica-
tion du dispositif à semiconducteurs qui est représenté sur la figure 8.
En se référant tout d'abord à la figure 9, on note qu'un proces- sus similaire au processus du Mode de Réalisation 1 décrit ci-dessus, est accompli jusqu'à la formation de la région d'arrêt de canal 4. Ensuite, en utilisant le procédé CVD, on forme une couche d'oxyde 14 avec une
épaisseur d'environ 1 im, de façon à recouvrir la couche de silicium po-
lycristallin 10 et la couche SOI 3.
On soumet ensuite la surface supérieure de la couche d'oxyde 14 à un traitement de polissage chimio-mécanique. Il en résulte que, comme représenté sur la figure 10, la surface supérieure de la couche
d'oxyde 14 devient uniforme, tandis que la surface supérieure de la cou-
che de silicium polycristallin 10 est mise à nu. A ce moment, la couche de silicium polycristallin 10 remplit la fonction d'un élément d'arrêt pour le polissage chimio-mécanique, et par conséquent la précision du polissage par le traitement de polissage chimio-mécanique est améliorée. Au lieu du polissage chimio-mécanique, on peut également employer un procédé d'attaque en retrait, qui s'applique également aux modes de réalisation
qui suivent.
En se référant ensuite à la figure 11, on note que l'on enlève la couche de silicium polycristallin 10, par exemple par attaque isotrope, cette opération étant suivie par une attaque par voie humide de façon à enlever sélectivement la couche d'oxyde 9. La surface de la couche SOI 3 est donc mise à nu sélectivement. Ensuite, on forme la couche isolante de grille 7 et l'électrode de grille 8 d'une manière similaire à celle du Mode de Réalisation I décrit ci-dessus. L'accomplissement du processus décrit ci-dessus a pour effet de former le dispositif à semiconducteurs
qui est représentée sur la figure 8.
En se référant ensuite à la figure 13, on va maintenant pré-
senter une description concernant une forme modifiée du Mode de Réali-
sation 2, décrit ci-dessus. La figure 13 est une représentation en coupe montrant un dispositif à semiconducteurs conforme à une forme modifiée
du Mode de Réalisation 2.
En se référant à la figure 13, on note que dans cette forme mo-
difiée, la couche de silicium polycristallin 10 qui a été employée à titre de couche de masque, est utilisée comme une partie de l'électrode de grille 8. Il est donc possible d'omettre les étapes d'attaque de la couche de silicium polycristallin 10 et de la couche d'oxyde 9, et le processus de fabrication peut être simplifié en comparaison avec le processus du
Mode de Réalisation 2 décrit ci-dessus.
Mode de Réalisation 3 En se référant ensuite aux figures 14 à 19, on décrira un Mode
de Réalisation 3 de la présente invention. La figure 14 est une repré-
sentation en coupe montrant un dispositif à semiconducteurs conforme au
Mode de Réalisation 3 de la présente invention.
Ce Mode de Réalisation 3 est mis en oeuvre en appliquant le concept du Mode de Réalisation 2, décrit ci-dessus, à un dispositif qui
est formé directement sur la surface principale d'un substrat en silicium.
Ce concept du Mode de Réalisation 2 peut être appliqué de façon simi-
laire au Mode de Réalisation 4 que l'on décrira ultérieurement.
En se référant à la figure 14, on note qu'une paire de tranchées sont formées, de façon mutuellement espacée, à la surface principale
du substrat en silicium 1. Une couche d'oxyde 16 est formée sur la sur-
face intérieure de la tranchée 15. Une région d'arrêt de canal 14 s'étend le long de la surface intérieure de la tranchée 15 et elle atteint la partie
de coin d'extrémité supérieure 17 de la paroi latérale de la tranchée 15.
Une couche isolante de grille 7 est formée sur la surface principale du
substrat en silicium 1, en étant intercalée entre les régions d'arrêt de ca-
nal 4, et une électrode de grille 8 est formée sur cette couche isolante de grille 7. L'électrode de grille 8 s'étend jusqu'à la région située audessus
de la couche d'oxyde 14, qui a une surface supérieure en pente 14a au-
dessus de la région d'arrêt de canal 4, ainsi qu'une surface supérieure de
niveau uniforme, 14b, au-dessus de la tranchée 15.
En se référant ensuite aux figures 15 à 19, on va présenter une
description d'un procédé de fabrication du dispositif à semiconducteurs
ayant la structure décrite ci-dessus. Les figures 15 à 19 sont des repré-
sentations en coupe montrant des première à cinquième étapes dans le
processus de fabrication du dispositif à semiconducteurs qui est repré-
sente sur la figure 14.
En se référant tout d'abord à la figure 15, on note que l'on
forme la couche d'oxyde 9, la couche de silicium polycristallin 10, la cou-
che de nitrure 11 et l'élément d'espacement en nitrure 12 sur la surface principale du substrat en silicium 1, par un procédé similaire à celui du
Mode de Réalisation 1 décrit ci-dessus.
En se référant ensuite à la figure 16, on note qu'en utilisant à
titre de masque la couche de nitrure 11 et l'élément d'espacement en ni-
trure 12, on attaque la surface principale du substrat en silicium 1 pour former la tranchée 15. La profondeur de la tranchée 15 peut être par
exemple d'environ 250 nm à environ 300 nm. Ensuite, on forme une cou-
che d'oxyde 16 en effectuant une oxydation thermique de la surface inté-
rieure de la tranchée 15. Il est donc possible d'éliminer les dommages
d'attaque qui sont dûs à la formation de la tranchée 15.
Ensuite, en se référant à la figure 17, on note que l'on enlève la couche de nitrure 11 et l'élément d'espacement en nitrure 12, par un
procédé similaire à celui du Mode de Réalisation I décrit ci-dessus. En-
suite, en utilisant à titre de masque la couche de silicium polycristallin
, on implante une impureté de type p, telle que du bore, dans la sur-
face intérieure de la tranchée 15 et de la région qui se trouve au voisi-
nage de la partie de coin d'extrémité supérieure 17 de la paroi latérale de
la tranchée 15. La région d'arrêt de canal 14 est donc formée. A ce mo-
ment, du fait que la couche d'oxyde 16 est formée avant la formation de la région d'arrêt de canal 4, on peut effectivement éviter que l'impureté
de type p qui est introduite dans la région d'arrêt de canal 4 ne soit ex-
traite par la couche d'oxyde 16. On peut donc former la région d'arrêt de
canal 4 contenant une impureté ayant une concentration élevée.
Ensuite, comme représenté sur la figure 18, on forme une cou-
che d'oxyde 14 de façon à recouvrir la tranchée 15 et la couche de sili-
cium polycristallin 10, par un procédé similaire au procédé qui est em-
ployé dans le Mode de Réalisation 2 décrit ci-dessus. Ensuite, on effec-
tue un traitement de polissage chimio-mécanique sur cette couche d'oxyde 14. La surface supérieure de la couche de silicium polycristallin est donc mise à nu, comme représenté sur la figure 19. Ensuite, on forme le dispositif à semiconducteurs de la figure 14 en accomplissant un
processus similaire à celui du Mode de Réalisation 2 décrit ci-dessus.
Mode de Réalisation 4 En se référant ensuite aux figures 20 à 26, on va maintenant décrire le Mode de Réalisation 4, conforme à la présente invention, et une forme modifiée de celui-ci. La figure 20 est une représentation en coupe montrant un dispositif à semiconducteurs conforme au Mode de
Réalisation 4 de la présente invention.
En se référant à la figure 20, on note que dans ce Mode de Réalisation 4, I'électrode de grille 8 est formée par une structure empilée qui comprend une première couche de silicium polycristallin 10a et une troisième couche de silicium polycristallin 10Oc. Une couche d'oxyde 14
est formée de façon à s'étendre à partir d'une région située sur une ré-
gion d'arrêt de canal 4, jusqu'à une région située sur une couche d'oxyde
enterrée 2, et elle a une surface supérieure en pente 14a située au-
dessus de la région d'arrêt de canal 4, ainsi qu'une surface supérieure de niveau uniforme, 14b, située au-dessous de la couche d'oxyde enterrée 2. La surface supérieure en pente 14a est inclinée de façon à s'éloigner de la surface supérieure de la couche SOI 3, vers le haut, lorsqu'elle s'étend vers la partie de bord de la couche SOI 3. La surface supérieure de niveau uniforme 14b est formée dans une position adjacente à cette
surface supérieure en pente 14a. La troisième couche de silicium poly-
cristallin 10c de l'électrode de grille 8 s'étend au-dessus de la surface supérieure en pente 14a et de la surface supérieure de niveau uniforme
14b. Le niveau de la surface supérieure de niveau uniforme 14b, par rap-
port à la surface supérieure de la couche SOI 3, est fixé de façon à être plus élevé que le niveau de la surface supérieure de la première couche de silicium polycristallin 10a, par rapport à celui de la couche SOI 3. Par conséquent, I'électrode de grille 8 peut être maintenue effectivement à distance de la partie de bord de la couche SOI 3. Il est donc possible d'éviter effectivement la réduction de la tension de seuil Vth du transistor
MOS parasite dans la partie de bord de la couche SOI 3.
En se référant ensuite aux figures 21 à 24, on va maintenant décrire un procédé de fabrication du dispositif à semiconducteurs qui est représenté sur la figure 20. Les figures 21 à 24 sont des représentations en coupe montrant des première à quatrième étapes dans le processus de fabrication du dispositif à semiconducteurs qui est représenté sur la
figure 20.
En se référant à la figure 21, on note que l'on forme successi-
vement sur la surface de la couche SOI 3, formée par un procédé simi-
laire à celui du Mode de Réalisation 1, une couche d'oxyde 9a, une première couche de silicium polycristallin 10a, une couche d'oxyde 9b, une seconde couche de silicium polycristallin lOb et une couche de nitrure
11. On forme ensuite sur cette couche de nitrure 11 une couche de ma-
tière de réserve photosensible (non représentée) dans laquelle on définit
un motif permettant d'obtenir la forme d'une région de formation d'élé-
ment. En utilisant cette matière de réserve photosensible à titre de mas-
que, on définit successivement un motif dans la couche de nitrure 11, la seconde couche de silicium polycristallin 10b, la couche d'oxyde 9b et la première couche de silicium polycristallin 10a. On enlève la matière de réserve photosensible mentionnée ci-dessus, et on forme ensuite une couche de nitrure (non représentée) sur la totalité de la surface, et on effectue une attaque anisotrope de cette couche de nitrure. On forme
ainsi un élément d'espacement en nitrure 12a.
En se référant ensuite à la figure 22, on note qu'en utilisant à
titre de masque la couche de nitrure 11 et l'élément d'espacement en ni-
trure 12a, on applique un traitement thermique dans une atmosphère
oxydante à la paroi latérale de la couche SOI 3. Il en résulte qu'une cou-
che d'oxyde de paroi latérale 5 est formée sur la partie de bord de la couche SOI 3. On enlève ensuite la couche de nitrure 11 et l'élément
d'espacement en nitrure 12a, par de l'acide phosphorique chaud ou au-
tre. La surface de la couche d'oxyde 9a qui se trouve au voisinage
de la partie de bord de la couche SOI 3 est donc mise à nu sélective-
ment, comme représenté sur la figure 23. Ensuite, en utilisant à titre de masque la seconde couche de silicium polycristallin 10b, on implante des ions de bore au voisinage de la partie de bord de la couche SOI 3. Il en résulte qu'une région d'arrêt de canal 4 est formée au voisinage de la partie de bord de la couche SOI 3. Ainsi, dans ce mode de réalisation également, il est possible de former de manière auto- alignée la région d'arrêt de canal 4, contenant une impureté d'une concentration élevée,
comme dans le cas de chaque mode de réalisation décrit ci-dessus.
Ensuite, on forme sur la totalité de la surface, par CVD ou au-
tre, une couche d'oxyde 14 d'une épaisseur d'environ 1!rm. On applique le traitement de polissage chimio-mécanique à la surface supérieure de cette couche d'oxyde 14, pour mettre ainsi à nu la surface supérieure de
la seconde couche de silicium polycristallin 10n.
On enlève ensuite par attaque la seconde couche de silicium polycristallin 10Ob et la couche d'oxyde 9b. La surface supérieure en pente 14a est donc formée dans la couche d'oxyde 14 qui se trouve sur
la région d'arrêt de canal 4, comme représenté sur la figure 20.
On forme ensuite une troisième couche de silicium polycristallin c de façon qu'elle s'étende à partir d'une région située au-dessus de la première couche polycristalline 10a, jusqu'à une région située au-dessus de la couche d'oxyde 14, en procédant par CVD ou autre. Ensuite, en définissant un motif simultanément dans la troisième couche de silicium polycristallin 10Oc et dans la première couche de silicium polycristallin
a, on forme l'électrode de grille 8, comme représenté sur la figure 20.
L'accomplissement du processus qui est décrit ci-dessus a pour effet de
former le dispositif à semiconducteurs qui est représenté sur la figure 20.
En se référant ensuite aux figures 25 et 26, on présentera une
description d'une forme modifiée du Mode de Réalisation 4 décrit ci-
dessus. La figure 25 est une représentation en coupe montrant un dispo-
sitif à semiconducteurs conforme à la forme modifiée du Mode de Réali-
sation 4.
En se référant à la figure 25, on note que dans cette forme mo-
difiée, une première couche d'oxyde de paroi latérale 18 est formée dans une partie de bord d'une première couche de silicium polycristallin 10a, et l'épaisseur de la couche d'oxyde de paroi latérale 5 est fixée de façon
à être supérieure à celle du Mode de Réalisation 4, représenté sur la fi-
gure 20. D'autres parties de la structure sont pratiquement similaires à celles de la structure du dispositif à semiconducteurs qui est représenté
sur la figure 20.
En se référant ensuite à la figure 26, on décrira le processus de fabrication qui est caractéristique dans le dispositif à semiconducteurs de la figure 25. La figure 26 est une représentation en coupe montrant le
processus de fabrication qui est caractéristique dans le dispositif à semi-
conducteurs de la forme modifiée décrite ci-dessus.
En se référant à la figure 26, on note que l'on accomplit un pro-
cessus similaire à celui du Mode de Réalisation 4 décrit ci-dessus, jus-
qu'à la formation d'une couche de nitrure 11. En utilisant cette couche de nitrure 11 à titre de masque, on applique une oxydation thermique à la partie de bord des première et seconde couches de silicium polycristallin a, 10b. A ce moment, on effectue également une oxydation sélective simultanée de la surface de la couche SOI 3. En effectuant l'oxydation
thermique, il est possible d'éliminer les dommages d'attaque qui sont oc-
casionnés au moment de la définition d'un motif dans les première et se-
conde couches de silicium polycristallin 10a et 10b. Ensuite, on accomplit un processus similaire à celui du Mode de Réalisation 4 décrit ci-dessus,
pour former le dispositif à semiconducteurs qui est représenté sur la fi-
gure 25.
Mode de Réalisation 5 En se référant ensuite aux figures 27 à 31, on va maintenant décrire le Mode de Réalisation 5 de la présente invention. La figure 27
est une représentation en coupe montrant un dispositif à semiconduc-
teurs conforme au Mode de Réalisation 5 de la présente invention.
En se référant à la figure 27, on note qu'une couche d'oxyde 20 est formée sélectivement dans la couche SOI 3. Cette couche d'oxyde 20 est formée par le procédé LOCOS, et elle s'étend sur la région d'arrêt de canal qui est formée au voisinage de la partie de bord de la couche SOI 3. L'électrode de grille 8 est formée de façon à s'étendre à partir d'une
région située sur la couche SOI 3, jusqu'à une région située sur la cou-
che d'oxyde 20.
En se référant ensuite aux figures 28 à 31, on va décrire un
procédé de fabrication du dispositif à semiconducteurs de la figure 27.
Les figures 28 à 31 sont des représentations en coupe montrant des
première à quatrième étapes dans le processus de fabrication du dispo-
sitif à semiconducteurs qui est représenté sur la figure 27.
En se référant tout d'abord à la figure 28, on note qu'un pro-
cessus similaire à celui du Mode de Réalisation 1 décrit ci-dessus est ac-
compli jusqu'à la formation de l'élément d'espacement en nitrure 12. A ce moment, il est préférable que l'épaisseur de la couche d'oxyde 9 soit d'environ 10 à environ 30 nm, que l'épaisseur de la couche de silicium polycristallin 10 soit d'environ 100 à environ 300 nm et que l'épaisseur de
la couche de nitrure 11 soit d'environ 100 à environ 300 nm.
Ensuite, en utilisant à titre de masque la couche de nitrure 11
et l'élément d'espacement en nitrure 12, on effectue une oxydation ther-
mique sur la couche SOI 3, dans une atmosphère oxydante. Il en résulte
qu'il se produit ce que l'on appelle une oxydation LOCOS. On forme sé-
lectivement une couche d'oxyde 20 dans la couche SOI 3 jusqu'à attein-
dre la couche d'oxyde enterrée 2, comme représenté sur la figure 29.
Ensuite, en utilisant de l'acide phosphorique chaud ou autre, on
enlève la couche de nitrure 11 et l'élément d'espacement en nitrure 20.
La couche de silicium polycristallin 10 est donc laissée sur la région de la couche SOI 3, sauf dans la région située au voisinage de la partie de bord. En utilisant cette couche de silicium polycristallin 10 à titre de masque, on implante des ions de bore dans la région située au voisinage de la partie de bord de la couche SOI 3. Une région d'arrêt de canal 4 est donc formée d'une manière auto-alignée dans la région qui se trouve au
voisinage de la partie de bord de la couche SOI 3. Du fait que cette ré-
gion d'arrêt de canal 4 est formée après la formation de la couche d'oxyde 20, l'impureté qui est contenue dans la région d'arrêt de canal 4
est peu extraite par cette couche d'oxyde 20. Il est donc possible d'em-
pêcher effectivement une réduction de la concentration en impureté dans
la région d'arrêt de canal 4.
Ensuite, on enlève par attaque la couche de silicium polycris-
tallin 10 et la couche d'oxyde 9. Il en résulte que la surface de la couche
SOI 3 est mise à nu sélectivement, comme représenté sur la figure 31.
Ensuite, on forme la couche isolante de grille 7 sur la surface de la cou-
che SOI 3, et on forme l'électrode de grille 8 sur cette couche isolante de grille 7. L'accomplissement du processus décrit ci-dessus a pour effet de
former le dispositif à semiconducteurs qui est représenté sur la figure 27.
Mode de Réalisation 6 En se référant ensuite aux figures 32 à 40, on présentera une
description du Mode de Réalisation 6 conforme à la présente invention,
ainsi que d'une forme modifiée de celui-ci. La figure 32 est une repré-
sentation en coupe montrant le dispositif à semiconducteurs conforme au
Mode de Réalisation 6 de la présente invention.
En se référant à la figure 32, on note que dans ce Mode de Réalisation 6, la pente de la paroi latérale 3a de la couche SOI 3 est plus raide que dans le Mode de Réalisation 5 décrit ci-dessus. Par conse- quent, la forme de la couche d'oxyde 20a est légèrement différente de la
forme de la couche d'oxyde 20. D'autres parties de la structure sont pra-
tiquement similaires à celles de la structure qui est représentée sur la figure 27. Dans ce Mode de Réalisation 6, on peut éviter une réduction partielle de l'épaisseur de pellicule au voisinage de la partie de bord de la couche SOI 3, en comparaison avec le cas du Mode de Réalisation 5
décrit ci-dessus, comme le montre la figure 32. On peut donc éviter ef-
fectivement la formation d'un transistor MOS parasite ayant une faible
tension de seuil Vth, en comparaison avec le Mode de Réalisation 5.
En se référant ensuite aux figures 33 à 38, on va décrire un procédé de fabrication du dispositif à semiconducteurs conforme au Mode de Réalisation 6, ayant la structure décrite ci-dessus. Les figures 33 à 38
sont des représentations en coupe montrant des première à sixième éta-
pes dans le processus de fabrication du dispositif à semiconducteurs de
la figure 32.
En se référant tout d'abord à la figure 33, on note qu'un pro-
cessus similaire au processus du Mode de Réalisation 1, décrit ci-dessus, est accompli jusqu'à ce qu'un élément d'espacement en nitrure 12 soit formé. Ensuite, en utilisant à titre de masque la couche de nitrure 11 et l'élément d'espacement en nitrure 12, on oxyde effectivement la couche SOI 3. Une couche d'oxyde 20a' est donc formée sélectivement. A ce moment, on ajuste l'importance de l'oxydation de façon que l'épaisseur
de la couche SOI 3 qui reste sous la couche d'oxyde 20a' soit par exem-
ple approximativement égale à la moitié de l'épaisseur initiale de la cou-
che SOI 3. Plus précisément, lorsque l'épaisseur initiale de la couche SOI 3 est d'environ 100 nm, on fixe l'importance de l'oxydation de façon que l'épaisseur de la couche d'oxyde 20a' soit d'environ 110 nm. Il en
résulte que la couche SOI d'une épaisseur d'environ 50 nm resterait im-
médiatement au-dessous de la couche d'oxyde 20a'.
Ensuite, après avoir enlevé cette couche d'oxyde 20a' par atta-
que par voie humide ou autre, on utilise à nouveau à titre de masque la couche de nitrure 11 et l'élément d'espacement en nitrure 12 pour oxyder sélectivement la surface de la couche SOI 3, comme représenté sur la figure 34. Une couche d'oxyde mince 21 ayant une épaisseur d'environ 10 à 30 nm est ainsi formée de façon à s'étendre jusqu'à une région qui
est située sous l'élément d'espacement en nitrure 12. Ensuite, en procé-
dant par CVD ou autre, on forme sur la totalité de la surface une couche de nitrure 22 ayant une épaisseur d'environ 10 à environ 20 nm. Il faut noter qu'il est possible d'omettre la formation de cette couche d'oxyde
mince 21.
Ensuite, on applique une attaque anisotrope à la couche de ni-
trure 22 mentionnée ci-dessus. Il en résulte qu'il est possible de laisser un élément d'espacement en nitrure 22a seulement dans la région qui est située immédiatement au-dessous de l'élément d'espacement en nitrure
12, comme représenté sur la figure 35. C'est parce que la couche de ni-
trure 22 est formée après l'enlèvement de la couche d'oxyde 20a', formée
de façon à s'étendre jusqu'à une région située sous l'élément d'espace-
ment en nitrure 12, que la couche de nitrure 22 peut être formée de façon
à s'étendre jusqu'à une région qui est située immédiatement sous l'élé-
ment d'espacement en nitrure 12.
Ensuite, en utilisant à titre de masque la couche de nitrure 11,
l'élément d'espacement en nitrure 12 et l'élément d'espacement en ni-
trure 22a, on soumet à nouveau la couche SOI 3 à un traitement thermi-
que sous une atmosphère oxydante. La couche d'oxyde 20a est ainsi
formée sélectivement dans la couche SOI 3 de façon à atteindre la cou-
che d'oxyde enterrée 2. Avec la couche d'oxyde 20a formée sous l'effet d'un tel processus comprenant deux étapes, il est possible de réduire le
bec d'oiseau en comparaison avec la couche d'oxyde 20 qui est repré-
sentée sur la figure 27. On peut donc donner une pente plus raide aux
deux parois latérales 3a de la couche SOI 3.
Ensuite, en utilisant de l'acide phosphorique chaud ou autre, on enlève la couche de nitrure 11, l'élément d'espacement en nitrure 12 et l'élément d'espacement en nitrure 22a. Ensuite, en utilisant la couche de silicium polycristallin 10 à titre de masque, on effectue une implantation ionique de bore dans la région qui est située au voisinage de la partie de bord de la couche SOI 3, dans une direction pratiquement verticale. La région d'arrêt de canal 4, contenant une impureté de type p ayant une
concentration élevée, est donc formée d'une manière auto-alignée.
Ensuite, on enlève la couche de silicium polycristallin 10 et la couche d'oxyde 9. De ce fait, comme représenté sur la figure 38, la sur- face de la couche SOI 3 est mise à nu sélectivement. Ensuite, on forme une couche isolante de grille 7 sur la surface de cette couche SOI 3 à nu, et on forme une électrode de grille 8 sur cette couche isolante de grille 7. L'accomplissement du processus qui est décrit ci-dessus a pour effet de former le dispositif à semiconducteurs qui est représenté sur la
figure 32.
Comme représenté sur la figure 39, dans ce mode de réalisa-
tion également, on peut effectuer un dopage de canal en laissant en
place la couche de silicium polycristallin 10 qui est employée pour la for-
mation de la région d'arrêt de canal 4. Ce concept est également appli-
cable au Mode de Réalisation 5 décrit ci-dessus. En se référant ensuite à la figure 40, on va décrire une forme modifiée du
Mode de Réalisation 6. La figure 40 est une représentation en coupe montrant un dispositif à semiconducteurs conforme à la forme
modifiée du Mode de Réalisation 6.
En se référant à la figure 40, on note que la couche de silicium polycristallin 10 qui est représentée sur la figure 37 n'est pas enlevée, et
une couche de silicium polycristallin 23 est formée en plus sur cette cou-
che de silicium polycristallin 10. En définissant simultanément un motif dans la couche de silicium polycristallin 23 et dans la couche de silicium polycristallin 10, on forme l'électrode de grille 8. Il est donc possible d'omettre l'étape d'enlèvement de la couche de silicium polycristallin 10 et de la couche d'oxyde 9, ce qui permet de simplifier le processus de fabrication, en comparaison avec le processus du Mode de Réalisation 6
décrit ci-dessus.
Mode de Réalisation 7 En se référant ensuite aux figures 41 à 46, on va maintenant décrire le Mode de Réalisation 7 conforme à la présente invention, et une forme modifiée de celui-ci. La figure 41 est une représentation en coupe
montrant le dispositif à semiconducteurs conforme au Mode de Réalisa-
tion 7 de la présente invention.
En se référant à la figure 41, on note qu'un élément d'espace-
ment en nitrure 12 est formé sur les deux parois latérales de la couche SOI 3 dans ce Mode de Réalisation 7. De plus, l'électrode de grille 8 s'étend à partir d'une région située sur la couche SOI 3 jusqu'au dessus de l'élément d'espacement en nitrure 12. En incorporant un tel élément d'espacement en nitrure 12, l'électrode de grille 8 peut être maintenue à distance de la partie inférieure latérale de la couche SOI 3. De plus, en formant l'élément d'espacement en nitrure 12, la partie de cavité 24 se termine au-dessous de l'élément d'espacement en nitrure 12 et ne s'étend pas de façon à atteindre la région qui est située immédiatement au-dessous de la couche SOI 3. Sur la base de ce qui précède, il est
possible d'éviter effectivement le claquage de l'isolant de la couche iso-
lante de grille au voisinage de la partie de bord de la couche SOI 3, qui a
constitué le problème de l'exemple classique.
En se référant ensuite aux figures 42 à 45, on va décrire un procédé de fabrication du dispositif à semiconducteurs qui est représenté sur la figure 41. Les figures 42 à 45 sont des représentations en coupe
montrant des première à quatrième étapes dans le processus de fabrica-
tion du dispositif à semiconducteurs conforme au Mode de Réalisation 7
de la figure 41.
En se référant à la figure 42, on note qu'un processus similaire à celui du Mode de Réalisation 1, décrit ci-dessus, est accompli jusqu'à ce que la couche de nitrure 11 soit formée. Dans ce Mode de Réalisation 7, il est préférable que l'épaisseur de la couche d'oxyde 9 soit d'environ à environ 30 nm, que l'épaisseur de la couche de silicium polycristallin soit d'environ 50 à environ 100 nm, et que l'épaisseur de la couche de nitrure 11 soit d'environ 200 à environ 250 nm. Ensuite, on forme sur la couche de nitrure 11 une couche de matière de réserve photosensible (non représentée) dans laquelle on définit un motif pour obtenir une forme d'une région de formation d'élément. On utilise cette matière de réserve photosensible à titre de masque pour définir un motif dans la couche de nitrure 11. En utilisant cette couche de nitrure 11 à titre de masque, on effectue une implantation ionique de bore dans la couche
SOI 3. Une région d'implantation d'impureté 4a est donc formée sélecti-
*vement dans la couche SOI 3.
Ensuite, on dépose une couche de nitrure sur la totalité de la surface, et on la soumet à une attaque anisotrope. On forme ainsi un élément d'espacement en nitrure 12b sur la paroi latérale de la couche de nitrure 11. En utilisant à titre de masque cet élément d'espacement en nitrure 12b et la couche de nitrure 11, on forme successivement un motif dans la couche de silicium polycristallin 10, dans la couche d'oxyde 9 et dans la couche SOI 3. Une région d'arrêt de canal 4 est donc formée au voisinage de la partie de bord de la couche SOI 3, comme représenté sur
la figure 43. La couche de nitrure pour la formation de l'élément d'espa-
cement en nitrure 12b est acceptable si elle a une épaisseur dans la
plage d'environ 30 à environ 100 nm.
On enlève ensuite la couche de nitrure 11 et l'élément d'espa-
cement en nitrure 12b, en employant de l'acide phosphorique chaud ou
autre. Ensuite, on dépose sur la totalité de la surface une couche iso-
lante (non représentée), telle qu'un oxyde ou un nitrure, et on soumet
cette couche isolante à une attaque anisotrope. Il en résulte qu'un élé-
ment d'espacement en nitrure 12, par exemple, est formé sur la paroi la-
térale de la couche SOI 3, comme représenté sur la figure 44. Ici, du fait que la couche de silicium polycristallin 10 est formée sur la couche SOI 3, aucun dommage d'attaque n'est occasionné à la surface de la couche
SOI 3 par l'attaque anisotrope qui est utilisée pour la formation de l'élé-
ment d'espacement en nitrure 12.
On enlève ensuite la couche de silicium polycristallin 10, par exemple par attaque isotrope, et on fait suivre cette opération par une attaque par voie humide pour enlever la couche d'oxyde 9. La surface de
la couche SOI 3 est donc mise à nu. A ce moment, la surface de la cou-
che d'oxyde enterrée 2 est également soumise à une attaque dans une
certaine mesure, ce qui forme une partie de cavité 24 ayant une profon-
deur D. Cependant, du fait que cette partie de cavité 24 se termine dans la région qui est située sous l'élément d'espacement en nitrure 12, la partie inférieure latérale de la couche SOI 3 ne sera pas mise à nu. Il est donc possible d'éviter le claquage de l'isolant de la couche isolante de
grille dans la partie de bord de la couche SOI 3.
Ensuite, on forme la couche isolante de grille 7 sur la surface
de la couche SOI 3, et on forme une électrode de grille 8 sur cette cou-
che isolante de grille 7. Le processus décrit ci-dessus a pour effet de
former le dispositif à semiconducteurs qui est représenté sur la figure 41.
Avec la partie de cavité 24 formée de la manière qui est repré-
sentée sur la figure 45, il peut y avoir le problème qui consiste en ce que
la substance utilisée pour former l'électrode de grille 8 reste dans la par-
tie de cavité 24 au moment de la définition du motif de l'électrode de grille 8. Il peut donc être préférable d'effectuer un traitement d'attaque isotrope supplémentaire au moment de la formation de l'électrode de
grille 8.
En se référant ensuite à la figure 46, on va décrire une forme modifiée du Mode de Réalisation 7. La figure 46 est une représentation en coupe partielle montrant un processus de fabrication caractéristique
dans cette forme modifiée.
Dans le Mode de Réalisation 7 ci-dessus, on a formé l'élément
d'espacement en nitrure 12 sur la paroi latérale de la couche SOI 3. Ce-
pendant, dans cette forme modifiée, on forme sur la paroi latérale de la
couche SOI 3 un élément d'espacement 25 en oxyde obtenu par CVD.
Plus préférablement, cet élément d'espacement 25 en oxyde obtenu par CVD est formé par de l'oxyde obtenu par CVD en employant du TEOS. On
sait de façon générale que l'oxyde obtenu par CVD a une vitesse d'atta-
que supérieure à celle de l'oxyde thermique. Même lorsqu'une partie de cavité 24a ayant une profondeur D est formé dans la couche d'oxyde enterrée 2, au moment de l'attaque de la couche de silicium polycristallin
10 ou de la couche d'oxyde 9, cette partie de cavité 24a ne peut effecti-
vement pas se former de façon à s'étendre sous l'élément d'espacement en oxyde obtenu par CVD, du fait que la couche d'oxyde enterrée 2 a
une nature similaire à celle de l'oxyde thermique. Par conséquent, la for-
mation du motif de l'électrode de grille 8 peut être effectuée plus aisé-
ment, en comparaison avec le cas du Mode de Réalisation 7 décrit ci-
dessus. On peut également former avec de l'oxyde obtenu par CVD la couche d'oxyde 9 décrite ci-dessus. De cette manière, on peut donner
une valeur faible à la profondeur D des parties de cavité 24, 24a.
Dans chacun des modes de réalisation décrits ci-dessus, un exemple représentatif de la couche de nitrure peut consister en nitrure de silicium, tandis qu'un exemple représentatif de la couche d'oxyde peut consister en oxyde de silicium. Lorsqu'on utilise une couche de silicium
polycristallin pour l'électrode de grille 8, il est préférable de doper de fa-
çon appropriée la couche de silicium polycristallin avec une impureté de type p ou n. De plus, lorsqu'on forme une structure à double grille, on peut utiliser une matière de réserve photosensible pour le transistor MOS à canal n et pour le transistor MOS à canal p, de façon que l'électrode de
grille qui est formée par du silicium polycristallin soit dopée avec un do-
pant de type n ou un dopant de type p. Comme décrit ci-dessus, avec le dispositif à semiconducteurs de la présente invention, il est possible de maintenir l'électrode de grille à distance de la partie de bord de la couche de semiconducteur, au moyen d'une couche isolante de séparation. Par conséquent, on peut
éviter effectivement une réduction de la tension de seuil Vth d'un tran-
sistor MOS parasite dans la partie de bord de la couche de semiconduc-
teur. De plus, du fait que la couche isolante de séparation a également une fonction qui consiste à protéger la partie de bord de la couche de semiconducteur, il est possible d'éviter effectivement un claquage de l'isolant de l'électrode de grille dans la partie de bord de la couche de
semiconducteur, comme dans l'exemple classique.
Conformément au procédé de fabrication du dispositif à semi-
conducteurs de la présente invention, il est possible de former la région
d'arrêt de canal après l'accomplissement de l'oxydation de la partie adja-
cente à la région dans laquelle la région d'arrêt de canal est formée. Par
conséquent, il est également possible d'éviter effectivement une extrac-
tion de l'impureté à partir de la région d'arrêt de canal. Il en résulte que
l'on peut éviter effectivement une réduction de la concentration en impu-
reté dans la région d'arrêt de canal, et on peut éviter effectivement une réduction de la tension de seuil Vth du transistor MOS parasite dans la partie de bord de la couche de semiconducteur. On peut donc obtenir un
dispositif à semiconducteurs ayant une fiabilité élevée.
Il va de soi que de nombreuses modifications peuvent être ap-
portées au dispositif et au procédé décrits et représentés, sans sortir du
cadre de l'invention.

Claims (18)

REVENDICATIONS
1. Dispositif à semiconducteurs ayant une structure du type se-
miconducteur sur isolant, ou SOI, caractérisé en ce qu'il comprend: un substrat semiconducteur (1) ayant une surface principale; une couche de semiconducteur du type mésa (5), formée sur la surface principale du substrat semiconducteur (1), avec interposition d'une couche isolante enterrée (2), dans laquelle les régions de source/drain sont formées; une région d'arrêt de canal (4) formée au voisinage de la partie de bord de la couche de semiconducteur (3); une couche isolante de séparation (6a, 6b) formée sur la région d'arrêt de canal (4) ainsi que sur la partie de bord de la couche de semiconducteur (3), ayant une surface supérieure sur la région d'arrêt de canal (4) qui est en pente de façon à s'éloigner, vers le haut, de la surface supérieure de la couche de semiconducteur
(3), lorsqu'elle s'étend vers la partie de bord de la couche de semicon-
ducteur (3); et une électrode de grille (8) qui s'étend sur la couche de
semiconducteur (3), jusqu'à la couche isolante de séparation.
2. Dispositif à semiconducteurs selon la revendication 1, ca-
ractérisé en ce que la partie d'extrémité latérale de la couche isolante de séparation (6a, 6b) qui se trouve sur la couche de semiconducteur (3) est
placée plus près du côté de la partie de bord de la couche de semicon-
ducteur (3) que la partie d'extrémité intérieure de la région d'arrêt de ca-
nal (4) qui est placée à l'intérieur de la couche de semiconducteur (3).
3. Dispositif à semiconducteurs selon la revendication 1, ca-
ractérisé en ce que la couche isolante de séparation (6a, 6b) comprend une couche isolante en saillie (6a) qui est formée sur la région d'arrêt de
canal (4), et une couche isolante de paroi latérale (6b) qui est formée au-
dessous de la couche isolante en saillie (6a), de façon à recouvrir la par-
tie de bord de la couche de semiconducteur (3).
4. Dispositif à semiconducteurs selon la revendication 1, ca-
ractérisé en ce que la couche isolante de séparation (14) s'étend à partir d'une région située au-dessus de la région d'arrêt de canal (4) jusqu'à la couche isolante enterrée (2), à proximité de la couche de semiconducteur (3), et elle a une surface supérieure de niveau uniforme (14b), adjacente à la surface supérieure en pente (14a), au-dessus de la couche isolante enterrée (2); une première couche conductrice (10Oa) est formée sur la couche de semiconducteur (3) avec interposition d'une couche isolante de grille (7); une seconde couche conductrice (10c) est formée sur la première couche conductrice (10a) de façon à s'étendre sur la couche isolante de séparation (14); l'électrode de grille (8) est formée par les première et seconde couches conductrices (10a, 10c); et la surface supérieure de niveau uniforme (14b) se trouve à un niveau supérieur à celui d'une surface supérieure de la première couche conductrice (10a), par
rapport à une surface supérieure de la couche de semiconducteur (3).
5. Procédé de fabrication d'un dispositif à semiconducteurs, caractérisé en ce qu'il comprend les étapes suivantes: on prépare un substrat de type semiconducteur sur isolant, ou SOI, dans lequel une couche de semiconducteur (3) est formée sur une surface principale d'un
substrat semiconducteur (1) avec interposition d'une couche isolante en-
terrée (2); on forme une couche isolante (9) sur la couche de semicon-
ducteur (3), et on forme sélectivement une première couche de masquage
sur cette couche isolante (9); on forme sélectivement sur la couche iso-
lante (9) une seconde couche de masquage en un matériau différent de celui de la première couche de masquage, de façon à recouvrir une paroi latérale et une surface supérieure de la première couche de masquage;
on définit un motif dans la couche isolante (9) et la couche de semicon-
ducteur (3), en utilisant la seconde couche de masquage à titre de mas-
que; on oxyde une paroi latérale de la couche de semiconducteur (3) dans laquelle on a défini un motif, en utilisant la seconde couche de masquage à titre de masque; on forme une région d'arrêt de canal (4) après l'enlèvement de la seconde couche de masquage, en utilisant la
première couche de masquage à titre de masque pour implanter une im-
pureté au voisinage de la partie de bord de la couche de semiconducteur (3) qui était recouverte par la seconde couche de masquage; on forme une électrode de grille (8) au-dessus de la couche de semiconducteur
(3); et on forme des régions de source/drain dans la couche de semicon-
ducteur (3).
6. Procédé de fabrication d'un dispositif à semiconducteurs se-
lon la revendication 5, caractérisé en ce que l'étape de formation de la région d'arrêt de canal (4) comprend l'étape qui consiste à effectuer un dopage de canal par l'implantation d'une impureté dans la couche de semiconducteur (3) avec une énergie qui pénètre à travers la première
couche de masquage pour atteindre la couche de semiconducteur (3).
7. Procédé de fabrication d'un dispositif à semiconducteurs se-
Ion la revendication 5, caractérisé en ce que la première couche de mas-
quage consiste en silicium polycristallin (10) et la seconde couche de masquage consiste en nitrure (11); et l'étape de formation de l'électrode de grille (8) comprend les étapes qui consistent à former une couche isolante de paroi latérale sur la paroi latérale de la première couche de masquage et sur la paroi latérale de la couche de semiconducteur (3), à mettre à nu sélectivement la surface de la couche de semiconducteur (3) en enlevant par attaque la première couche de masquage et la couche isolante, et à former l'électrode de grille (8) sur la surface de la couche de semiconducteur (3) à nu, avec interposition de la couche isolante de
grille (7).
8. Procédé de fabrication d'un dispositif à semiconducteurs se-
Ion la revendication 5, caractérisé en ce que l'étape de formation de l'électrode de grille (8) comprend les étapes qui consistent à former une couche isolante de séparation (14) sur la couche isolante enterrée (2) de
façon à recouvrir la première couche de masquage (10) et la région d'ar-
rêt de canal (4), et à enlever une partie de la couche isolante de sépara-
tion (14) pour mettre à nu la surface supérieure de la première couche de
masquage (10).
9. Procédé de fabrication d'un dispositif à semiconducteurs se-
lon la revendication 8, caractérisé en ce que l'étape de formation de l'électrode de grille (8) comprend en outre les étapes qui consistent à mettre à nu sélectivement la surface de la couche de semiconducteur (3)
en enlevant la première couche de masquage à nu (10) et la couche iso-
lante (14), et en formant l'électrode de grille (8) sur la surface de la cou-
che de semiconducteur (3) à nu, avec interposition de la couche isolante
de grille (7).
10. Procédé de fabrication d'un dispositif à semiconducteurs selon la revendication 8, caractérisé en ce que la première couche de masquage consiste en silicium polycristallin (10a), et l'étape de formation de l'électrode de grille (8) comprend en outre les étapes suivantes: on forme une couche de silicium polycristallin (10c) sur la première couche
de masquage de façon qu'elle s'étende sur la couche isolante de sépara-
tion (14); et on forme l'électrode de grille (8) en définissant un motif dans la couche de silicium polycristallin (10c) et dans la première couche de
masquage (10a).
11. Procédé de fabrication d'un dispositif à semiconducteurs selon la revendication 8, caractérisé en ce que la première couche de
masquage comprend des première et seconde couches de silicium poly-
cristallin (10a, 10b) et la couche isolante comprend des première et se-
conde couches isolantes (9a, 9b); I'étape de formation de la première couche de masquage comprend les étapes qui consistent à former la
première couche de silicium polycristallin (10a) sur la couche de semi-
conducteur (3) avec interposition de la première couche isolante (9a), et
à former la seconde couche de silicium polycristallin (lOb) sur la pre-
mière couche de silicium polycristallin (10a), avec interposition de la se-
conde couche isolante (9b); la seconde couche de masquage est formée
de façon à recouvrir les première et seconde couches de silicium poly-
cristallin (10a, 10b); et l'étape de formation de l'électrode de grille (8)
comprend les étapes qui consistent à mettre à nu la surface de la se-
conde couche de silicium polycristallin (lOb) par une opération d'enlève-
ment d'une partie de la couche isolante de séparation (14), à enlever la seconde couche de silicium polycristallin (lOb) et la seconde couche isolante (9b), à former une troisième couche de silicium polycristallin (10c) sur la première couche de silicium polycristallin (10a), de façon qu'elle s'étende sur la couche isolante de séparation (14), et à former
l'électrode de grille (8) en définissant un motif dans les troisième et pre-
mière couches de silicium polycristallin (10c, 10a).
12. Procédé de fabrication d'un dispositif à semiconducteurs selon la revendication 11, caractérisé en ce que l'étape de formation de la première couche de masquage comprend les étapes qui consistent à
former une couche de nitrure (11) sur la seconde couche de silicium po-
lycristallin (lOb) et à former des première et seconde couches d'oxyde de paroi latérale (18, 19) par oxydation des parois latérales des première et
seconde couches de silicium polycristallin (10a, 10b), en utilisant la cou-
che de nitrure (11) à titre de masque; et l'étape de formation de la se-
conde couche de masquage comprend les étapes qui consistent à former la seconde couche de masquage de façon qu'elle recouvre les première
et seconde couches d'oxyde de paroi latérale (18, 19).
13. Procédé de fabrication d'un dispositif à semiconducteurs,
caractérisé en ce qu'il comprend les étapes suivantes; on forme une cou-
che isolante (9) sur une surface principale d'un substrat semiconducteur (1), et on forme sélectivement une première couche de masquage (10) sur la couche isolante (9); on forme sélectivement une seconde couche de masquage (11, 12), en un matériau différent de celui de la première couche de masquage (10) sur la couche isolante (9), de façon à recouvrir une surface supérieure et une paroi latérale de la première couche de masquage (10); on forme une tranchée (15) pour la séparation d'éléments en attaquant la couche isolante (9) et la surface principale du substrat semiconducteur (1), en utilisant la seconde couche de masquage à titre de masque (11, 12); on oxyde la surface intérieure de la tranchée (15) en utilisant à titre de masque la seconde couche de masquage (11, 12); on
forme une région d'arrêt de canal (4) après avoir enlevé la seconde cou-
che de masquage (11, 12), par implantation d'une impureté dans la sur-
face inférieure de la tranchée (15) et dans la surface principale du subs-
trat semiconducteur (1) qui était recouverte par la seconde couche de
masquage, en utilisant à titre de masque la première couche de mas-
quage (10); on forme une région isolante de séparation (14) sur la sur-
face principale du substrat semiconducteur (1), de façon à recouvrir la première couche de masquage (10) et la tranchée (15); on enlève une
partie de la couche isolante de séparation (14) pour mettre à nu la sur-
face supérieure de la première couche de masquage (10); on forme une électrode de grille (8) au-dessus du substrat semiconducteur (1); et on
forme des régions de source/drain disposées de part et d'autre de l'élec-
trode de grille (8), dans la surface principale du substrat semiconducteur (1).
14. Procédé de fabrication d'un dispositif à semiconducteurs, caractérisé en ce qu'il comprend les étapes suivantes: on prépare un substrat de type semiconducteur sur isolant, ou SOI, dans lequel une couche de semiconducteur (3) est formée sur une surface principale d'un substrat semiconducteur (1), avec interposition d'une couche isolante
enterrée (2); on forme une couche isolante (9) sur la couche de semicon-
ducteur (3), et on forme sélectivement une première couche de masquage
(10) sur la couche isolante (9); on forme sélectivement une seconde cou-
che de masquage (11, 12), en un matériau différent de celui de la pre-
mière couche de masquage (10), sur la couche isolante (9), de façon à recouvrir une paroi latérale et une surface supérieure de la première couche de masquage (10); on forme une pellicule d'oxyde de séparation
(20) en oxydant sélectivement la couche de semiconducteur (3), en utili-
sant à titre de masque la seconde couche de masquage (11, 12); on
forme une région d'arrêt de canal (4) après avoir enlevé la seconde cou-
che de masquage (11, 12), par l'implantation d'une impureté dans la ré-
gion située au voisinage de la partie de bord de la couche de semicon-
ducteur (3) qui était recouverte par la seconde couche de masquage (11, 12), en utilisant à titre de masque la première couche de masquage (10);
on forme une électrode de grille (8) au-dessus de la couche de semicon-
ducteur(3); et on forme des régions de sourceldrain dans la couche de
semiconducteur, de part et d'autre de l'électrode de grille (8).
15. Procédé de fabrication d'un dispositif à semiconducteurs selon la revendication 14, caractérisé en ce que l'étape de formation de la pellicule d'oxyde de séparation (20a) comprend les étapes suivantes: on forme une couche d'oxyde (20a') ayant une surface inférieure dans la couche de semiconducteur (3), en oxydant sélectivement la couche de semiconducteur (3), en utilisant la seconde couche de masquage (11, 12)
à titre de masque; on forme une couche de nitrure (22) après avoir enle-
vé la couche d'oxyde (20a'), de façon à recouvrir la couche de semicon-
ducteur (3) et la seconde couche de masquage (11, 12); on laisse la cou-
che de nitrure (22a) au-dessous de la seconde couche de masquage (11, 12), en effectuant une attaque anisotrope de cette couche de nitrure
(22); et on forme la pellicule d'oxyde de séparation (20a) en oxydant sé-
lectivement la couche de semiconducteur (3), en utilisant à titre de mas-
que la seconde couche de masquage (11, 12) et la couche de nitrure (22a).
16. Procédé de fabrication d'un dispositif à semiconducteurs selon la revendication 14, caractérisé en ce que la première couche de masquage consiste en silicium polycristallin (10), et l'étape de formation de l'électrode de grille (8) comprend les étapes suivantes: on forme une
couche de silicium polycristallin (23) sur la première couche de mas-
quage (10) et sur la pellicule d'oxyde de séparation (20a); et on forme l'électrode de grille (8) en définissant un motif dans la couche de silicium
polycristallin (23) et dans la première couche de masquage (10).
17. Procédé de fabrication d'un dispositif à semiconducteurs, caractérisé en ce qu'il comprend les étapes suivantes: on prépare un substrat du type silicium sur isolant, ou SOI, dans lequel une couche de semiconducteur (3) est formée sur une surface principale d'un substrat semiconducteur (1), avec interposition d'une couche isolante enterrée (2); on forme une première couche de masquage (10) sur la couche de semiconducteur (3), avec interposition d'une couche isolante (9); on forme sur la première couche de masquage (10) une seconde couche de masquage (11) en un matériau différent de celui de la première couche
de masquage; on implante dans la couche de semiconducteur (3) une im-
pureté pour la formation d'une région d'arrêt de canal (4a), après avoir défini un motif dans la seconde couche de masquage (11), en utilisant la
seconde couche de masquage (11) à titre de masque; on forme sur la pa-
roi latérale de la seconde couche de masquage (11) une troisième cou-
che de masquage (12b) constituée par le même matériau que la seconde couche de masquage (11); on définit successivement un motif dans la première couche de masquage (10), la couche isolante (9) et la couche
de semiconducteur (3), en utilisant à titre de masque les seconde et troi-
sième couches de masquage (11, 12b); on forme une couche isolante de paroi latérale (12) sur la paroi latérale de la couche de semiconducteur (3), après avoir enlevé les seconde et troisième couches de masquage (11, 12b); on met à nu la surface de la couche de semiconducteur (3), en enlevant par attaque la première couche de masquage (10) et la couche
isolante (9); on forme une électrode de grille (8) sur la surface de la cou-
che de semiconducteur (3), avec interposition d'une couche isolante de
grille (7); et on forme des régions de source/drain dans la couche de se-
miconducteur (3), de part et d'autre de l'électrode de grille (8).
18. Procédé de fabrication d'un dispositif à semiconducteurs
selon la revendication 17, caractérisé en ce que la couche isolante enter-
rée (2) est une couche d'oxyde formée par oxydation thermique; la cou-
che isolante de paroi latérale (12) est une couche d'oxyde formée par dépôt chimique en phase vapeur, ou CVD, en utilisant du TEOS (Tétraéthylorthosilicate), et la couche isolante (9) est une couche d'oxyde
formée par dépôt chimique en phase vapeur.
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4027447B2 (ja) * 1996-04-24 2007-12-26 株式会社ルネサステクノロジ 半導体装置の製造方法
KR100349366B1 (ko) * 1999-06-28 2002-08-21 주식회사 하이닉스반도체 에스오아이 소자 및 그의 제조방법
JP2002026311A (ja) * 2000-07-04 2002-01-25 Miyazaki Oki Electric Co Ltd Ｓｏｉ型ｍｏｓ素子およびその製造方法
JP3420205B2 (ja) * 2000-11-20 2003-06-23 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
DE50014168D1 (de) * 2000-12-21 2007-04-26 Micronas Gmbh Verfahren zum herstellen eines eine mikrostruktur aufweisenden festkörpers
JP2003086807A (ja) * 2001-09-10 2003-03-20 Oki Electric Ind Co Ltd 電界効果トランジスタの製造方法
JP3918741B2 (ja) * 2002-03-28 2007-05-23 セイコーエプソン株式会社 電気光学装置の製造方法、及び半導体装置の製造方法
JP2003332580A (ja) * 2002-05-09 2003-11-21 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US7157774B2 (en) * 2003-01-31 2007-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Strained silicon-on-insulator transistors with mesa isolation
US7144767B2 (en) * 2003-09-23 2006-12-05 International Business Machines Corporation NFETs using gate induced stress modulation
JP4572367B2 (ja) * 2004-03-26 2010-11-04 セイコーエプソン株式会社 半導体装置およびその製造方法
JP4449076B2 (ja) * 2004-04-16 2010-04-14 セイコーエプソン株式会社 半導体装置の製造方法
FR2872958B1 (fr) * 2004-07-12 2008-05-02 Commissariat Energie Atomique Procede de fabrication d'un film mince structure et film mince obtenu par un tel procede
JP2006093216A (ja) * 2004-09-21 2006-04-06 Toshiba Corp 半導体装置
US7358571B2 (en) * 2004-10-20 2008-04-15 Taiwan Semiconductor Manufacturing Company Isolation spacer for thin SOI devices
KR100680958B1 (ko) * 2005-02-23 2007-02-09 주식회사 하이닉스반도체 피모스 트랜지스터의 제조방법
JP2007103491A (ja) * 2005-09-30 2007-04-19 Seiko Epson Corp 半導体装置および半導体装置の製造方法
WO2011043608A2 (fr) * 2009-10-07 2011-04-14 주식회사 엘지화학 Procédé de fabrication d'une batterie lithium-ion polymère, pile de batterie et pile lithium-ion polymère comprenant celle-ci
WO2011074537A1 (fr) * 2009-12-14 2011-06-23 シャープ株式会社 Procédé de fabrication d'un dispositif à transistor à couche mince
WO2011096387A1 (fr) * 2010-02-02 2011-08-11 シャープ株式会社 Dispositif à semi-conducteurs et procédé de fabrication associé
WO2011149768A2 (fr) * 2010-05-25 2011-12-01 Ss Sc Ip, Llc Dispositifs semi-conducteurs auto-alignés à fuite grille-source réduite sous une polarisation inversée, ainsi que procédés de fabrication
JP2012142560A (ja) * 2010-12-15 2012-07-26 Canon Inc 固体撮像装置およびその製造方法ならびにカメラ
JP5944266B2 (ja) * 2012-08-10 2016-07-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
PL2882027T3 (pl) * 2013-05-23 2020-09-07 Lg Chem, Ltd. Zespół elektrodowy i jednostka rodnikowa dla niego
KR101776885B1 (ko) * 2014-09-25 2017-09-08 주식회사 엘지화학 둘 이상의 케이스 부재들을 포함하는 각형 전지셀
CN113327914A (zh) * 2021-05-27 2021-08-31 武汉新芯集成电路制造有限公司 半导体器件及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0134166A1 (fr) * 1983-07-05 1985-03-13 FAIRCHILD CAMERA & INSTRUMENT CORPORATION Fabrication de plaquette par implantation à travers les couches de protection
JPH01145831A (ja) * 1987-12-01 1989-06-07 Citizen Watch Co Ltd 半導体集積回路とその製造方法
US5095348A (en) * 1989-10-02 1992-03-10 Texas Instruments Incorporated Semiconductor on insulator transistor

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4466176A (en) * 1982-08-09 1984-08-21 General Electric Company Process for manufacturing insulated-gate semiconductor devices with integral shorts
US4819054A (en) * 1982-09-29 1989-04-04 Hitachi, Ltd. Semiconductor IC with dual groove isolation
US4538343A (en) * 1984-06-15 1985-09-03 Texas Instruments Incorporated Channel stop isolation technology utilizing two-step etching and selective oxidation with sidewall masking
JPS62136069A (ja) * 1985-12-10 1987-06-19 Hitachi Ltd 半導体装置およびその製造方法
US4753896A (en) * 1986-11-21 1988-06-28 Texas Instruments Incorporated Sidewall channel stop process
US4864380A (en) * 1987-05-12 1989-09-05 General Electric Company Edgeless CMOS device
US4786615A (en) * 1987-08-31 1988-11-22 Motorola Inc. Method for improved surface planarity in selective epitaxial silicon
US4965213A (en) * 1988-02-01 1990-10-23 Texas Instruments Incorporated Silicon-on-insulator transistor with body node to source node connection
US4946799A (en) * 1988-07-08 1990-08-07 Texas Instruments, Incorporated Process for making high performance silicon-on-insulator transistor with body node to source node connection
US4906587A (en) * 1988-07-29 1990-03-06 Texas Instruments Incorporated Making a silicon-on-insulator transistor with selectable body node to source node connection
JP2831745B2 (ja) * 1989-10-31 1998-12-02 富士通株式会社 半導体装置及びその製造方法
US4994406A (en) * 1989-11-03 1991-02-19 Motorola Inc. Method of fabricating semiconductor devices having deep and shallow isolation structures
KR970000533B1 (ko) * 1990-12-20 1997-01-13 후지쓰 가부시끼가이샤 Eprom 및 그 제조방법
US5218214A (en) * 1991-05-17 1993-06-08 United Technologies Corporation Field oxide termination and gate oxide
JPH05291242A (ja) 1992-04-14 1993-11-05 Hitachi Ltd 半導体集積回路装置の製造方法
JPH05343509A (ja) * 1992-06-05 1993-12-24 Hitachi Ltd 半導体集積回路装置の製造方法
US5451537A (en) * 1994-08-12 1995-09-19 Industrial Technology Research Institute Method of forming a DRAM stack capacitor with ladder storage node
US6200871B1 (en) * 1994-08-30 2001-03-13 Texas Instruments Incorporated High performance self-aligned silicide process for sub-half-micron semiconductor technologies
US5698902A (en) * 1994-12-19 1997-12-16 Matsushita Electric Industrial Co., Ltd. Semiconductor device having finely configured gate electrodes
US5710450A (en) * 1994-12-23 1998-01-20 Intel Corporation Transistor with ultra shallow tip and method of fabrication
JPH08316223A (ja) * 1995-05-16 1996-11-29 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3504025B2 (ja) * 1995-06-06 2004-03-08 三菱電機株式会社 半導体装置およびその製造方法
US5700733A (en) * 1995-06-27 1997-12-23 Micron Technology, Inc. Semiconductor processing methods of forming field oxide regions on a semiconductor substrate
KR0176196B1 (ko) * 1996-02-22 1999-04-15 김광호 반도체 장치의 로코스 소자분리 방법
JP4027447B2 (ja) * 1996-04-24 2007-12-26 株式会社ルネサステクノロジ 半導体装置の製造方法
US5714414A (en) * 1996-08-19 1998-02-03 Micron Technology, Inc. Semiconductor processing method of forming field isolation oxide relative to a semiconductor substrate
US5922622A (en) * 1996-09-03 1999-07-13 Vanguard International Semiconductor Corporation Pattern formation of silicon nitride
KR100204805B1 (ko) * 1996-12-28 1999-06-15 윤종용 디엠오에스 트랜지스터 제조방법
US5923981A (en) * 1996-12-31 1999-07-13 Intel Corporation Cascading transistor gate and method for fabricating the same
JPH10242294A (ja) * 1997-02-27 1998-09-11 Toshiba Microelectron Corp 半導体装置及びその製造方法
US5930647A (en) * 1997-02-27 1999-07-27 Micron Technology, Inc. Methods of forming field oxide and active area regions on a semiconductive substrate
US5894059A (en) * 1997-05-30 1999-04-13 Chartered Semiconductor Manufacturing Company Ltd. Dislocation free local oxidation of silicon with suppression of narrow space field oxide thinning effect
US5801082A (en) * 1997-08-18 1998-09-01 Vanguard International Semiconductor Corporation Method for making improved shallow trench isolation with dielectric studs for semiconductor integrated circuits
US5940701A (en) * 1997-12-03 1999-08-17 Vanguard International Semiconductor Corporation Method for forming a DRAM capacitor with four polysilicon pillars
US6071793A (en) * 1998-02-02 2000-06-06 Chartered Semiconductor Manufacturing Ltd. Locos mask for suppression of narrow space field oxide thinning and oxide punch through effect
US6005285A (en) * 1998-12-04 1999-12-21 Advanced Micro Devices, Inc. Argon doped epitaxial layers for inhibiting punchthrough within a semiconductor device
JP2002026311A (ja) * 2000-07-04 2002-01-25 Miyazaki Oki Electric Co Ltd Ｓｏｉ型ｍｏｓ素子およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0134166A1 (fr) * 1983-07-05 1985-03-13 FAIRCHILD CAMERA & INSTRUMENT CORPORATION Fabrication de plaquette par implantation à travers les couches de protection
JPH01145831A (ja) * 1987-12-01 1989-06-07 Citizen Watch Co Ltd 半導体集積回路とその製造方法
US5095348A (en) * 1989-10-02 1992-03-10 Texas Instruments Incorporated Semiconductor on insulator transistor

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
PATENT ABSTRACTS OF JAPAN vol. 013, no. 404 (E - 817) 7 September 1989 (1989-09-07) *

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Publication number Publication date
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DE19642539A1 (de) 1997-11-06
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