JP2002026311A - Ｓｏｉ型ｍｏｓ素子およびその製造方法 - Google Patents
Ｓｏｉ型ｍｏｓ素子およびその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 歩留まりがよく，性能，及び特性が優れ，製
造方法が容易で，安価なＳＯＩ型ＭＯＳ素子およびその
製造方法を提供すること。 【解決手段】 半導体基板１１０内に形成したトレンチ
孔１２０ａ，１２０ｂ，１２０ｃにそれぞれ埋め込んで
構成したゲート，ソース，およびドレインの各ポリシリ
コン電極１２８と，トレンチ孔１２０ａの内部全面に形
成されたゲート酸化膜１２２と，トレンチ孔１２０ｂお
よび１２０ｃ内部全面に形成されたＮ−拡散層１２４お
よびＮ＋拡散層１２６と，トランジスタの周囲を囲むよ
うに半導体基板１１０内に形成したトレンチ孔１１３内
の厚いＳｉＯ２膜１１４とを有するＳＯＩ型ＭＯＳトラ
ンジスタ構造を備えるようにする。
造方法が容易で，安価なＳＯＩ型ＭＯＳ素子およびその
製造方法を提供すること。 【解決手段】 半導体基板１１０内に形成したトレンチ
孔１２０ａ，１２０ｂ，１２０ｃにそれぞれ埋め込んで
構成したゲート，ソース，およびドレインの各ポリシリ
コン電極１２８と，トレンチ孔１２０ａの内部全面に形
成されたゲート酸化膜１２２と，トレンチ孔１２０ｂお
よび１２０ｃ内部全面に形成されたＮ−拡散層１２４お
よびＮ＋拡散層１２６と，トランジスタの周囲を囲むよ
うに半導体基板１１０内に形成したトレンチ孔１１３内
の厚いＳｉＯ２膜１１４とを有するＳＯＩ型ＭＯＳトラ
ンジスタ構造を備えるようにする。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳトランジスタ
構造を有する半導体集積化素子にかかり，特にＳＯＩ型
ＭＯＳ素子およびその製造方法に関する。
構造を有する半導体集積化素子にかかり，特にＳＯＩ型
ＭＯＳ素子およびその製造方法に関する。
【０００２】
【従来の技術】昨今，半導体素子の性能向上に伴い，あ
らゆる電子機器および電子システムが飛躍的に発達を遂
げてきている。特に，半導体素子における低消費電力
化，高速化，および微細化が進む中で，電子手帳，携帯
電話などに代表される携帯電子機器は，急速に発展して
いる。
らゆる電子機器および電子システムが飛躍的に発達を遂
げてきている。特に，半導体素子における低消費電力
化，高速化，および微細化が進む中で，電子手帳，携帯
電話などに代表される携帯電子機器は，急速に発展して
いる。
【０００３】また，パーソナルコンピューター分野にお
いても，携帯しての使用が可能な技術レベルに到達しつ
つある。さらには，それまで携帯化が不可能と思われて
いた他の電子機器においてもその可能性が生まれるであ
ろう。このような市場動向に鑑み，高性能の半導体素子
を市場に提供することは，今後不可欠な課題である。
いても，携帯しての使用が可能な技術レベルに到達しつ
つある。さらには，それまで携帯化が不可能と思われて
いた他の電子機器においてもその可能性が生まれるであ
ろう。このような市場動向に鑑み，高性能の半導体素子
を市場に提供することは，今後不可欠な課題である。
【０００４】現在，低消費電力化，高速化および微細化
を達成する有望技術として，ＳＯＩ（Ｓｉｌｉｃｏｎ
ｏｎ ｉｎｓｕｌａｔｏｒ）技術が提案されており，各
半導体メーカーにて非常に盛んに研究されている。
を達成する有望技術として，ＳＯＩ（Ｓｉｌｉｃｏｎ
ｏｎ ｉｎｓｕｌａｔｏｒ）技術が提案されており，各
半導体メーカーにて非常に盛んに研究されている。
【０００５】本技術は，半導体表面近傍のバルク内にシ
リコン酸化膜（ＳｉＯ）からなる絶縁層を形成し，残さ
れた半導体基板の薄い表層にのみ半導体素子を形成する
ことで，半導体素子の接合容量を減らし，それによる消
費電力，速度低下を防止できることで広く知られてい
る。
リコン酸化膜（ＳｉＯ）からなる絶縁層を形成し，残さ
れた半導体基板の薄い表層にのみ半導体素子を形成する
ことで，半導体素子の接合容量を減らし，それによる消
費電力，速度低下を防止できることで広く知られてい
る。
【０００６】図６は，従来のＳＯＩ技術を適用したＮチ
ャネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ）トランジスタ１の断面図，図７は，従
来のＳＯＩ技術を適用したＮチャネルＭＯＳトランジス
タ１の平面図である。
ャネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ）トランジスタ１の断面図，図７は，従
来のＳＯＩ技術を適用したＮチャネルＭＯＳトランジス
タ１の平面図である。
【０００７】図６および図７に示すように，Ｎチャネル
ＭＯＳトランジスタ１は，Ｐ型シリコン基板１０，Ｐｗ
ｅｌｌ層１２，シリコン基板１０の表面近傍のシリコン
バルク内に形成した酸化膜１４，フィールド酸化膜１
６，ゲート酸化膜２２，ソースおよびドレインＮ＋拡散
層２６，ゲート電極２８，各電極コンタクト孔３２，ア
ルミ電極３４，ＰＳＧ膜４０，パッシベーション膜（Ｐ
Ｖ）４２を有している。
ＭＯＳトランジスタ１は，Ｐ型シリコン基板１０，Ｐｗ
ｅｌｌ層１２，シリコン基板１０の表面近傍のシリコン
バルク内に形成した酸化膜１４，フィールド酸化膜１
６，ゲート酸化膜２２，ソースおよびドレインＮ＋拡散
層２６，ゲート電極２８，各電極コンタクト孔３２，ア
ルミ電極３４，ＰＳＧ膜４０，パッシベーション膜（Ｐ
Ｖ）４２を有している。
【０００８】従来のＳＯＩ技術を適用した半導体素子に
おいては，酸化膜１４をシリコン内部に形成し，トラン
ジスタ構造をシリコン基板１０の表面近傍のみに形成す
ることで，接合容量を減らし，高性能化を図っていた。
おいては，酸化膜１４をシリコン内部に形成し，トラン
ジスタ構造をシリコン基板１０の表面近傍のみに形成す
ることで，接合容量を減らし，高性能化を図っていた。
【０００９】近年，酸化膜１４を形成するために商用化
されているのは，ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ
ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法と，張り
合わせＳＯＩ法である。
されているのは，ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ
ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法と，張り
合わせＳＯＩ法である。
【００１０】前者においては，シリコン基板表面近傍の
バルク領域に，酸素イオンを高ドーズでイオン注入し，
その後，酸化膜の形成および，結晶性回復のための熱処
理を行わなくてはならない。
バルク領域に，酸素イオンを高ドーズでイオン注入し，
その後，酸化膜の形成および，結晶性回復のための熱処
理を行わなくてはならない。
【００１１】特にバルク内に完全な埋め込み酸化膜１４
を形成するためには，酸素イオン注入は，例えば２００
ＫｅＶ，２×１０１８／ｃｍ２の高エネルギー，超高ド
ーズで行われる。さらに，埋め込み酸化膜１４をシリコ
ン内に形成するため，例えば１３００度以上で，８時間
を越える高温で長時間の熱処理を行う必要がある。
を形成するためには，酸素イオン注入は，例えば２００
ＫｅＶ，２×１０１８／ｃｍ２の高エネルギー，超高ド
ーズで行われる。さらに，埋め込み酸化膜１４をシリコ
ン内に形成するため，例えば１３００度以上で，８時間
を越える高温で長時間の熱処理を行う必要がある。
【００１２】また，後者においては，２枚の基板の一
方，もしくは両方に熱酸化膜を形成し，それらを張り合
わせた後，一方を研磨，薄膜化してＳＯＩ構造を作る。
よって通常のシリコン基板に比べ，製造工程が複雑にな
る。
方，もしくは両方に熱酸化膜を形成し，それらを張り合
わせた後，一方を研磨，薄膜化してＳＯＩ構造を作る。
よって通常のシリコン基板に比べ，製造工程が複雑にな
る。
【００１３】
【発明が解決しようとする課題】以上のように，従来の
ＳＯＩ技術においては，次のような課題があった。第１
に，酸化膜１４の形成時に発生する結晶欠陥などが，そ
の後形成されるＭＯＳデバイスの信頼性や歩留まりなど
の品質，及び特性を大きく左右し，本来の素子性能を充
分には発揮できていない。よって，現状においては，結
晶品質の安定した確保が困難なことである。
ＳＯＩ技術においては，次のような課題があった。第１
に，酸化膜１４の形成時に発生する結晶欠陥などが，そ
の後形成されるＭＯＳデバイスの信頼性や歩留まりなど
の品質，及び特性を大きく左右し，本来の素子性能を充
分には発揮できていない。よって，現状においては，結
晶品質の安定した確保が困難なことである。
【００１４】第２に，製造時に，高ドーズの酸素イオン
注入装置，高温熱処理装置が必要なＳＩＭＯＸ法では，
量産に対応したそれらの装置の開発が不可欠なことであ
る。
注入装置，高温熱処理装置が必要なＳＩＭＯＸ法では，
量産に対応したそれらの装置の開発が不可欠なことであ
る。
【００１５】第３に，ＳＯＩ基板は，シリコンウエハメ
ーカーによって供給されることが一般的であるが，上述
したような特殊技術が必要なため，通常のシリコン基板
に比べて価格が高いことである。
ーカーによって供給されることが一般的であるが，上述
したような特殊技術が必要なため，通常のシリコン基板
に比べて価格が高いことである。
【００１６】第４に，従来のＳＯＩ型ＭＯＳ素子の構造
自体は，従来のＭＯＳトランジスタの一般的構造をＳＯ
Ｉ基板上に形成した単純構造であるため，素子の性能
が，十分向上したとは言い難く，さらなる構造アイデ
ア，および特性の向上が望まれることである。
自体は，従来のＭＯＳトランジスタの一般的構造をＳＯ
Ｉ基板上に形成した単純構造であるため，素子の性能
が，十分向上したとは言い難く，さらなる構造アイデ
ア，および特性の向上が望まれることである。
【００１７】本発明は，従来のＳＯＩ型ＭＯＳ素子およ
びその製造方法が有する上記問題点に鑑みてなされたも
のであり，本発明の目的は，歩留まりがよく，性能，及
び特性が優れ，製造方法が容易で，安価なＳＯＩ型ＭＯ
Ｓ素子およびその製造方法を提供することである。
びその製造方法が有する上記問題点に鑑みてなされたも
のであり，本発明の目的は，歩留まりがよく，性能，及
び特性が優れ，製造方法が容易で，安価なＳＯＩ型ＭＯ
Ｓ素子およびその製造方法を提供することである。
【００１８】
【課題を解決するための手段】上記課題を解決するた
め，本発明によれば，半導体基板内に形成した第１，第
２，および第３のトレンチ孔にそれぞれ埋め込んで構成
したゲート，ソース，およびドレインの各電極と，トラ
ンジスタの周囲を囲むように半導体基板内に形成した第
４のトレンチ孔内の厚いＳｉＯ２膜と，第１のトレンチ
孔に沿って半導体基板内部に形成されたチャネル領域と
を有するＭＯＳトランジスタ構造を備えたＳＯＩ型ＭＯ
Ｓ素子が提供される。
め，本発明によれば，半導体基板内に形成した第１，第
２，および第３のトレンチ孔にそれぞれ埋め込んで構成
したゲート，ソース，およびドレインの各電極と，トラ
ンジスタの周囲を囲むように半導体基板内に形成した第
４のトレンチ孔内の厚いＳｉＯ２膜と，第１のトレンチ
孔に沿って半導体基板内部に形成されたチャネル領域と
を有するＭＯＳトランジスタ構造を備えたＳＯＩ型ＭＯ
Ｓ素子が提供される。
【００１９】さらに，中間絶縁層，コンタクト孔，配線
電極，およびパッシベーション層を有するＳＯＩ型ＭＯ
Ｓ素子とすることができる。
電極，およびパッシベーション層を有するＳＯＩ型ＭＯ
Ｓ素子とすることができる。
【００２０】また，Ｐ型またはＮ型半導体基板を用意す
る工程と，半導体基板内のＭＯＳトランジスタを形成す
る領域の周囲に第４のトレンチ孔を形成する工程と，第
４のトレンチ孔内にＳｉＯ２を埋め込む工程と，ＳｉＯ
２に囲まれた領域に，第１，第２および第３のトレンチ
孔を形成する工程と，第１のトレンチ孔内部全面にゲー
ト酸化膜を形成する工程と，第２および第３のトレンチ
孔内部全面に，Ｎ型不純物層を形成する工程と，第１，
第２，および第３のトレンチ孔内に導電性のポリシリコ
ン膜を埋め込み，それぞれゲート，ソースおよびドレイ
ン電極とする工程によりＳＯＩ型ＭＯＳ素子を製造する
ことができる。
る工程と，半導体基板内のＭＯＳトランジスタを形成す
る領域の周囲に第４のトレンチ孔を形成する工程と，第
４のトレンチ孔内にＳｉＯ２を埋め込む工程と，ＳｉＯ
２に囲まれた領域に，第１，第２および第３のトレンチ
孔を形成する工程と，第１のトレンチ孔内部全面にゲー
ト酸化膜を形成する工程と，第２および第３のトレンチ
孔内部全面に，Ｎ型不純物層を形成する工程と，第１，
第２，および第３のトレンチ孔内に導電性のポリシリコ
ン膜を埋め込み，それぞれゲート，ソースおよびドレイ
ン電極とする工程によりＳＯＩ型ＭＯＳ素子を製造する
ことができる。
【００２１】さらに，中間絶縁層，コンタクト孔，配線
電極，およびパッシベーション層を形成する工程を加え
ることができる。
電極，およびパッシベーション層を形成する工程を加え
ることができる。
【００２２】かかる構成によれば，高ドーズ，高エネル
ギーの酸素イオン注入技術，高温長時間の熱処理が必要
なく，結晶性に優れ，低消費電力化，高速化，微細化な
どの性能，および信頼性の優れた，従来のＳＯＩ構造と
は全く異なる新ＳＯＩ構造を有するＳＯＩ型ＭＯＳ素子
の製造が可能である。
ギーの酸素イオン注入技術，高温長時間の熱処理が必要
なく，結晶性に優れ，低消費電力化，高速化，微細化な
どの性能，および信頼性の優れた，従来のＳＯＩ構造と
は全く異なる新ＳＯＩ構造を有するＳＯＩ型ＭＯＳ素子
の製造が可能である。
【００２３】
【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかるＳＯＩ型ＭＯＳ素子およびその製造方法
の好適な実施の形態について詳細に説明する。なお，本
明細書及び図面において，実質的に同一の機能構成を有
する構成要素については，同一の符号を付することによ
り重複説明を省略する。
本発明にかかるＳＯＩ型ＭＯＳ素子およびその製造方法
の好適な実施の形態について詳細に説明する。なお，本
明細書及び図面において，実質的に同一の機能構成を有
する構成要素については，同一の符号を付することによ
り重複説明を省略する。
【００２４】図１は，本実施の形態にかかるＳＯＩ構造
の完全トレンチ型ＮチャネルＭＯＳトランジスタ１００
の断面図，図２は本実施の形態にかかるＳＯＩ構造の完
全トレンチ型ＮチャネルＭＯＳトランジスタ１００の平
面図である。また，図３および図４は，ＳＯＩ構造の完
全トレンチ型ＮチャネルＭＯＳトランジスタ１００の製
造方法を示す図である。図５は，ＳＯＩ構造のトレンチ
型ＮチャネルＭＯＳトランジスタ１００の電流方向を示
す図である。
の完全トレンチ型ＮチャネルＭＯＳトランジスタ１００
の断面図，図２は本実施の形態にかかるＳＯＩ構造の完
全トレンチ型ＮチャネルＭＯＳトランジスタ１００の平
面図である。また，図３および図４は，ＳＯＩ構造の完
全トレンチ型ＮチャネルＭＯＳトランジスタ１００の製
造方法を示す図である。図５は，ＳＯＩ構造のトレンチ
型ＮチャネルＭＯＳトランジスタ１００の電流方向を示
す図である。
【００２５】図１および２に示すように，本実施の形態
にかかるＳＯＩ構造の完全トレンチ型ＮチャネルＭＯＳ
（Ｆｕｌｌ Ｔｒｅｎｃｈ ＭＯＳ：ＦＴ−ＭＯＳ）ト
ランジスタ１００は，P型またはＮ型半導体基板１１
０，Ｐｗｅｌｌ層１１２，ＳｉＯ２膜１１４，フィール
ド酸化膜１１６，埋め込みゲート，ソース，およびドレ
イン電極用トレンチ孔１２０ａ，１２０ｂ，および１２
０ｃ，ゲート酸化膜１２２，ソースおよびドレインのＮ
−拡散層１２４，ソースおよびドレインのＮ＋拡散層１
２６，ゲート，ソースおよびドレインのトレンチ孔に埋
め込んだポリシリコン電極１２８，ゲート，ソース，お
よびドレインのそれぞれのコンタクト孔１３２，アルミ
電極１３４，中間絶縁膜１４０，パッシベーション（Ｐ
Ｖ）膜１４２を有する。ここで，ゲート幅はｇｗ，ゲー
ト長はｇｌである。
にかかるＳＯＩ構造の完全トレンチ型ＮチャネルＭＯＳ
（Ｆｕｌｌ Ｔｒｅｎｃｈ ＭＯＳ：ＦＴ−ＭＯＳ）ト
ランジスタ１００は，P型またはＮ型半導体基板１１
０，Ｐｗｅｌｌ層１１２，ＳｉＯ２膜１１４，フィール
ド酸化膜１１６，埋め込みゲート，ソース，およびドレ
イン電極用トレンチ孔１２０ａ，１２０ｂ，および１２
０ｃ，ゲート酸化膜１２２，ソースおよびドレインのＮ
−拡散層１２４，ソースおよびドレインのＮ＋拡散層１
２６，ゲート，ソースおよびドレインのトレンチ孔に埋
め込んだポリシリコン電極１２８，ゲート，ソース，お
よびドレインのそれぞれのコンタクト孔１３２，アルミ
電極１３４，中間絶縁膜１４０，パッシベーション（Ｐ
Ｖ）膜１４２を有する。ここで，ゲート幅はｇｗ，ゲー
ト長はｇｌである。
【００２６】半導体基板１１０は，例えばＮ型のシリコ
ン基板を用いることができる。フィールド酸化膜１１６
は，例えば，ＳｉＯ２であるが，シリコンエッチングの
マスク材であるためＳｉ３Ｎ４等を用いることもでき
る。
ン基板を用いることができる。フィールド酸化膜１１６
は，例えば，ＳｉＯ２であるが，シリコンエッチングの
マスク材であるためＳｉ３Ｎ４等を用いることもでき
る。
【００２７】ポリシリコン電極１２８には，不純物ドー
プしてあるポリシリコンを用いることができる。中間絶
縁膜１４０は，配線との絶縁用であり，ＰＳＧ膜が用い
られる。
プしてあるポリシリコンを用いることができる。中間絶
縁膜１４０は，配線との絶縁用であり，ＰＳＧ膜が用い
られる。
【００２８】次に，図３および４により，製造方法を説
明する。図３（ａ）に示すように，まず，２０から５０
ｏｈｍ・ｃｍ程度の例えばＮ型半導体基板１１０を用意
する。次に，NチャネルＭＯＳ素子形成のためのＰｗｅ
ｌｌ層１１２を，例えば１×１０１３〜１×１０１４／
ｃｍ２の濃度，５〜１０μｍの深さで，イオン注入，お
よび熱拡散法で形成する。このＰｗｅｌｌ層１１２形成
においては，所望の深さで不純物濃度が均一になるよう
に，高エネルギーでのイオン注入（例えば１〜３ＭｅＶ
程度）が望ましい。
明する。図３（ａ）に示すように，まず，２０から５０
ｏｈｍ・ｃｍ程度の例えばＮ型半導体基板１１０を用意
する。次に，NチャネルＭＯＳ素子形成のためのＰｗｅ
ｌｌ層１１２を，例えば１×１０１３〜１×１０１４／
ｃｍ２の濃度，５〜１０μｍの深さで，イオン注入，お
よび熱拡散法で形成する。このＰｗｅｌｌ層１１２形成
においては，所望の深さで不純物濃度が均一になるよう
に，高エネルギーでのイオン注入（例えば１〜３ＭｅＶ
程度）が望ましい。
【００２９】さらに基板表面から所望の深さ（例えば７
μｍ程度）のトレンチ孔１１３を形成する。トレンチ孔
１１３の形成方法は，基板表面に予めＳｉＯ２等のエッ
チング用マスク材を用意し，それをマスクにしてシリコ
ンエッチングを行う。シリコンエッチングは，既存のプ
ラズマドライエッチング法で容易に達成できる。
μｍ程度）のトレンチ孔１１３を形成する。トレンチ孔
１１３の形成方法は，基板表面に予めＳｉＯ２等のエッ
チング用マスク材を用意し，それをマスクにしてシリコ
ンエッチングを行う。シリコンエッチングは，既存のプ
ラズマドライエッチング法で容易に達成できる。
【００３０】トレンチ孔１１３を形成した後，そのトレ
ンチ孔１１３をＳｉＯ２膜で埋める。このため，半導体
表面およびトレンチ孔１１３内全体にＳｉＯ２膜を熱酸
化により形成する。
ンチ孔１１３をＳｉＯ２膜で埋める。このため，半導体
表面およびトレンチ孔１１３内全体にＳｉＯ２膜を熱酸
化により形成する。
【００３１】このときの膜厚は，トレンチ孔１１３の幅
に依存するが，例えば，２μｍ程度のトレンチ孔幅に対
し，１μｍ程度のＳｉＯ２膜を形成する。ここでは，極
力低誘電率の絶縁膜で，トレンチ孔１１３を埋めること
が特性上重要である。
に依存するが，例えば，２μｍ程度のトレンチ孔幅に対
し，１μｍ程度のＳｉＯ２膜を形成する。ここでは，極
力低誘電率の絶縁膜で，トレンチ孔１１３を埋めること
が特性上重要である。
【００３２】また，トレンチ孔１１３内での寄生リーク
を懸念する場合は，予めトレンチ孔１１３内に寄生ＭＯ
Ｓの反転を防止するボロン等のドーピングを行っておく
と有効である。そのときのボロンの濃度は，たとえば１
×１０１８／ｃｍ３程度である。
を懸念する場合は，予めトレンチ孔１１３内に寄生ＭＯ
Ｓの反転を防止するボロン等のドーピングを行っておく
と有効である。そのときのボロンの濃度は，たとえば１
×１０１８／ｃｍ３程度である。
【００３３】その後，トレンチ孔１１３内のＳｉＯ２膜
１１４を残したまま，シリコン表面のＳｉＯ２膜を完全
に除去する。方法としては，プラズマドライエッチング
法によるエッチバック法が利用できる。ただし，このエ
ッチバック工程は本質的に必要なものではなく，省略し
てもよい。本実施の形態においては，基板表面の平坦化
を重視して，この除去工程を採用してある。
１１４を残したまま，シリコン表面のＳｉＯ２膜を完全
に除去する。方法としては，プラズマドライエッチング
法によるエッチバック法が利用できる。ただし，このエ
ッチバック工程は本質的に必要なものではなく，省略し
てもよい。本実施の形態においては，基板表面の平坦化
を重視して，この除去工程を採用してある。
【００３４】次に図３（ｂ）に示す工程に進む。まず，
シリコン表面全体にＳｉＯ２膜を例えば２０〜５０ｎｍ
の厚さに，熱酸化により形成する。さらにその上にＣＶ
Ｄ法により例えば０．５〜１．０μｍの厚さで，ＳｉＯ
２のフィールド酸化膜１１６を成長させる。
シリコン表面全体にＳｉＯ２膜を例えば２０〜５０ｎｍ
の厚さに，熱酸化により形成する。さらにその上にＣＶ
Ｄ法により例えば０．５〜１．０μｍの厚さで，ＳｉＯ
２のフィールド酸化膜１１６を成長させる。
【００３５】フォトリソグラフィ，およびシリコンドラ
イエッチング法を用い，フィールド酸化膜１１６をマス
クにして，ＦＴ―ＭＯＳトランジスタの，ゲート，ソー
ス，およびドレイン電極形成のためのトレンチ孔１２０
ａ，１２０ｂ，および１２０ｃを形成する。トレンチ孔
１２０，１２０ｂ，および１２０ｃは，例えばほぼ１μ
ｍ径で，３〜６μｍ程度の深さに形成される。
イエッチング法を用い，フィールド酸化膜１１６をマス
クにして，ＦＴ―ＭＯＳトランジスタの，ゲート，ソー
ス，およびドレイン電極形成のためのトレンチ孔１２０
ａ，１２０ｂ，および１２０ｃを形成する。トレンチ孔
１２０，１２０ｂ，および１２０ｃは，例えばほぼ１μ
ｍ径で，３〜６μｍ程度の深さに形成される。
【００３６】次に図３（ｃ）の工程に進む。ゲートトレ
ンチ孔１２０ａに，酸化膜１２２を形成する。まず，基
板全面に熱酸化法により５ｎｍ〜２０ｎｍの酸化膜を形
成した後，フォトリソグラフィ，エッチング法により，
ゲートトレンチ孔１２０ａ以外の酸化膜を除去し，ゲー
ト酸化膜１２２が形成される。エッチング法は，フッ酸
による，ウエット方式を用いることができる。
ンチ孔１２０ａに，酸化膜１２２を形成する。まず，基
板全面に熱酸化法により５ｎｍ〜２０ｎｍの酸化膜を形
成した後，フォトリソグラフィ，エッチング法により，
ゲートトレンチ孔１２０ａ以外の酸化膜を除去し，ゲー
ト酸化膜１２２が形成される。エッチング法は，フッ酸
による，ウエット方式を用いることができる。
【００３７】また，ゲートトレンチ孔１２０ａ低部で，
寄生チャネル発生が懸念されるような場合には，予めト
レンチ孔１２０ａ低部にボロンイオン注入を行うと効果
がある。注入量は，例えば，１×１０１３／ｃｍ２程度
である。
寄生チャネル発生が懸念されるような場合には，予めト
レンチ孔１２０ａ低部にボロンイオン注入を行うと効果
がある。注入量は，例えば，１×１０１３／ｃｍ２程度
である。
【００３８】その後，ソースおよびドレイントレンチ孔
１２０ｂおよび１２０ｃに，Ｎ−拡散層１２４を，イオ
ン注入法で形成する。濃度は，例えば１×１０１２〜１
×１０１４／ｃｍ２である。当然のことながら，ソース
およびドレイントレンチ孔１２０ｂおよび１２０ｃ以外
の領域は，フォトレジスト等でマスクした状態で行う。
１２０ｂおよび１２０ｃに，Ｎ−拡散層１２４を，イオ
ン注入法で形成する。濃度は，例えば１×１０１２〜１
×１０１４／ｃｍ２である。当然のことながら，ソース
およびドレイントレンチ孔１２０ｂおよび１２０ｃ以外
の領域は，フォトレジスト等でマスクした状態で行う。
【００３９】このとき，トレンチ孔１２０ｂおよび１２
０ｃの周囲に均一にイオン注入するため，周知の技術で
ある，斜め注入法を使用する。基板を回転させながら注
入する回転注入法であれば，さらに均一に注入が可能で
ある。
０ｃの周囲に均一にイオン注入するため，周知の技術で
ある，斜め注入法を使用する。基板を回転させながら注
入する回転注入法であれば，さらに均一に注入が可能で
ある。
【００４０】Ｎ−拡散層１２４の深さは，例えば０．５
〜１．０μｍ程度の範囲に，熱拡散で調整することが好
ましい。また，熱拡散で所望の深さに拡散させたとき，
図３（ｃ）に示すようにゲートトレンチ孔１２０ａの側
壁と接することが特性上好ましい。
〜１．０μｍ程度の範囲に，熱拡散で調整することが好
ましい。また，熱拡散で所望の深さに拡散させたとき，
図３（ｃ）に示すようにゲートトレンチ孔１２０ａの側
壁と接することが特性上好ましい。
【００４１】Ｎ−拡散層１２４は，ＭＯＳトランジスタ
のドレインからの電界を緩和し，ショートチャネル化を
防止する役目をするとともに，ゲート，ソース，ドレイ
ンそれぞれのトレンチ孔の間隔をある程度保つために必
要である。
のドレインからの電界を緩和し，ショートチャネル化を
防止する役目をするとともに，ゲート，ソース，ドレイ
ンそれぞれのトレンチ孔の間隔をある程度保つために必
要である。
【００４２】次に図４（ａ）の工程に進む。ソース，お
よびドレイントレンチ孔１２０ｂおよび１２０ｃにさら
にＮ＋拡散層１２６を形成する。Ｎ＋拡散層は，ソー
ス，およびドレインの電極であり，Ｎ−拡散層１２４と
同様に，イオン注入法と熱拡散とにより形成される。
よびドレイントレンチ孔１２０ｂおよび１２０ｃにさら
にＮ＋拡散層１２６を形成する。Ｎ＋拡散層は，ソー
ス，およびドレインの電極であり，Ｎ−拡散層１２４と
同様に，イオン注入法と熱拡散とにより形成される。
【００４３】濃度は，例えば１×１０１５〜１×１０
１６／ｃｍ２程度であり，深さは０．１〜０．３μｍ程
度とする。さらに，回転イオン注入技術によれば，均一
性が向上する。
１６／ｃｍ２程度であり，深さは０．１〜０．３μｍ程
度とする。さらに，回転イオン注入技術によれば，均一
性が向上する。
【００４４】次に，ゲート，ソース，ドレインのトレン
チ孔１２０ａ，１２０ｂ，１２０ｃに，ポリシリコン電
極１２８を埋め込む，これは，周知のように，導電性を
あげるために不純物ドープされたポリシリコン膜をトレ
ンチ孔に埋め込み，さらにプラズマドライエッチングに
よりエッチバックし，トレンチ孔以外の領域のポリシリ
コン膜を除去して形成される。
チ孔１２０ａ，１２０ｂ，１２０ｃに，ポリシリコン電
極１２８を埋め込む，これは，周知のように，導電性を
あげるために不純物ドープされたポリシリコン膜をトレ
ンチ孔に埋め込み，さらにプラズマドライエッチングに
よりエッチバックし，トレンチ孔以外の領域のポリシリ
コン膜を除去して形成される。
【００４５】ポリシリコン膜厚は，例えば０．３〜０．
５μｍ程度で，ＣＶＤ法により形成する。不純物のドー
ピングは，ＣＶＤ法，イオン注入法，熱拡散法の何れで
もよい。本実施の形態においてＣＭＯＳ ＬＳＩを形成
する場合は，イオン注入法で達成可能である。
５μｍ程度で，ＣＶＤ法により形成する。不純物のドー
ピングは，ＣＶＤ法，イオン注入法，熱拡散法の何れで
もよい。本実施の形態においてＣＭＯＳ ＬＳＩを形成
する場合は，イオン注入法で達成可能である。
【００４６】ドーピング剤としては，ＮＭＯＳの場合は
リンを，ＰＭＯＳの場合はボロンを利用できる。ドープ
量は例えば１×１０２０／ｃｍ３程度の濃度である。ま
た，深さ方向に均一にドープ剤をドープするために，次
の方法が有効である。
リンを，ＰＭＯＳの場合はボロンを利用できる。ドープ
量は例えば１×１０２０／ｃｍ３程度の濃度である。ま
た，深さ方向に均一にドープ剤をドープするために，次
の方法が有効である。
【００４７】まず，トレンチ孔が，完全に埋まらない例
えば０．１μｍ程度の薄いポリシリコン膜をトレンチ孔
内に形成する。次にイオン注入法にて斜め注入を行い，
ポリシリコンに均一に不純物注入する。
えば０．１μｍ程度の薄いポリシリコン膜をトレンチ孔
内に形成する。次にイオン注入法にて斜め注入を行い，
ポリシリコンに均一に不純物注入する。
【００４８】その後，残りの厚さのポリシリコン膜をＣ
ＶＤ法で形成し，トレンチ孔を完全にポリシリコンで埋
める。さらに，９００〜１０００℃の熱拡散をさせるこ
とで，ポリシリコン電極１２８が完成する。
ＶＤ法で形成し，トレンチ孔を完全にポリシリコンで埋
める。さらに，９００〜１０００℃の熱拡散をさせるこ
とで，ポリシリコン電極１２８が完成する。
【００４９】また，ＣＭＯＳを形成する場合は，上記イ
オン注入時にフォトレジスト膜をマスクにしてＮチャネ
ルＭＯＳ領域と，ＰチャネルＭＯＳ領域にそれぞれ異な
る不純物を選択的に注入することで達成できる。
オン注入時にフォトレジスト膜をマスクにしてＮチャネ
ルＭＯＳ領域と，ＰチャネルＭＯＳ領域にそれぞれ異な
る不純物を選択的に注入することで達成できる。
【００５０】次に，図４（ｂ）の工程に進む。表面全体
に例えば厚さ０．５〜１．０μｍ，リン濃度１２〜２０
ｗｔ％程度のＰＳＧ膜１４０を形成する。熱流動性を高
めるために，さらにボロンなどを例えば５〜１０ｗｔ％
程度の濃度で添加してもよい。
に例えば厚さ０．５〜１．０μｍ，リン濃度１２〜２０
ｗｔ％程度のＰＳＧ膜１４０を形成する。熱流動性を高
めるために，さらにボロンなどを例えば５〜１０ｗｔ％
程度の濃度で添加してもよい。
【００５１】次に，アルミ電極１３４とのコンタクト孔
１３２を，フォトリソグラフィーおよびエッチングによ
り形成する。その後，アルミをスパッタ法で，例えば１
μｍ厚に形成する。さらにアルミを，パターニングし，
アルミ電極１３４を形成する。
１３２を，フォトリソグラフィーおよびエッチングによ
り形成する。その後，アルミをスパッタ法で，例えば１
μｍ厚に形成する。さらにアルミを，パターニングし，
アルミ電極１３４を形成する。
【００５２】最後に，素子を保護するためのＰＶ膜１４
２を，例えば１μｍ程度の厚さで表面全体に形成する。
ＰＶ膜１４２としてはプラズマＣＶＤ法によるシリコン
窒化膜等を用いる。
２を，例えば１μｍ程度の厚さで表面全体に形成する。
ＰＶ膜１４２としてはプラズマＣＶＤ法によるシリコン
窒化膜等を用いる。
【００５３】本実施の形態においては，各ポリシリコン
電極１２８が，半導体基板に完全に埋め込まれたＦＴ―
ＭＯＳ構造であるので，電流経路は，基板のバルク内
で，表面から内部において電流のやり取りが行われる。
電極１２８が，半導体基板に完全に埋め込まれたＦＴ―
ＭＯＳ構造であるので，電流経路は，基板のバルク内
で，表面から内部において電流のやり取りが行われる。
【００５４】したがって，ゲート幅ｇｗは，ゲートトレ
ンチ孔１２０ａの深さ（例えば約５μｍ）に相当する。
ゲート長ｇｌは，ゲートトレンチ孔１２０ａの幅（例え
ば１μｍ程度）に相当する。
ンチ孔１２０ａの深さ（例えば約５μｍ）に相当する。
ゲート長ｇｌは，ゲートトレンチ孔１２０ａの幅（例え
ば１μｍ程度）に相当する。
【００５５】しかし，図５に２本の矢印１５０で示した
ように，電流は，ゲートトレンチ孔１２０ａの両側に流
れることから，実効的なゲート幅は，２ｇｌに相当す
る。以上より，本実施の形態にかかるＳＯＩ型ＭＯＳ素
子においては，その電流が，ゲートトレンチ孔１２０ａ
の側壁に沿って流れる特徴を有する。よってトレンチ孔
１１３内のＳｉＯ２酸化膜１１４とＦＴ―ＭＯＳからな
る構造が，いわゆるＳＯＩ構造であるといえる。
ように，電流は，ゲートトレンチ孔１２０ａの両側に流
れることから，実効的なゲート幅は，２ｇｌに相当す
る。以上より，本実施の形態にかかるＳＯＩ型ＭＯＳ素
子においては，その電流が，ゲートトレンチ孔１２０ａ
の側壁に沿って流れる特徴を有する。よってトレンチ孔
１１３内のＳｉＯ２酸化膜１１４とＦＴ―ＭＯＳからな
る構造が，いわゆるＳＯＩ構造であるといえる。
【００５６】したがって，本実施の形態にかかるＭＯＳ
トランジスタにおいては，ソースおよびドレイン領域の
寄生拡散容量を，従来同様低減することが可能である。
トランジスタにおいては，ソースおよびドレイン領域の
寄生拡散容量を，従来同様低減することが可能である。
【００５７】以上のように，本実施の形態にかかるＳＯ
Ｉ型ＭＯＳ素子においては，トレンチ孔１１３内に厚い
ＳｉＯ２酸化膜１１４を形成し，ＳＯＩ構造の絶縁膜と
している。これにより，従来のように，完全にシリコン
基板中に絶縁膜を埋没させる必要がない。
Ｉ型ＭＯＳ素子においては，トレンチ孔１１３内に厚い
ＳｉＯ２酸化膜１１４を形成し，ＳＯＩ構造の絶縁膜と
している。これにより，従来のように，完全にシリコン
基板中に絶縁膜を埋没させる必要がない。
【００５８】また，本実施の形態におけるトレンチ孔
は，従来の確立された製造技術が適用できる。よって，
最大の欠点であったシリコン結晶の欠陥発生，および価
格の問題が解決される。
は，従来の確立された製造技術が適用できる。よって，
最大の欠点であったシリコン結晶の欠陥発生，および価
格の問題が解決される。
【００５９】他の特徴としては，ＭＯＳトランジスタの
周囲をＳｉＯ２で囲んだため，チャネル領域もＳｉＯ２
膜に近接して配置できる。よって従来と同様，チャネル
領域を完全に空乏層化できる。
周囲をＳｉＯ２で囲んだため，チャネル領域もＳｉＯ２
膜に近接して配置できる。よって従来と同様，チャネル
領域を完全に空乏層化できる。
【００６０】周知のように，サブスレッショルド特性Ｓ
は次式で表される。 Ｓ＝ｌｎ１０・ｋＴ／ｑ・（１＋Ｃｄ／Ｃｏｘ） ここで，ｋはボルツマン定数，Ｔは周囲温度，Ｃｄはチ
ャネル部の空乏容量，Ｃｏｘは，ゲート酸化膜容量，ｑ
は，電子の電荷量である。
は次式で表される。 Ｓ＝ｌｎ１０・ｋＴ／ｑ・（１＋Ｃｄ／Ｃｏｘ） ここで，ｋはボルツマン定数，Ｔは周囲温度，Ｃｄはチ
ャネル部の空乏容量，Ｃｏｘは，ゲート酸化膜容量，ｑ
は，電子の電荷量である。
【００６１】上式より明らかなように，空乏層容量Ｃｄ
が小さいほどＳは小さくなる。Ｓ値は小さいほど，トラ
ンジスタの応答性が優れることになるので，さらなる高
速化が達成できる。
が小さいほどＳは小さくなる。Ｓ値は小さいほど，トラ
ンジスタの応答性が優れることになるので，さらなる高
速化が達成できる。
【００６２】以上，添付図面を参照しながら本発明にか
かるＳＯＩ型ＭＯＳ素子およびその製造方法の好適な実
施形態について説明したが，本発明はかかる例に限定さ
れない。当業者であれば，特許請求の範囲に記載された
技術的思想の範疇内において各種の変更例または修正例
に想到し得ることは明らかであり，それらについても当
然に本発明の技術的範囲に属するものと了解される。
かるＳＯＩ型ＭＯＳ素子およびその製造方法の好適な実
施形態について説明したが，本発明はかかる例に限定さ
れない。当業者であれば，特許請求の範囲に記載された
技術的思想の範疇内において各種の変更例または修正例
に想到し得ることは明らかであり，それらについても当
然に本発明の技術的範囲に属するものと了解される。
【００６３】例えば，本実施の形態においては，Ｎチャ
ネル型ＭＯＳで説明したが，Ｐチャネル型ＭＯＳ，ＣＭ
ＯＳ型でも適用可能である。またＳｉＯ２膜は，熱酸化
膜以外にも，例えばＣＶＤ膜でもよい。また，それらの
積層膜，あるいは，他のＣＶＤ膜との積層膜でもよい。
ネル型ＭＯＳで説明したが，Ｐチャネル型ＭＯＳ，ＣＭ
ＯＳ型でも適用可能である。またＳｉＯ２膜は，熱酸化
膜以外にも，例えばＣＶＤ膜でもよい。また，それらの
積層膜，あるいは，他のＣＶＤ膜との積層膜でもよい。
【００６４】
【発明の効果】以上説明したように，本発明によれば，
ＭＯＳトランジスタのゲート，ソース，ドレインの各電
極を，半導体基板内のトレンチに形成し，さらに，その
トランジスタ周囲を厚いＳｉＯ２膜で囲んだ構造とした
ことで，特性の安定したトランジスタができる。
ＭＯＳトランジスタのゲート，ソース，ドレインの各電
極を，半導体基板内のトレンチに形成し，さらに，その
トランジスタ周囲を厚いＳｉＯ２膜で囲んだ構造とした
ことで，特性の安定したトランジスタができる。
【００６５】また，製造には，従来の確立された製造技
術が使用できるため，結晶欠陥のない高品質のＳＯＩ構
造が，歩留まりよく，低価格で製造可能である。
術が使用できるため，結晶欠陥のない高品質のＳＯＩ構
造が，歩留まりよく，低価格で製造可能である。
【００６６】また，ＳＯＩ構造を採用したことで，拡散
層，チャネル部の寄生容量を低減でき，高速性能が達成
できる。さらにＦＴ―ＭＯＳ構造であることで，チャネ
ルを基板内方向に形成できるため，占有平面積が減少
し，微細化が可能である。よってより高集積化した素子
が容易に形成可能である。
層，チャネル部の寄生容量を低減でき，高速性能が達成
できる。さらにＦＴ―ＭＯＳ構造であることで，チャネ
ルを基板内方向に形成できるため，占有平面積が減少
し，微細化が可能である。よってより高集積化した素子
が容易に形成可能である。
【図１】本実施の形態にかかるＳＯＩ構造のトレンチ型
ＮチャネルＭＯＳトランジスタ１００の断面図である。
ＮチャネルＭＯＳトランジスタ１００の断面図である。
【図２】本実施の形態にかかるＳＯＩ構造のトレンチ型
ＮチャネルＭＯＳトランジスタ１００の平面図である。
ＮチャネルＭＯＳトランジスタ１００の平面図である。
【図３】本実施の形態にかかるＳＯＩ構造のトレンチ型
ＮチャネルＭＯＳトランジスタ１００の製造方法を示す
図である。
ＮチャネルＭＯＳトランジスタ１００の製造方法を示す
図である。
【図４】本実施の形態にかかるＳＯＩ構造のトレンチ型
ＮチャネルＭＯＳトランジスタ１００の製造方法を示す
図である。
ＮチャネルＭＯＳトランジスタ１００の製造方法を示す
図である。
【図５】本実施の形態にかかるＳＯＩ構造のトレンチ型
ＮチャネルＭＯＳトランジスタ１００の電流方向を示す
図である。
ＮチャネルＭＯＳトランジスタ１００の電流方向を示す
図である。
【図６】従来のＳＯＩ構造ＭＯＳトランジスタ１の断面
図である。
図である。
【図７】従来のＳＯＩ構造ＭＯＳトランジスタ１の平面
図である。
図である。
１００ ＳＯＩ構造のトレンチ型ＮチャネルＭＯＳトラ
ンジスタ １１０ 半導体基板 １１２ Ｐｗｅｌｌ層 １１４ 酸化膜 １１６ フィールド酸化膜 １２０ トレンチ孔 １２２ ゲート酸化膜 １２４ Ｎ−拡散層 １２６ Ｎ＋拡散層 １２８ ポリシリコン電極 １３２ コンタクト孔 １３４ アルミ電極 １４０ 中間絶縁膜 １４２ パッシベーション膜
ンジスタ １１０ 半導体基板 １１２ Ｐｗｅｌｌ層 １１４ 酸化膜 １１６ フィールド酸化膜 １２０ トレンチ孔 １２２ ゲート酸化膜 １２４ Ｎ−拡散層 １２６ Ｎ＋拡散層 １２８ ポリシリコン電極 １３２ コンタクト孔 １３４ アルミ電極 １４０ 中間絶縁膜 １４２ パッシベーション膜
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Claims (4)
- 【請求項１】 半導体基板内に形成した第１，第２，お
よび第３のトレンチ孔にそれぞれ埋め込んで構成したゲ
ート，ソース，およびドレインの各電極と，前記トラン
ジスタの周囲を囲むように前記半導体基板内に形成した
第４のトレンチ孔内の厚いＳｉＯ２膜と，前記第１のト
レンチ孔に沿って前記半導体基板内部に形成されたチャ
ネル領域と，を有するＭＯＳトランジスタ構造を備えた
ことを特徴とするＳＯＩ型ＭＯＳ素子。 - 【請求項２】 さらに，中間絶縁層，コンタクト孔，配
線電極，およびパッシベーション層を有することを特徴
とする請求項１に記載のＳＯＩ型ＭＯＳ素子。 - 【請求項３】 Ｐ型またはＮ型半導体基板を用意する工
程と，前記半導体基板内のＭＯＳトランジスタを形成す
る領域の周囲に第４のトレンチ孔を形成する工程と，前
記第４のトレンチ孔内にＳｉＯ２を埋め込む工程と，前
記ＳｉＯ２に囲まれた領域に，第１，第２および第３の
トレンチ孔を形成する工程と，前記第１のトレンチ孔内
部全面にゲート酸化膜を形成する工程と，前記第２およ
び第３のトレンチ孔内部全面に，Ｎ型不純物層を形成す
る工程と，前記第１，第２，および第３のトレンチ孔内
に導電性のポリシリコン膜を埋め込み，それぞれゲー
ト，ソースおよびドレイン電極とする工程とを有するこ
とを特徴とするＳＯＩ型ＭＯＳ素子の製造方法。 - 【請求項４】 さらに，中間絶縁層，コンタクト孔，配
線電極，およびパッシベーション層を形成する工程を有
することを特徴とする請求項３に記載のＳＯＩ型ＭＯＳ
素子の製造方法。
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