JP6203915B2 - 半導体装置 - Google Patents
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Description
半導体装置のフロアプラン例を図2に示す。高い素子性能が要求されるロジック回路および、高速/大容量メモリ回路をSOI型MISFET(Metal Insulaton Semiconductor Field Effect Transistor)100で作製する。他方、高耐圧系の素子が必要となる電源遮断用スイッチや周辺回路にバルク型MIFSET200を作製する。これにより、図2に示す、高性能なシステムLSI(Large Scale Integration)の作製が可能になる。
本実施の形態に係る半導体装置は、実施の形態1に係る半導体装置において、ゲート電極に対するソース・ドレイン領域の形成位置を限定したものである。したがって、ゲート電極とソース・ドレイン領域との位置関係以外の構成は、実施の形態1と同じである。よって、以下では、当該同じ構成の説明は省略し、異なる構成部分(つまり、ゲート電極とソース・ドレイン領域との位置関係)のみについて説明する。
Claims (12)
- 第1導電型の半導体支持基板の第1領域に設けられた第1電界効果型トランジスタを有する半導体装置であって、
前記半導体支持基板に形成された素子分離膜と、
前記半導体支持基板上に形成された絶縁膜と、
前記絶縁膜上に形成された半導体層と、
前記第1領域の前記半導体層上に形成された第1ゲート電極と、
前記第1領域の前記半導体層内に形成され、且つ、前記第1導電型とは反対の導電型である第2導電型の第1ソース領域及び第1ドレイン領域と、
前記第1領域の前記半導体支持基板に形成された前記第2導電型の第1不純物領域と、
前記第1不純物領域内に形成された前記第1導電型の第2不純物領域と、
を有し、
前記第2不純物領域は前記第1不純物領域によって前記半導体支持基板と電気的に分離されており、
前記第2不純物領域内には、前記絶縁膜と接し、且つ、前記第1ゲート電極直下に形成された前記第1導電型の第3不純物領域が形成されており、
前記第1領域には前記半導体層及び前記絶縁膜が除去された第1給電部が設けられており、
前記第3不純物領域は前記第1領域に形成された前記素子分離膜の底よりも浅い位置に形成されており、
前記第2不純物領域は前記第1領域に形成された前記素子分離膜の底を囲むように形成され、且つ、前記第1給電部においてバックバイアスが印加される領域である半導体装置。 - 請求項1に記載の半導体装置において、
前記第3不純物領域は前記第1電界効果型トランジスタのしきい値電圧調整のために設けられている半導体装置。 - 請求項1または2に記載の半導体装置において、
前記第1電界効果型トランジスタは完全空乏型である半導体装置。 - 請求項1から3の何れか1項に記載の半導体装置において、
前記絶縁膜の厚さは10nm以下である半導体装置。 - 請求項1から4の何れか1項に記載の半導体装置において、
前記第1ソース領域の直下及び第1ドレイン領域の直下であって、且つ、前記第2不純物領域と前記絶縁膜の間には、前記第2導電型の第7不純物領域が形成されている半導体装置。 - 請求項1から5の何れか1項に記載の半導体装置において、
前記第1導電型はP型であり、
前記第2導電型はN型である半導体装置。 - 請求項1から6の何れか1項に記載の半導体装置は更に、前記半導体支持基板の第2領域に設けられた第2電界効果型トランジスタを有し、
前記第2領域の前記半導体層上に形成された第2ゲート電極と、
前記第2領域の前記半導体層内に形成された前記第2導電型の第2ソース領域及び第2ドレイン領域と、
前記第2領域の前記半導体支持基板に形成された前記第2導電型の第4不純物領域と、
前記第4不純物領域内に形成された前記第1導電型の第5不純物領域と、
を有し、
前記第5不純物領域は前記第4不純物領域によって前記半導体支持基板と電気的に分離されており、
前記第5不純物領域内には、前記絶縁膜と接し、且つ、前記第2ゲート電極直下に形成された前記第1導電型の第6不純物領域が形成されており、
前記第6不純物領域の不純物濃度は前記第3不純物領域の不純物濃度とは異なる濃度である半導体装置。 - 請求項7に記載の半導体装置において、
前記第6不純物領域の不純物濃度は前記第3不純物領域の不純物濃度よりも低く、
前記第1電界効果型トランジスタの動作時に前記第2不純物領域には順バイアスが印加され、
前記第2電界効果型トランジスタの動作時に前記第5不純物領域には逆バイアスが印加される半導体装置。 - 請求項7または8に記載の半導体装置において、
前記第1電界効果型トランジスタはロジック回路を構成しており、
前記第2電界効果型トランジスタはメモリ回路を構成している半導体装置。 - 請求項7から9の何れか1項に記載の半導体装置において、
前記第2領域には前記半導体層及び前記絶縁膜が除去された第2給電部が設けられており、
前記第6不純物領域は前記第2領域に形成された前記素子分離膜の底よりも浅い位置に形成されており、
前記第5不純物領域は前記第2領域に形成された前記素子分離膜の底を囲むように形成され、且つ、前記第2給電部においてバックバイアスが印加される領域である半導体装置。 - 請求項10に記載の半導体装置において、
前記第6不純物領域は前記第2電界効果型トランジスタのしきい値電圧調整のために設けられている半導体装置。 - 請求項7から11の何れか1項に記載の半導体装置において、
前記第2電界効果型トランジスタは完全空乏型である半導体装置。
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