以下に、本発明の実施の形態及び実施例を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
(実施の形態1)
本実施の形態では、まず本発明の半導体装置の構造と、短チャネル効果が抑制される原理について、図面を用いて説明する。
図1には、半導体装置を構成するMOSトランジスタ(以下、半導体装置ともいう)の斜視図について示したものである。図1で半導体装置100は、ゲート電極101、ソース領域102、ドレイン領域103、チャネル領域104、不純物領域105、から構成される。なお、ソース領域102、ドレイン領域103、チャネル領域104、不純物領域105、をまとめて半導体層とする。なお、ゲート電極101と、半導体層と、の間には、酸化シリコンなどのゲート絶縁膜(図示せず)が形成されている。
なお、図1において示した、半導体層の厚さをTsi、ゲート絶縁膜の厚さをTox、チャネル領域の長さ(以下、チャネル長ともいう)をLi、チャネル領域の幅(以下、チャネル幅ともいう)をWi、不純物領域のチャネル長方向の長さをLp、不純物領域のチャネル幅方向の長さをWp、不純物領域の深さをTp、ゲート電極のチャネル長方向に平行な長さをLgとし、以下説明を行うものとする。
なお、図1では、島状に設けられた半導体層において、ソース領域とドレイン領域の間に生じる電界の方向に平行な方向(以下、チャネル長方向)で、チャネル領域104の両方の端部に計2列の不純物領域105を配置しているが、例えば、さらにチャネル領域の中央に不純物領域を1列加えて3列のストライプ状に不純物領域を設けることも可能である。また、4列以上のストライプ状に不純物領域を設けることも可能である。ただし、図1に示すようにチャネル領域104におけるチャネル長方向の端部に計2列の不純物領域を設ける構成とすることで、半導体装置の製造のための回路配置のしやすさが高まるため好適である。
なお、蓄積モードFD SOI MOSトランジスタにおいて、ゲート電極101の材料として、不純物を添加して導電性を有するポリシリコンとする場合が多い。この時、ゲート電極101とチャネル領域104とにおけるフェルミレベルを調整するため、N型トランジスタではP型の不純物元素を添加したポリシリコン、P型トランジスタではN型の不純物元素を添加したポリシリコン、を各々用いることが多い。つまり、N型トランジスタとP型トランジスタで異なるゲート電極の材料を用いるため、製造工程が煩雑になる。そこで、仕事関数が適当な値、望ましくは、シリコンの価電子帯と伝導帯との中央付近の値を有する金属材料で、ゲート電極101を形成することが望ましい。この場合、N型トランジスタとP型トランジスタとでゲート電極を同一の製造工程で形成できるため、安価に提供することができる。具体的にゲート電極101は、タングステン、アルミ、チタンなどの金属またはそれらの合金、不純物を添加して導電性を有する半導体などの単層もしくは積層構造を用いることができる。なお、半導体層は、SOI基板を用いて形成された半導体層であることが好ましいが、ガラス基板上に形成された半導体薄膜を用いて形成されたものであってもよい。
ソース領域102と、ドレイン領域103と、は同種の導電型を付与する不純物元素を添加して形成される。例えば、半導体装置100をN型MOSトランジスタとする場合は、周期表の15族元素であるリンまたはヒ素を添加すれば良い。また、半導体装置100をP型MOSトランジスタとする場合は、周期表の13族元素であるホウ素を添加すれば良い。なお本実施の形態においてチャネル領域104は、ソース領域102及びドレイン領域103に添加された不純物元素と同極性の不純物元素を添加することで蓄積モードトランジスタとすればよい。なお、チャネル領域104を、ソース領域102及びドレイン領域103に添加された不純物元素と逆極性の不純物元素を添加することで反転モードトランジスタとすることもできる。具体的に、蓄積モードトランジスタとするためにチャネル領域へ添加されるソース領域102及びドレイン領域103に添加された不純物元素と同極性の不純物元素の濃度は、1×1016[cm−3]以上1×1018[cm−3]以下の範囲であればよい。また、反転モードトランジスタとするためにチャネル領域へ添加されるソース領域102及びドレイン領域103に添加された不純物元素と逆極性の不純物元素の濃度は、1×1016[cm−3]以上1×1018[cm−3]以下の範囲であればよい。
不純物領域105は、ソース領域102と、ドレイン領域103と、に添加した導電型の不純物元素とは、逆の導電型(以下、逆極性という)の不純物元素を添加して形成される。すなわち、半導体装置100をN型MOSトランジスタとする場合はP型の導電性を付与する周期表の13族元素であるホウ素を添加すれば良い。また、半導体装置100をP型MOSトランジスタとする場合はN型の導電性を付与する周期表の15族元素であるリンまたはヒ素を添加すれば良い。
なお、図1では、ソース領域102、ドレイン領域103、チャネル領域104、不純物領域105について、半導体層の厚さ方向に各々不純物元素を一様に添加した例を図示しているが、半導体層の上面から特定の深さまで不純物を添加する構成としてもよい。なお本発明においては、不純物領域105の不純物濃度の範囲は、ソース領域102と、不純物領域105とが、PN接合ダイオードを形成できる濃度範囲で添加されることを特徴とする。具体的には、蓄積モードトランジスタのしきい値電圧を制御するために不純物領域へ添加される逆極性の不純物元素の濃度は、1×1018[cm−3]以上1×1020[cm−3]以下の範囲で調節することによりしきい値電圧の制御を行うことができる。
図1に示した半導体装置の構成をわかりやすくするため、図1で示した斜視図について、複数の断面図に分けて示す。図2(A)では、斜視図における断面の箇所について示したものである。そして図2(B)に示す断面図は、図2(A)の断面A1−A1’について示したものである。また、図2(C)に示す断面図は、図2(A)の断面A2−A2’について示したものである。また、図2(D)に示す断面図は、図2(A)の断面図B−B’について示したものである。
図2(B)に示す断面図は、図2(A)に示した斜視図において、半導体層を構成するソース領域102、不純物領域105、ドレイン領域103を横断する面による断面図であり、半導体層上には、ゲート絶縁膜201、ゲート絶縁膜上にゲート電極101が設けられた構成をとる。図1に示した斜視図と同様に、ソース領域102及びドレイン領域103にわたる不純物領域105のチャネル長方向の長さがLp、ゲート電極のチャネル長方向に平行な長さがLgとなる。またゲート絶縁膜の厚さがToxとなる。本実施の形態においては、不純物領域105に添加される不純物元素は半導体層の厚さ方向に一様に添加されているため、不純物領域105の深さTpは半導体層を構成するソース領域102、ドレイン領域103の厚さと等しくなる。なお、図1、図2(A)乃至(D)中においてはLpとLgの長さが同じ場合について示しているが、本発明はこれに限定されないものである。
図2(C)に示す断面図は、図2(A)に示した斜視図において、半導体層を構成するソース領域102、チャネル領域104、ドレイン領域103を横断する面による断面図であり、半導体層上には、ゲート絶縁膜201、ゲート絶縁膜上にゲート電極101が設けられた構成をとる。図1に示した斜視図と同様に、ソース領域102及びドレイン領域103にわたるチャネル領域104のチャネル長方向の長さがLi、ゲート電極のチャネル長方向に平行な長さがLgとなる。またゲート絶縁膜の厚さがToxとなる。チャネル領域104の厚さは、半導体層を構成するソース領域102、ドレイン領域103の厚さであるTsiと等しくなる。またチャネル領域104に添加されるソース領域102及びドレイン領域103に添加された不純物元素と同極性の不純物元素は、半導体層の厚さ方向に一様に添加されているものとする。なお、図1、図2中においてはLiとLgの長さが同じ場合について示しているが、本発明はこれに限定されないものである。
図2(D)に示す断面図は、図2(A)に示した斜視図において、半導体層を構成する不純物領域105、チャネル領域104、不純物領域105を縦断する面による断面図であり、半導体層上には、ゲート絶縁膜201、ゲート絶縁膜上にゲート電極101が設けられた構成をとる。図1に示した斜視図と同様に、半導体層に形成された不純物領域105にわたるチャネル領域104のチャネル幅がWi、不純物領域105のチャネル幅方向の長さがWpとなる。またゲート絶縁膜の厚さがToxとなる。なお上記説明したように、不純物領域105及びチャネル領域104の厚さは、半導体層の厚さであるTsiと等しくなる。
次に、図1、図2(A)乃至(D)のような蓄積モードFD SOI MOSトランジスタ(以下、蓄積モードトランジスタという)を具備する半導体装置において、短チャネル効果が抑制される原理について説明する。なお、以下の説明では、N型MOSトランジスタの場合について説明するが、P型MOSトランジスタの場合についても、同様に説明できる。
まず、比較説明のため、図1に示す半導体装置100において、不純物領域105が無い場合について説明する。すなわち図4(A)の斜視図に示すように、ソース領域402及びドレイン領域403と、に周期表の15族元素であるリンを添加している蓄積モードトランジスタについて説明する。また、チャネル領域404には、蓄積モードトランジスタとするため、ソース領域402及びドレイン領域403と同極性の不純物元素が添加されている。なお図1と同様にソース領域402とドレイン領域403の間には、チャネル領域404が設けられており、ソース領域402、チャネル領域404、及びドレイン領域403を併せて半導体層と呼ぶ。また、半導体層上には、ゲート絶縁膜405を介してゲート電極401が設けられた構造である。
図4(B)に示す断面図は、図4(A)に示した斜視図において、半導体層を構成するソース領域402、チャネル領域404、ドレイン領域403を横断する面による断面図であり、半導体層上には、ゲート絶縁膜405、ゲート絶縁膜405上にゲート電極401が設けられた構成をとる。
不純物領域がない図4(A)及び図4(B)に示した半導体装置において、ソース領域402を接地電位、ドレイン領域403に正の電位を各々印加し、ゲート電極401に印加する電位を次第に増加すると、やがてチャネル領域404は、オン状態となる。このときのチャネル領域404における電位分布の様子を図示したのが図3である。
図3は、図4(B)に示した半導体装置のチャネル領域404において、チャネル方向、すなわち、ドレイン領域403からソース領域402の方向に垂直な断面の電位分布の等電位線を示している。すなわち、図4(B)で示した断面図において、チャネル領域404、ゲート絶縁膜405、及びゲート電極401の積層構造でのチャネル領域404の電位分布の等電位線を示している。図3において、ゲート電極401、ゲート絶縁膜405、チャネル領域404で、第1の等電位線301、第2の等電位線302、第3の等電位線303、第4の等電位線304は、第1の等電位線301乃至第4の等電位線304の順に電位が高い状態を表すものとする。図3に示すように半導体装置のチャネル領域404において、電位は、チャネル領域の深さ方向に向かって一様に減少していく。
次に、半導体装置100において、不純物領域105がある場合について説明する。すなわち、図1、図2(A)乃至(D)のような蓄積モードトランジスタを具備する半導体装置において、ソース領域102及びドレイン領域103に周期表の15族元素であるリンまたはヒ素を添加し、不純物領域105に周期表の13族元素であるホウ素を添加しているものとする。また、チャネル領域104には、蓄積モードトランジスタとするため、ソース領域102及びドレイン領域103と同極性の不純物元素が添加されている。なお、ソース領域102と、不純物領域105と、がPN接合ダイオードを形成するに必要十分な濃度の不純物元素が添加されているものとする。
なお、上記PN接合ダイオードは、ソース領域102の導電型がN型、不純物領域105の導電型がP型のPN接合ダイオードである。したがって、不純物領域105は、電気的には浮遊状態となる。しかし、仮に不純物領域105がソース領域102より高電位の場合には、不純物領域105からソース領域102に電流が流れるため、不純物領域105はソース領域102と等電位になる。なお、原理的には、不純物領域105と、ソース領域102と、で、PN接合ダイオードのしきい値電圧未満の電位差を生じることもありうる。しかし、不純物領域105が、積極的に電荷を蓄積する機能を有していなければ、実質的に不純物領域105と、ソース領域102と、は等電位となる。本明細書では、不純物領域105とソース領域102とが実質的に等電位な場合も含め、不純物領域105とソース領域102とが等電位である、と表現することにする。
また、ドレイン領域103と、不純物領域105と、もPN接合ダイオードを形成することになる。しかし、図1、図2(A)乃至(D)のような蓄積モードトランジスタを具備する半導体装置の動作時において、導電型がN型であるドレイン領域103には正の電位が印加される。したがって、ドレイン領域103と、不純物領域105とは、所謂逆バイアスの状態になり、電気的に絶縁となる。さらに、チャネル領域104より不純物領域105は低電位になるため、チャネル領域104と、不純物領域105と、は電気的に絶縁となる。
ここで、図1、図2(A)乃至(D)のような蓄積モードトランジスタを具備する半導体装置において、ソース領域102を接地電位、ドレイン領域103に正の電位を各々印加し、ゲート電極101に印加する電位を次第に増加すると、やがてチャネル領域104は、オン状態となる。このときのチャネル領域104における電位分布の様子を図示したのが図7である。
図7は、図1、図2(A)乃至(D)のような蓄積モードトランジスタを具備する半導体装置のチャネル領域104において、図2(D)で示した断面図と同様に、ドレイン領域103からソース領域102の方向に垂直な断面の電位分布の等電位線を示している。すなわち、図2(D)で示した断面図において、チャネル領域104及び不純物領域105、ゲート絶縁膜201、並びにゲート電極101の積層構造でのチャネル領域104の電位分布の等電位線を示している。図7において、ゲート電極101、ゲート絶縁膜201、チャネル領域104、及び不純物領域105で、第1の等電位線701、第2の等電位線702、第3の等電位線703、第4の等電位線704は、第1の等電位線701乃至第4の等電位線704の順に電位が高い状態を表すものとする。
さて、チャネル領域104において、等電位線によって表された電位分布は、図3で説明したチャネル領域の等電位線によって表された電位分布と大きく異なる。すなわち、チャネル領域104の中央部において、第1の等電位線701乃至第4の等電位線704は凹んでいる。また、第1の等電位線701乃至第4の等電位線704の両端はチャネル領域104とゲート絶縁膜201との界面にある。第1の等電位線701乃至第4の等電位線704の両端がチャネル領域104とゲート絶縁膜201との界面にあるのは、不純物領域105の電位がソース領域102と等電位、すなわち、接地電位であるため、チャネル領域104と、不純物領域105と、の界面で、電位が0となることによる。チャネル領域104と、不純物領域105と、の界面で、電位が0となることは、チャネル領域104における空乏層の広がりが抑制されていることを意味する。上述のように、半導体装置100において、不純物領域105を設けることで、空乏層の広がりを抑制することができ、しきい値電圧を制御することができる。
以上のような構成とすることで、容易にしきい値電圧を制御できる蓄積モードトランジスタを具備する半導体装置を提供することができる。
次に、不純物領域を設けることにより、容易にしきい値電圧を制御することのできる蓄積モードトランジスタを具備する半導体装置について、さらに具体的に説明する。
図1、図2(A)乃至(D)のような蓄積モードトランジスタを具備する半導体装置において、しきい値電圧の制御はチャネル幅に依存する。そのため、しきい値電圧の制御をチャネル幅で行うことについて、図8を用いて説明する。
図8は、図1、図2(A)乃至(D)で示した蓄積モードトランジスタを具備する半導体装置100のチャネル領域104において、図2(D)で示した断面図と同様に、ドレイン領域103からソース領域102の方向に垂直な断面の電位分布の等電位線を示している。ただし図8に示す断面図では、半導体層の厚さが、図7に示す断面図とは異なる。すなわち、図7における半導体装置より、図8における半導体装置の方が、半導体層が薄い。また、図8で示す半導体装置は、SOI基板を用いて半導体層を形成または絶縁基板上に半導体層を形成した基板を用いて作製した蓄積モードトランジスタを想定している。
図8において、ゲート電極101、ゲート絶縁膜201、チャネル領域104、不純物領域105、絶縁基板800である。第1の等電位線801、第2の等電位線802、第3の等電位線803、第4の等電位線804は、この順に電位が高いとする。また、第5の等電位線805は、第3の等電位線406と等電位である。
図7における第1の等電位線701と、図8における第1の等電位線801と、は非常に似た形状になる。すなわち、図7のチャネル領域104におけるゲート絶縁膜201との界面付近の電位分布と、図8のチャネル領域104におけるゲート絶縁膜201との界面付近の電位分布と、は、同様の電位分布になる。
図7における電位分布と図8における電位分布との類似は、次のような理由による。すなわち、図7のチャネル領域104におけるゲート絶縁膜201との界面付近の電位分布は、ゲート電極101の電位と、ゲート絶縁膜201の膜質及び膜厚と、不純物領域105の電位と、チャネル領域104におけるゲート絶縁膜201との界面付近の不純物濃度と、に依存して決定される。また、図8のチャネル領域104におけるゲート絶縁膜201との界面付近の電位分布は、ゲート電極101の電位と、ゲート絶縁膜201の膜質及び膜厚と、不純物領域105の電位と、チャネル領域104におけるゲート絶縁膜201との界面付近の不純物濃度と、に依存して決定される。ここで、図7のゲート電極101の電位と図8のゲート電極101との電位は等しいとし、図7のゲート絶縁膜201の膜質及び膜厚と図8のゲート絶縁膜201の膜質及び膜厚は各々等しいとし、図7のチャネル領域104と図8のチャネル領域104との不純物濃度が等しいとする。なお、図7の不純物領域105と図8の不純物領域105の電位はともにソース領域の電位、つまり接地電位に等しい。以上から、図7のチャネル領域104におけるゲート絶縁膜201との界面付近の電位分布と、図8のチャネル領域104におけるゲート絶縁膜201との界面付近の電位分布と、は、同様の電位分布になる。
さらに、前述のように、蓄積モードトランジスタのしきい値電圧は、半導体層の膜厚には依存しないことになる。つまり、半導体層の作製工程、もしくは蓄積モードトランジスタの作製工程において、半導体層の膜厚が変動しても、蓄積モードトランジスタの特性ばらつきを低減することができることになる。これは、本発明における蓄積モードトランジスタから構成される半導体装置の品質を保証する上で、非常に有効である。
なお、上記説明において、図7のチャネル領域104におけるゲート絶縁膜201との界面付近の電位分布と、図8のチャネル領域104におけるゲート絶縁膜201との界面付近の電位分布とは、チャネル幅、すなわち、図7における不純物領域105の幅Wpおよび図8における不純物領域105の幅Wpに依存することが容易にわかる。
さて、蓄積モードトランジスタの電気伝導は、チャネル領域におけるゲート絶縁膜との界面付近の電位分布に強く依存する。したがって、図7と図8とで示した蓄積モードトランジスタでは、半導体層の厚さが異なっても、同様な電気伝導特性を示すことになる。すなわち、図7と図8とで示した蓄積モードトランジスタでは、しきい値電圧が一致する。さらに、本発明はチャネル領域におけるチャネル長方向の端部に不純物領域を設けることでしきい値電圧をチャネル幅、すなわち不純物領域の幅Wpで制御することができる。これにより、不純物領域を設けチャネル幅を変更することで、チャネルドープ以外のしきい値電圧の制御を行うことができ、任意のしきい値電圧の蓄積モードトランジスタを作製することができる。
本発明はチャネル領域におけるチャネル長方向の端部に不純物領域を設けることで、チャネル幅を短くすることができ、しきい値電圧を高くすることができる。これは、チャネル領域における電位に対して、不純物領域における電位の効果がより増すからである。これは、SRAM(Static Random Access Memory)やCPU(Central Processing Unit:中央処理装置)などを混載した半導体装置、所謂システムLSIにおいて有効である。
システムLSIにおいて、SRAMには、集積度向上のため、微細なMOSトランジスタが要求されるとともに、待機時の消費電力削減のため、オフ電流の低減が要求される。このような要求に対して、本発明における蓄積モードトランジスタでは、微細なMOSトランジスタ、すなわちチャネル幅が短いMOSトランジスタで、しきい値電圧を高くすることができるので、オフ電流の低減も同時に実現できる。
また、システムLSIにおいて、CPUには、動作周波数の向上のため、オン電流の向上が要求される。このような要求に対し、本発明における蓄積モードトランジスタでは、チャネル幅を長くすることで、しきい値電圧を低くすることができるので、オン電流を向上することが容易である。また、チャネル幅が長いので、さらに、オン電流の向上に有効である。
以上のような構成とすることで、本発明における蓄積モードトランジスタにおいて、チャネル領域のチャネル長方向の端部に不純物領域を設ける不純物濃度により制御できることに加え、チャネル領域のチャネル幅による調整することでしきい値電圧の制御を行うことができる。したがって、短チャネルの蓄積モードトランジスタにおいて、チャネルドープ以外のしきい値電圧の制御を行うことができ、特性ばらつきの少ない蓄積モードトランジスタを提供することができる。また、本蓄積モードトランジスタを用いて構成することで、品質が均一な半導体装置が提供できる。
なお、本実施の形態は、本明細書の実施の形態及び実施例の記載と組み合わせて行うことができる。
(実施の形態2)
本実施の形態では、本発明における蓄積モードトランジスタのレイアウトについて、しきい値電圧の制御をチャネル幅で行う際に有効なレイアウトについて、図5、図6を用いて説明する。図5、図6は、本発明における蓄積モードトランジスタで構成される回路のレイアウトである。
図5において、第1のゲート電極511と、第1のチャネル領域521と、第1のソース領域531と、第1のドレイン領域541と、第1の不純物領域551と、が、各々第1のN型MOSトランジスタ501、第2のN型MOSトランジスタ502、第3のN型MOSトランジスタ503、第4のN型MOSトランジスタ504、第5のN型MOSトランジスタ505、第6のN型MOSトランジスタ506、第7のN型MOSトランジスタ507、第8のN型MOSトランジスタ508を構成する。なお、第1のソース領域531と、第1のドレイン領域541と、は、各々構造的な区別は無い。本実施の形態では、第1のN型MOSトランジスタ501乃至第8のN型MOSトランジスタ508が動作時に低電位となる領域をソース領域、他方をドレイン領域としている。低電位となる領域をソース領域とすることで、実施の形態1における、本発明における蓄積モードトランジスタの説明が適用できる。
また、図5において、第2のゲート電極571と、第2のチャネル領域581と、第2のソース領域591と、第2のドレイン領域691と、が、各々第1のP型MOSトランジスタ561、第2のP型MOSトランジスタ562、第3のP型MOSトランジスタ563、第4のP型MOSトランジスタ564、第5のP型MOSトランジスタ565、第6のP型MOSトランジスタ566、第7のP型MOSトランジスタ567、第8のP型MOSトランジスタ568を構成する。なお、図5では、不純物領域を設けていないが、第1のN型MOSトランジスタ501乃至第8のN型MOSトランジスタ508と同等に、不純物領域を設ける構成としてもよい。また、第2のソース領域591と、第2のドレイン領域691と、は、各々構造的な区別は無い。本実施の形態では、第1のP型MOSトランジスタ561乃至第8のP型MOSトランジスタ568が動作時に高電位となる領域をソース領域、他方をドレイン領域としている。高電位となる領域をソース領域とすることで、不純物領域を設けた際に、実施の形態1における、本発明における蓄積モードトランジスタの説明が適用できる。
図6において、図5のレイアウトに、接地配線601と、電源配線602と、信号配線603と、を加えることで、否定回路素子619と、2入力否定論理積回路素子620と、2入力否定論理和回路素子621と、3入力否定論理積回路素子622と、を構成することができる。
さて、蓄積モードトランジスタの微細化が進むと、マスク形状と、実際の出来上がり形状と、は大きく異なることになる。これは、例えば、フォトレジスト工程における露光時の光の干渉、回折などによるものであり、マスク形状は、それらを見越した形状とする必要がある。特に、多様な物理形状のマスクレイアウトの場合、出来上がり形状を正確に予測するのは困難で、結果的に、蓄積モードトランジスタの特性ばらつきが増大し、結果的に半導体装置の品質を損なうことになる。
一方、図5に示すように、第1のN型MOSトランジスタ501乃至第8のN型MOSトランジスタ508において、ゲート電極と、チャネル領域と、ソース領域と、ドレイン領域と、不純物領域と、が、各々同一形状とすることが有効である。このようにすることで、フォトレジスト工程における露光時の光の干渉、回折などの予測が容易になり、出来上がり形状を正確に予測して、マスクレイアウトを設計することができる。また実施の形態1で説明したように、蓄積モードトランジスタのようにチャネルドープによるしきい値の制御が難しいトランジスタにおいては、不純物領域をもうけることによるしきい値電圧の制御は特に有効である。
さらに、実施の形態1で示したように、本発明における蓄積モードトランジスタにおいて、チャネル領域のチャネル長方向の端部に不純物領域を設ける不純物濃度により制御できることに加え、チャネル領域のチャネル幅による調整することでしきい値電圧の制御を行うことができる。したがって、短チャネルの蓄積モードトランジスタにおいて、チャネルドープ以外のしきい値電圧の制御を行うことができ、特性ばらつきの少ないMOSトランジスタを提供することが容易になる。また図6に示すような回路構成にした際の、しきい値電圧のばらつきが少ない回路を得ることができる。
以上のような構成とすることで、本発明における蓄積モードトランジスタにおいて、チャネルドープ以外のしきい値電圧の制御を行うことができ、しきい値電圧の制御を精密に、且つ、ばらつきを少なくすることができる。したがって、短チャネルの蓄積モードトランジスタにおいて、特性ばらつきの少ない蓄積モードトランジスタを提供することができる。また、本蓄積モードトランジスタを用いて構成することで、品質が均一な半導体装置が提供できる。
なお、本実施の形態は、本明細書の実施の形態及び実施例の記載と組み合わせて行うことができる。
本実施例では、上記実施の形態及び実施例で述べた半導体装置を構成する蓄積モードトランジスタの作製例について説明する。本実施の形態では特に、SOI基板を用いた半導体層によりN型MOSトランジスタを作製し、蓄積モードトランジスタを具備する半導体装置とする形態について説明する。なお、P型MOSトランジスタを作製する場合には、半導体層のソース領域及びドレイン領域並びに不純物領域に添加する導電性を付与する不純物元素を、逆極性の不純物元素を添加することで対応すればよい。
まず、SOI基板を準備する。ここでは、支持基板1101上に下地絶縁層1102が形成され、下地絶縁層1102上に半導体層1103Aが形成されたものを用いる(図11(A))。SOI基板としては、公知のSOI基板を用いればよく、その作製方法や構造は特に限定されない。SOI基板としては、代表的にはSIMOX基板や貼り合わせ基板が挙げられる。また、貼り合わせ基板の例として、ELTRAN(登録商標)、UNIBOND(登録商標)、スマートカット(登録商標)等が挙げられる。
SIMOX基板は、単結晶シリコン基板に酸素イオンを注入し、1300℃以上で熱処理して埋め込み酸化膜層(BOX;Buried Oxide)を形成することにより、表面に薄膜シリコン層を形成し、SOI構造を得ることができる。薄膜シリコン層は、埋め込み酸化膜層により、単結晶シリコン基板と絶縁分離されている。また、埋め込み酸化膜層形成後に、さらに熱酸化するITOX(Internal Thermal Oxidation−SIMOX)と呼ばれる技術を用いることもできる。
貼り合わせ基板は、酸化膜層を介して2枚の単結晶シリコン基板(第1単結晶シリコン基板、第2単結晶シリコン基板)を貼り合わせ、一方の単結晶シリコン基板を貼り合わせた面ではない方の面から薄膜化することにより、表面に薄膜シリコン層を形成したSOI基板のことをいう。酸化膜層は、一方の基板(ここでは第1単結晶シリコン基板)を熱酸化して形成することができる。また、2枚の単結晶シリコン基板は、接着剤なしで直接貼り合わせることができる。例えば、第1単結晶シリコン基板を熱処理して酸化膜層を形成した後、第2単結晶シリコン基板と重ね合わせ、800℃以上、好ましくは1100℃程度で熱処理することにより、貼り合わせ界面での化学結合により、2枚の基板を接着することができる。その後、第2単結晶シリコン基板を、接着されていない方の面から研磨して所望の厚さの薄膜シリコン層を形成することができる。なお、貼り合わせ後に第2単結晶シリコン基板を研磨せずに、第2単結晶シリコン基板の所定の深さの領域に水素イオン注入して微小ボイドを形成し、当該微小ボイドの熱処理による成長を利用して基板を劈開するスマートカット(登録商標)法またはSmart−Cut(登録商標)法と呼ばれる技術を用いることもできる。また、第2単結晶シリコン基板を研磨後、小型のプラズマエッチング装置で局所的に制御しながら基板をエッチングして薄膜化するPACE(Plasma Assisted Chemical Etching)と呼ばれる技術を用いることもできる。
本実施例で示すSOI基板において、支持基板は単結晶シリコン基板に相当し、絶縁層は埋め込み酸化膜層又は酸化膜層に相当し、半導体層は表面に形成される薄膜シリコン層に相当する。
半導体層1103Aは、SOI基板の表面シリコン層であり、単結晶シリコン層である。SOI基板の表面シリコン層の膜厚は、SOI基板の作製時に研磨量、イオン注入の深さ等の条件を制御することによって、適宜選択することができる。例えば、膜厚40nm以上200nm以下の範囲の表面シリコン層を形成することができる。本実施例では、シリコン層は、膜厚10nm以上150nm以下の範囲、好ましくは30nm以上100nm以下、又は10nm以上30nm以下の範囲で形成する。
次に、得られた半導体層1103Aを所望の形状にエッチングして、島状の半導体層1103Bを形成する(図11(B))。このとき、島状の半導体層1103Bは端部が垂直形状となるように形成してもよいし、端部がテーパ形状となるように形成してもよい。島状のシリコン層の端部の形状は、エッチング条件等を変化させることにより、適宜選択することができる。好ましくは島状のシリコン層の端部をテーパ角が45°以上95°未満、より好ましくはテーパ角が60°以上95°未満となるように形成するとよい。島状のシリコン層の端部を垂直に近い形状とすることで寄生チャネルを低減することができる。
次に、フォトリソグラフィ方により形成したレジストからなるマスクを用いて、島状の半導体層1103BにP型を付与する不純物元素を添加して、不純物領域1104を形成する(図11(C))。図11(C)では、不純物領域1104の形成の際、島状の半導体層1103Bを形成した上で設ける構成としたが、結晶質の半導体層が基板1101上に一面に形成された状態で、不純物領域1104を形成し、島状の半導体層とする構成としてもよい。P型を付与する不純物元素は、周期表の13族に属する元素を用いれば良く、例えばホウ素(B)を用いる。なお、本実施の形態においては、N型MOSトランジスタの作製方法を例としてあげているため、ソース領域及びドレイン領域に添加するN型を付与する不純物元素とは逆極性のP型を付与する不純物元素を不純物領域1104に添加する例について示すが、P型MOSトランジスタの作製方法である場合には、ソース領域及びドレイン領域に添加するP型を付与する不純物元素とは逆極性のN型を付与する不純物元素を不純物領域1104に添加すればよい。
次に、島状の半導体層1103B上にゲート絶縁膜1105を形成する(図12(A))。図12(A)では図示していないがゲート絶縁膜1105は、島状の半導体層1103Bを覆うように設けてもよい。ゲート絶縁膜1105は、CVD法やスパッタリング法等により、珪素の酸化物又は珪素の窒化物を含む膜を、単層又は積層して形成する。具体的には、酸化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜を、単層又は積層して形成する。
また、ゲート絶縁膜1105は、島状の半導体層1103Bに対し高密度プラズマ処理を行い、表面を酸化又は窒化することで形成しても良い。例えば、He、Ar、Kr、Xeなどの希ガスと、酸素、酸化窒素(NO2)、アンモニア、窒素、水素などの混合ガスを導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波の導入により行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル(OHラジカルを含む場合もある)や窒素ラジカル(NHラジカルを含む場合もある)によって、半導体層の表面を酸化又は窒化することができる。
このような高密度プラズマを用いた処理により、1〜20nm、代表的には5〜10nmの絶縁膜が半導体層に形成される。この場合の反応は、固相反応であるため、当該絶縁膜と半導体層との界面準位密度はきわめて低くすることができる。このような、高密度プラズマ処理は、半導体層(結晶性シリコン、或いは多結晶シリコン)を直接酸化(若しくは窒化)するため、形成される絶縁膜の厚さは理想的には、ばらつきをきわめて小さくすることができる。加えて、結晶性シリコンの結晶粒界でも酸化が強くされることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で半導体層の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。
なお、ゲート絶縁膜1105は、高密度プラズマ処理によって形成される絶縁膜のみを用いても良いし、それに加えてプラズマや熱反応を利用したCVD法で酸化シリコン、酸窒化シリコン、窒化シリコンなどの絶縁膜を堆積し、積層させても良い。いずれにしても、高密度プラズマで形成した絶縁膜をゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。
また、半導体層に対し、連続発振レーザー光若しくは10MHz以上の周波数で発振するレーザー光を照射しながら一方向に走査して結晶化させて得られた島状の半導体層1103Bは、そのレーザー光の走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向(チャネル形成領域が形成されたときにキャリアが流れる方向)に合わせてトランジスタを配置し、上記ゲート絶縁層を組み合わせることで、特性ばらつきが小さく、しかも電界効果移動度が高い薄膜トランジスタ(TFT)を得ることができる。
次に、ゲート絶縁膜1105上に、ゲート電極1106を形成する(図12(B))。ゲート電極1106は、第1の導電膜及び第2の導電膜を積層し、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、ゲート電極とゲート配線を形成するためのエッチング処理を行って、島状の半導体層1103Bの上方に形成することができる。一例として、第1の導電膜は、プラズマCVD法やスパッタ法等により、20〜100nmの厚さで形成する。第2の導電膜は、100〜400nmの厚さで形成する。第1の導電膜と第2の導電膜は、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ニオブ(Nb)等から選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。または、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成する。第1の導電膜と第2の導電膜の組み合わせの例を挙げると、窒化タンタル膜とタングステン膜、窒化タングステン膜とタングステン膜、窒化モリブデン膜とモリブデン膜等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第1の導電膜と第2の導電膜を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、2層構造ではなく、3層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
次に、ゲート電極をマスクにしてイオンドープ法またはイオン注入法により、島状の半導体層1103BにN型を付与する不純物元素を添加し、N型MOSトランジスタのソース領域1107、チャネル領域1108、及びドレイン領域1109を形成する(図12(C))。N型を付与する不純物元素は、周期表の15族に属する元素を用いれば良く、例えばリン(P)、砒素(As)を用いる。なお図12(C)中においては、ゲート絶縁膜1105及びゲート電極1106を点線で表示し、島状の半導体層1103Bに形成された不純物領域1104、ソース領域1107、チャネル領域1108、及びドレイン領域1109を視認し易くしている。図12(C)に示す島状の半導体層は、上記実施の形態で示したMOSトランジスタと同様に、しきい値電圧の制御を精密に、且つ、ばらつきを少なくすることができる。したがって、短チャネルの蓄積モードトランジスタにおいて、特性ばらつきの少ない蓄積モードトランジスタを提供することができる。また、本蓄積モードトランジスタを用いて構成することで、品質が均一な半導体装置が提供できる。
なお図12(C)に示す蓄積モードトランジスタは、必要に応じて、ゲート電極1106の側面に接する絶縁膜(サイドウォールともよばれる)、またはLDD(Lightly Doped drain)領域を設けてもよい。また、ゲート電極1106を覆うように、絶縁膜を単層または積層して形成し、当該絶縁膜上に薄膜トランジスタのソース電極又はドレイン電極として機能する導電膜を形成する。その結果、N型MOSトランジスタである薄膜トランジスタを得ることができる。
なお、本実施例では、SOI基板を用いた島状の半導体層に蓄積モードトランジスタを作製する方法について説明を行ったが、本発明は、絶縁基板上に形成される薄膜の半導体層を用いて形成される蓄積モードトランジスタにも適用することが可能である。
なお、本実施例は、本明細書の実施の形態及び他の実施例の記載と組み合わせて行うことができる。