JP2002198523A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JP2002198523A JP2002198523A JP2000394884A JP2000394884A JP2002198523A JP 2002198523 A JP2002198523 A JP 2002198523A JP 2000394884 A JP2000394884 A JP 2000394884A JP 2000394884 A JP2000394884 A JP 2000394884A JP 2002198523 A JP2002198523 A JP 2002198523A
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Abstract
(57)【要約】
【課題】 半導体集積回路装置、例えば、ＳＲＡＭのメ
モリセルのリーク電流を防止し、その特性を向上させ
る。 【解決手段】 ＭＩＳＦＥＴのゲート電極Ｇの側壁に形
成された第１のサイドウォール膜１６ｓをマスクに不純
物を注入することによりソース、ドレイン（ｎ+型半導
体領域１７）を形成した後、プラズマＣＶＤ法により形
成された窒化もしくは酸化シリコン膜を異方的にエッチ
ングすることにより第２のサイドウォール膜２０ｓを形
成し、この膜２０ｓをマスクにＣｏＳｉ2２１ａを形成
する。その結果、ソース、ドレインの端部とＣｏＳｉ2
２１ａの端部とを、距離Ｄ離すことができるため、リー
ク電流を低く抑えることができる。また、第２のサイド
ウォール膜２０ｓを、成膜温度が３００℃〜５００℃で
あるプラズマＣＶＤ法により形成したので、ソース、ド
レインの特性の劣化を回避することができる。
モリセルのリーク電流を防止し、その特性を向上させ
る。 【解決手段】 ＭＩＳＦＥＴのゲート電極Ｇの側壁に形
成された第１のサイドウォール膜１６ｓをマスクに不純
物を注入することによりソース、ドレイン（ｎ+型半導
体領域１７）を形成した後、プラズマＣＶＤ法により形
成された窒化もしくは酸化シリコン膜を異方的にエッチ
ングすることにより第２のサイドウォール膜２０ｓを形
成し、この膜２０ｓをマスクにＣｏＳｉ2２１ａを形成
する。その結果、ソース、ドレインの端部とＣｏＳｉ2
２１ａの端部とを、距離Ｄ離すことができるため、リー
ク電流を低く抑えることができる。また、第２のサイド
ウォール膜２０ｓを、成膜温度が３００℃〜５００℃で
あるプラズマＣＶＤ法により形成したので、ソース、ド
レインの特性の劣化を回避することができる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、低消費電流の半導
体集積回路装置、例えばＳＲＡＭ（Static Random Acce
ss Memory）に適用して有効な技術に関するものであ
る。
置およびその製造技術に関し、特に、低消費電流の半導
体集積回路装置、例えばＳＲＡＭ（Static Random Acce
ss Memory）に適用して有効な技術に関するものであ
る。
【０００２】
【従来の技術】パソコンやワークステーション用のキャ
ッシュメモリには、６個のＭＩＳＦＥＴを用いてメモリ
セルを構成したＳＲＡＭが使用されている。
ッシュメモリには、６個のＭＩＳＦＥＴを用いてメモリ
セルを構成したＳＲＡＭが使用されている。
【０００３】即ち、１ビットの情報を記憶するフリップ
フロップ回路と２個の情報転送用ＭＩＳＦＥＴ（Metal
Insulator Semiconductor Field Effect Transistor）
とで構成され、このフリップフロップ回路は、例えば、
一対の駆動用ＭＩＳＦＥＴと一対の負荷用ＭＩＳＦＥＴ
とで構成される。
フロップ回路と２個の情報転送用ＭＩＳＦＥＴ（Metal
Insulator Semiconductor Field Effect Transistor）
とで構成され、このフリップフロップ回路は、例えば、
一対の駆動用ＭＩＳＦＥＴと一対の負荷用ＭＩＳＦＥＴ
とで構成される。
【０００４】これらのＭＩＳＦＥＴのソース、ドレイン
領域上には、ソース、ドレイン領域の抵抗を下げ、ま
た、ソース、ドレイン領域上に形成されるプラグとの接
触抵抗を下げるためにシリサイド層が形成されている。
また、これらのＭＩＳＦＥＴのゲート電極上にも、ゲー
ト電極（配線）の抵抗を下げるためシリサイド層が形成
されている。
領域上には、ソース、ドレイン領域の抵抗を下げ、ま
た、ソース、ドレイン領域上に形成されるプラグとの接
触抵抗を下げるためにシリサイド層が形成されている。
また、これらのＭＩＳＦＥＴのゲート電極上にも、ゲー
ト電極（配線）の抵抗を下げるためシリサイド層が形成
されている。
【０００５】このシリサイド層は、ソース、ドレイン領
域やゲート電極上に金属膜を堆積し、ソース、ドレイン
領域（シリコン基板）と金属膜との接触部およびゲート
電極（シリコン層）と金属膜との接触部において、シリ
サイド化反応を起こさせることにより形成する。
域やゲート電極上に金属膜を堆積し、ソース、ドレイン
領域（シリコン基板）と金属膜との接触部およびゲート
電極（シリコン層）と金属膜との接触部において、シリ
サイド化反応を起こさせることにより形成する。
【０００６】この際、ゲート電極（シリコン層）側壁に
第1のサイドウォールと第２のサイドウォールを形成
し、第２のサイドウォールをマスクに、シリサイド層を
形成することにより接合リーク電流を低減させる技術が
検討されており、例えば、特開平５−３２６５５２号公
報や特開平９−１９９７２０号公報にその記載がある。
第1のサイドウォールと第２のサイドウォールを形成
し、第２のサイドウォールをマスクに、シリサイド層を
形成することにより接合リーク電流を低減させる技術が
検討されており、例えば、特開平５−３２６５５２号公
報や特開平９−１９９７２０号公報にその記載がある。
【０００７】
【発明が解決しようとする課題】近年の半導体集積回路
装置の高集積化、微細化に伴い、ゲート電極の幅が小さ
くなり、また、ソース、ドレイン領域の接合深さも益々
小さくなっている。
装置の高集積化、微細化に伴い、ゲート電極の幅が小さ
くなり、また、ソース、ドレイン領域の接合深さも益々
小さくなっている。
【０００８】また、携帯電話やノート型パソコン等のい
わゆるモバイル製品に用いられる半導体集積回路装置
は、電池により半導体集積回路装置が駆動されるため、
低消費電力化の要求が大きくなってきている。
わゆるモバイル製品に用いられる半導体集積回路装置
は、電池により半導体集積回路装置が駆動されるため、
低消費電力化の要求が大きくなってきている。
【０００９】本発明者らは、低消費電力の半導体集積回
路装置の研究・開発を行っているが、この低消費電力化
の要求、例えば、スタンバイ電流の目標値を達成でき
ず、歩留まりが低下するという問題に直面した。
路装置の研究・開発を行っているが、この低消費電力化
の要求、例えば、スタンバイ電流の目標値を達成でき
ず、歩留まりが低下するという問題に直面した。
【００１０】そこで、本発明者らが、このスタンバイ電
流値が大きくなってしまい、不良となってしまう原因に
ついて電気的解析等を行い検討した結果、例えば、４Ｍ
ビットのメモリセルの中の１００ビット程度のメモリセ
ルのリーク電流が大きく関係していることがわかった。
流値が大きくなってしまい、不良となってしまう原因に
ついて電気的解析等を行い検討した結果、例えば、４Ｍ
ビットのメモリセルの中の１００ビット程度のメモリセ
ルのリーク電流が大きく関係していることがわかった。
【００１１】さらに、メモリセルを構成するＭＩＳＦＥ
Ｔを断面ＳＥＭ（scanning electron microscope）等を
用いて観察したところ、シリサイド層がソース、ドレイ
ン領域の接合面の下まで食いこんでしまっているものが
確認された。
Ｔを断面ＳＥＭ（scanning electron microscope）等を
用いて観察したところ、シリサイド層がソース、ドレイ
ン領域の接合面の下まで食いこんでしまっているものが
確認された。
【００１２】従って、このような箇所において、リーク
電流が生じ、チップ（メモリセルアレイ）全体のスタン
バイ電流を増加させているものと考えられる。なお、こ
のような箇所については、図面を用いて追って詳細に説
明する。
電流が生じ、チップ（メモリセルアレイ）全体のスタン
バイ電流を増加させているものと考えられる。なお、こ
のような箇所については、図面を用いて追って詳細に説
明する。
【００１３】本発明の目的は、半導体集積回路装置、例
えば、ＳＲＡＭのメモリセルのリーク電流を防止するこ
とにより、スタンバイ電流の低減を図ることができる技
術を提供することにある。
えば、ＳＲＡＭのメモリセルのリーク電流を防止するこ
とにより、スタンバイ電流の低減を図ることができる技
術を提供することにある。
【００１４】本発明の他の目的は、半導体集積回路装
置、例えば、ＳＲＡＭのメモリセルの消費電流を低減さ
せる技術を提供することにある。
置、例えば、ＳＲＡＭのメモリセルの消費電流を低減さ
せる技術を提供することにある。
【００１５】本発明の前記目的と新規な特徴は、本明細
書の記述および添付図面から明らかになるであろう。
書の記述および添付図面から明らかになるであろう。
【００１６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１７】（１）本発明の半導体集積回路装置の製造
方法は、ゲート電極の側壁に形成された第１のサイドウ
ォール膜をマスクに前記シリコン基板中に不純物を注入
することによりソース、ドレイン領域を形成した後、プ
ラズマＣＶＤ法により形成された第２の絶縁膜を異方的
にエッチングすることにより第１のサイドウォール膜の
側壁に第２のサイドウォール膜を形成し、この第２のサ
イドウォール膜をマスクに金属シリサイド層を形成する
ものである。
方法は、ゲート電極の側壁に形成された第１のサイドウ
ォール膜をマスクに前記シリコン基板中に不純物を注入
することによりソース、ドレイン領域を形成した後、プ
ラズマＣＶＤ法により形成された第２の絶縁膜を異方的
にエッチングすることにより第１のサイドウォール膜の
側壁に第２のサイドウォール膜を形成し、この第２のサ
イドウォール膜をマスクに金属シリサイド層を形成する
ものである。
【００１８】このような手段によれば、ソース、ドレイ
ン領域の端部と金属シリサイド層の端部とを、第２のサ
イドウォール膜の膜厚に対応する距離離すことができる
ので、リーク電流を低く抑えた半導体集積回路装置を形
成することができる。
ン領域の端部と金属シリサイド層の端部とを、第２のサ
イドウォール膜の膜厚に対応する距離離すことができる
ので、リーク電流を低く抑えた半導体集積回路装置を形
成することができる。
【００１９】また、第２のサイドウォール膜をプラズマ
ＣＶＤ法により形成したので、既に、形成されているソ
ース、ドレイン領域の特性を大きく変化させることな
く、前述の効果を得ることができる。
ＣＶＤ法により形成したので、既に、形成されているソ
ース、ドレイン領域の特性を大きく変化させることな
く、前述の効果を得ることができる。
【００２０】（２）本発明の半導体集積回路装置の製造
方法は、前記第１のサイドウォール膜上にエッチングス
トッパー膜を形成し、この膜上に形成された第２の絶縁
膜を異方的にエッチングすることにより第２のサイドウ
ォール膜を形成するものである。
方法は、前記第１のサイドウォール膜上にエッチングス
トッパー膜を形成し、この膜上に形成された第２の絶縁
膜を異方的にエッチングすることにより第２のサイドウ
ォール膜を形成するものである。
【００２１】このような手段によれば、第２のサイドウ
ォール膜の膜厚を確保することができるため、ソース、
ドレイン領域の端部と金属シリサイド層の端部との距離
を確保することができ、リーク電流を低く抑えた半導体
集積回路装置を形成することができる。
ォール膜の膜厚を確保することができるため、ソース、
ドレイン領域の端部と金属シリサイド層の端部との距離
を確保することができ、リーク電流を低く抑えた半導体
集積回路装置を形成することができる。
【００２２】（３）本発明の半導体集積回路装置は、ゲ
ート電極の側壁に形成された第１のサイドウォール膜
と、前記第１のサイドウォール膜をマスクに形成された
ソース、ドレイン領域と、前記第１のサイドウォール膜
の側壁に形成され、プラズマＣＶＤ法を用いて形成され
た第２のサイドウォール膜と、前記第２のサイドウォー
ル膜をマスクに前記ソース、ドレイン領域上に形成され
た金属シリサイド層と、を有する。
ート電極の側壁に形成された第１のサイドウォール膜
と、前記第１のサイドウォール膜をマスクに形成された
ソース、ドレイン領域と、前記第１のサイドウォール膜
の側壁に形成され、プラズマＣＶＤ法を用いて形成され
た第２のサイドウォール膜と、前記第２のサイドウォー
ル膜をマスクに前記ソース、ドレイン領域上に形成され
た金属シリサイド層と、を有する。
【００２３】このような手段によれば、ソース、ドレイ
ン領域の端部と金属シリサイド層の端部とが、第２のサ
イドウォール膜の膜厚に対応する距離、離れているの
で、リーク電流を低く抑えることができる。
ン領域の端部と金属シリサイド層の端部とが、第２のサ
イドウォール膜の膜厚に対応する距離、離れているの
で、リーク電流を低く抑えることができる。
【００２４】また、第２のサイドウォール膜がプラズマ
ＣＶＤ法により形成されているので、ソース、ドレイン
領域の特性を良くすることができる。
ＣＶＤ法により形成されているので、ソース、ドレイン
領域の特性を良くすることができる。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００２６】（実施の形態１）図１は、本実施の形態の
ＳＲＡＭのメモリセルを示す等価回路図である。図示の
ように、このメモリセルＭＣは、一対の相補性データ線
（データ線ＤＬ、／ＤＬ）とワード線ＷＬとの交差部に
配置され、一対の駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 、一
対の負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 および一対の転送
用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 により構成されている。駆
動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 および転送用ＭＩＳＦＥ
ＴＱｔ1,Ｑｔ2 はｎチャネル型ＭＩＳＦＥＴで構成さ
れ、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 はｐチャネル型Ｍ
ＩＳＦＥＴで構成されている。
ＳＲＡＭのメモリセルを示す等価回路図である。図示の
ように、このメモリセルＭＣは、一対の相補性データ線
（データ線ＤＬ、／ＤＬ）とワード線ＷＬとの交差部に
配置され、一対の駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 、一
対の負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 および一対の転送
用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 により構成されている。駆
動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 および転送用ＭＩＳＦＥ
ＴＱｔ1,Ｑｔ2 はｎチャネル型ＭＩＳＦＥＴで構成さ
れ、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 はｐチャネル型Ｍ
ＩＳＦＥＴで構成されている。
【００２７】メモリセルＭＣを構成する上記６個のＭＩ
ＳＦＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ1 および負荷
用ＭＩＳＦＥＴＱｐ1 は、ＣＭＯＳインバータＩＮＶ1
を構成し、駆動用ＭＩＳＦＥＴＱｄ2 および負荷用ＭＩ
ＳＦＥＴＱｐ2 は、ＣＭＯＳインバータＩＮＶ2 を構成
している。これら一対のＣＭＯＳインバータＩＮＶ1,Ｉ
ＮＶ2 の相互の入出力端子（蓄積ノードＡ、Ｂ）は、交
差結合され、１ビットの情報を記憶する情報蓄積部とし
てのフリップフロップ回路を構成している。また、この
フリップフロップ回路の一方の入出力端子（蓄積ノード
Ａ）は、転送用ＭＩＳＦＥＴＱｔ1 のソース、ドレイン
領域の一方に接続され、他方の入出力端子（蓄積ノード
Ｂ）は、転送用ＭＩＳＦＥＴＱｔ2 のソース、ドレイン
領域の一方に接続されている。
ＳＦＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ1 および負荷
用ＭＩＳＦＥＴＱｐ1 は、ＣＭＯＳインバータＩＮＶ1
を構成し、駆動用ＭＩＳＦＥＴＱｄ2 および負荷用ＭＩ
ＳＦＥＴＱｐ2 は、ＣＭＯＳインバータＩＮＶ2 を構成
している。これら一対のＣＭＯＳインバータＩＮＶ1,Ｉ
ＮＶ2 の相互の入出力端子（蓄積ノードＡ、Ｂ）は、交
差結合され、１ビットの情報を記憶する情報蓄積部とし
てのフリップフロップ回路を構成している。また、この
フリップフロップ回路の一方の入出力端子（蓄積ノード
Ａ）は、転送用ＭＩＳＦＥＴＱｔ1 のソース、ドレイン
領域の一方に接続され、他方の入出力端子（蓄積ノード
Ｂ）は、転送用ＭＩＳＦＥＴＱｔ2 のソース、ドレイン
領域の一方に接続されている。
【００２８】さらに、転送用ＭＩＳＦＥＴＱｔ1 のソー
ス、ドレイン領域の他方はデータ線ＤＬに接続され、転
送用ＭＩＳＦＥＴＱｔ2 のソース、ドレイン領域の他方
はデータ線／ＤＬに接続されている。また、フリップフ
ロップ回路の一端（負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 の
各ソース領域）は電源電圧（Ｖcc) に接続され、他端
（駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 の各ソース領域）は
基準電圧（Ｖss) に接続されている。
ス、ドレイン領域の他方はデータ線ＤＬに接続され、転
送用ＭＩＳＦＥＴＱｔ2 のソース、ドレイン領域の他方
はデータ線／ＤＬに接続されている。また、フリップフ
ロップ回路の一端（負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 の
各ソース領域）は電源電圧（Ｖcc) に接続され、他端
（駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 の各ソース領域）は
基準電圧（Ｖss) に接続されている。
【００２９】上記回路の動作を説明すると、一方のＣＭ
ＯＳインバータＩＮＶ1 の蓄積ノードＡが高電位
（“Ｈ" ）であるときには、駆動用ＭＩＳＦＥＴＱｄ2
がＯＮになるので、他方のＣＭＯＳインバータＩＮＶ2
の蓄積ノードＢが低電位（“Ｌ" ）になる。従って、駆
動用ＭＩＳＦＥＴＱｄ1 がＯＦＦになり、蓄積ノードＡ
の高電位（“Ｈ" ）が保持される。すなわち、一対のＣ
ＭＯＳインバータＩＮＶ1,ＩＮＶ2 を交差結合させたラ
ッチ回路によって相互の蓄積ノードＡ、Ｂの状態が保持
され、電源電圧が印加されている間、情報が保存され
る。
ＯＳインバータＩＮＶ1 の蓄積ノードＡが高電位
（“Ｈ" ）であるときには、駆動用ＭＩＳＦＥＴＱｄ2
がＯＮになるので、他方のＣＭＯＳインバータＩＮＶ2
の蓄積ノードＢが低電位（“Ｌ" ）になる。従って、駆
動用ＭＩＳＦＥＴＱｄ1 がＯＦＦになり、蓄積ノードＡ
の高電位（“Ｈ" ）が保持される。すなわち、一対のＣ
ＭＯＳインバータＩＮＶ1,ＩＮＶ2 を交差結合させたラ
ッチ回路によって相互の蓄積ノードＡ、Ｂの状態が保持
され、電源電圧が印加されている間、情報が保存され
る。
【００３０】転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のそれぞ
れのゲート電極にはワード線ＷＬが接続され、このワー
ド線ＷＬによって転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 の導
通、非導通が制御される。すなわち、ワード線ＷＬが高
電位（“Ｈ" ）であるときには、転送用ＭＩＳＦＥＴＱ
ｔ1,Ｑｔ2 がＯＮになり、フリップフロップ回路と相補
性データ線（データ線ＤＬ，／ＤＬ）とが電気的に接続
されるので、蓄積ノードＡ、Ｂの電位状態（“Ｈ" また
は“Ｌ" ）がデータ線ＤＬ、／ＤＬに現れ、メモリセル
ＭＣの情報として読み出される。
れのゲート電極にはワード線ＷＬが接続され、このワー
ド線ＷＬによって転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 の導
通、非導通が制御される。すなわち、ワード線ＷＬが高
電位（“Ｈ" ）であるときには、転送用ＭＩＳＦＥＴＱ
ｔ1,Ｑｔ2 がＯＮになり、フリップフロップ回路と相補
性データ線（データ線ＤＬ，／ＤＬ）とが電気的に接続
されるので、蓄積ノードＡ、Ｂの電位状態（“Ｈ" また
は“Ｌ" ）がデータ線ＤＬ、／ＤＬに現れ、メモリセル
ＭＣの情報として読み出される。
【００３１】メモリセルＭＣに情報を書き込むには、ワ
ード線ＷＬを“Ｈ" 電位レベル、転送用ＭＩＳＦＥＴＱ
ｔ1,Ｑｔ2 をＯＮ状態にしてデータ線ＤＬ、／ＤＬの情
報を蓄積ノードＡ、Ｂに伝達する。
ード線ＷＬを“Ｈ" 電位レベル、転送用ＭＩＳＦＥＴＱ
ｔ1,Ｑｔ2 をＯＮ状態にしてデータ線ＤＬ、／ＤＬの情
報を蓄積ノードＡ、Ｂに伝達する。
【００３２】次に、本実施の形態のＳＲＡＭの製造方法
を図２〜図１７を用いて説明する。
を図２〜図１７を用いて説明する。
【００３３】まず、図２および図３に示すように、シリ
コン基板１中に素子分離２を形成する。この素子分離２
は、以下のように形成する。例えば１〜１０Ωcm程度の
比抵抗を有するｐ型の単結晶シリコンからなるシリコン
基板１をエッチングすることにより深さ２５０nm程度の
素子分離溝を形成する。
コン基板１中に素子分離２を形成する。この素子分離２
は、以下のように形成する。例えば１〜１０Ωcm程度の
比抵抗を有するｐ型の単結晶シリコンからなるシリコン
基板１をエッチングすることにより深さ２５０nm程度の
素子分離溝を形成する。
【００３４】その後、シリコン基板１を約１０００℃で
熱酸化することによって、溝の内壁に膜厚１０nm程度の
薄い酸化シリコン膜（図示せず）を形成する。この酸化
シリコン膜は、溝の内壁に生じたドライエッチングのダ
メージを回復すると共に、次の工程で溝の内部に埋め込
まれる酸化シリコン膜５とシリコン基板１との界面に生
じるストレスを緩和するために形成する。
熱酸化することによって、溝の内壁に膜厚１０nm程度の
薄い酸化シリコン膜（図示せず）を形成する。この酸化
シリコン膜は、溝の内壁に生じたドライエッチングのダ
メージを回復すると共に、次の工程で溝の内部に埋め込
まれる酸化シリコン膜５とシリコン基板１との界面に生
じるストレスを緩和するために形成する。
【００３５】次に、溝の内部を含むシリコン基板１上に
ＣＶＤ（Chemical Vapor deposition）法で膜厚４５０
〜５００nm程度の酸化シリコン膜５を堆積し、化学的機
械研磨（ＣＭＰ；Chemical Mechanical Polishing）法
で溝の上部の酸化シリコン膜５を研磨し、その表面を平
坦化する。
ＣＶＤ（Chemical Vapor deposition）法で膜厚４５０
〜５００nm程度の酸化シリコン膜５を堆積し、化学的機
械研磨（ＣＭＰ；Chemical Mechanical Polishing）法
で溝の上部の酸化シリコン膜５を研磨し、その表面を平
坦化する。
【００３６】次に、シリコン基板１にｐ型不純物（ホウ
素）およびｎ型不純物（例えばリン）をイオン打ち込み
した後、約１０００℃の熱処理で上記不純物を拡散させ
ることによって、シリコン基板１にｐ型ウエル３（図
２）およびｎ型ウエル４（図３）を形成する。
素）およびｎ型不純物（例えばリン）をイオン打ち込み
した後、約１０００℃の熱処理で上記不純物を拡散させ
ることによって、シリコン基板１にｐ型ウエル３（図
２）およびｎ型ウエル４（図３）を形成する。
【００３７】ここで、メモリセルＭＣを構成する６個の
ＭＩＳＦＥＴ（Ｑｔ１、Ｑｔ２、Ｑｄ１、Ｑｄ２、Ｑｐ
１、Ｑｐ２）のうちｎチャネル型ＭＩＳＦＥＴ（Ｑｔ
１、Ｑｄ１、Ｑｔ２、Ｑｄ２）は、ｐ型ウエル３上に形
成され、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ１、Ｑｐ２）
は、ｎ型ウエル４上に形成される。
ＭＩＳＦＥＴ（Ｑｔ１、Ｑｔ２、Ｑｄ１、Ｑｄ２、Ｑｐ
１、Ｑｐ２）のうちｎチャネル型ＭＩＳＦＥＴ（Ｑｔ
１、Ｑｄ１、Ｑｔ２、Ｑｄ２）は、ｐ型ウエル３上に形
成され、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ１、Ｑｐ２）
は、ｎ型ウエル４上に形成される。
【００３８】次に、シリコン基板１の主表面にｎチャネ
ル型ＭＩＳＦＥＴ（Ｑｔ１、Ｑｄ１、Ｑｔ２、Ｑｄ２）
およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ１、Ｑｐ２）を
形成する。
ル型ＭＩＳＦＥＴ（Ｑｔ１、Ｑｄ１、Ｑｔ２、Ｑｄ２）
およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ１、Ｑｐ２）を
形成する。
【００３９】以下、これらのウエル３、４上にＭＩＳＦ
ＥＴを形成する工程について説明するが、６個のＭＩＳ
ＦＥＴ（Ｑｔ１、Ｑｔ２、Ｑｄ１、Ｑｄ２、Ｑｐ１、Ｑ
ｐ２）は同様の工程で形成されるため、ｎチャネル型Ｍ
ＩＳＦＥＴＱｄ１を例に、説明する。
ＥＴを形成する工程について説明するが、６個のＭＩＳ
ＦＥＴ（Ｑｔ１、Ｑｔ２、Ｑｄ１、Ｑｄ２、Ｑｐ１、Ｑ
ｐ２）は同様の工程で形成されるため、ｎチャネル型Ｍ
ＩＳＦＥＴＱｄ１を例に、説明する。
【００４０】まず、図４に示すように、フッ酸系の洗浄
液を用いてシリコン基板１（ｐ型ウエル３）の表面をウ
ェット洗浄した後、約８００℃の熱酸化でｐ型ウエル３
の表面に膜厚３nm程度の清浄なゲート酸化膜（図示せ
ず）を形成する。
液を用いてシリコン基板１（ｐ型ウエル３）の表面をウ
ェット洗浄した後、約８００℃の熱酸化でｐ型ウエル３
の表面に膜厚３nm程度の清浄なゲート酸化膜（図示せ
ず）を形成する。
【００４１】次に、ゲート酸化膜の上部に膜厚２５０nm
程度の低抵抗多結晶シリコン膜９をＣＶＤ法で堆積す
る。次に、フォトレジスト膜（図示せず）をマスクにし
て多結晶シリコン膜９をドライエッチングすることによ
り、多結晶シリコン膜９からなるゲート電極Ｇを形成す
る。このゲート電極の幅は、約０．１８μｍである。
程度の低抵抗多結晶シリコン膜９をＣＶＤ法で堆積す
る。次に、フォトレジスト膜（図示せず）をマスクにし
て多結晶シリコン膜９をドライエッチングすることによ
り、多結晶シリコン膜９からなるゲート電極Ｇを形成す
る。このゲート電極の幅は、約０．１８μｍである。
【００４２】次に、ｐ型ウエル３上のゲート電極Ｇの両
側にｎ型不純物（リン）を注入することによってｎ-型
半導体領域１３を形成する。
側にｎ型不純物（リン）を注入することによってｎ-型
半導体領域１３を形成する。
【００４３】次いで、ｐ型ウエル３上のゲート電極Ｇの
両側にｐ型不純物（ホウ素）を斜めイオン打ち込みする
ことによってポケットイオン領域ｐＫｐを形成する。こ
のポケットイオン領域ｐＫｐは、後述するソース、ドレ
イン領域（ｎ+型半導体領域１７）端部からゲート電極
下まで延在し、このソース、ドレイン領域と逆の導電型
である。このポケットイオン領域ｐＫｐの不純物濃度
は、ｐ型ウエル３の不純物濃度より高い。
両側にｐ型不純物（ホウ素）を斜めイオン打ち込みする
ことによってポケットイオン領域ｐＫｐを形成する。こ
のポケットイオン領域ｐＫｐは、後述するソース、ドレ
イン領域（ｎ+型半導体領域１７）端部からゲート電極
下まで延在し、このソース、ドレイン領域と逆の導電型
である。このポケットイオン領域ｐＫｐの不純物濃度
は、ｐ型ウエル３の不純物濃度より高い。
【００４４】このポケットイオン領域ｐＫｐは、いわゆ
る、パンチスルー現象の発生を抑制するために形成す
る。このパンチスルー現象とは、ソースおよびドレイン
から延びてくる空乏層がつながってしまうことにより、
チャネルが形成されなくてもソース、ドレイン間に電流
が流れてしまう現象をいう。そこで、チャネル領域下に
ソース、ドレイン領域を構成する不純物とは反対の導電
型の不純物からなる領域（ポケットイオン領域）を形成
することによって、ソースおよびドレインから延びる空
乏層の広がりを抑えるのである。
る、パンチスルー現象の発生を抑制するために形成す
る。このパンチスルー現象とは、ソースおよびドレイン
から延びてくる空乏層がつながってしまうことにより、
チャネルが形成されなくてもソース、ドレイン間に電流
が流れてしまう現象をいう。そこで、チャネル領域下に
ソース、ドレイン領域を構成する不純物とは反対の導電
型の不純物からなる領域（ポケットイオン領域）を形成
することによって、ソースおよびドレインから延びる空
乏層の広がりを抑えるのである。
【００４５】次いで、図５に示すように、シリコン基板
１上にＣＶＤ（Chemical Vapor Deposition）法で膜厚
１００nm程度の酸化シリコン膜１６を堆積する。次い
で、図６に示すように、酸化シリコン膜１６を異方的に
エッチングすることによって、ゲート電極Ｇの側壁に第
１のサイドウォール膜１６ｓを形成する。
１上にＣＶＤ（Chemical Vapor Deposition）法で膜厚
１００nm程度の酸化シリコン膜１６を堆積する。次い
で、図６に示すように、酸化シリコン膜１６を異方的に
エッチングすることによって、ゲート電極Ｇの側壁に第
１のサイドウォール膜１６ｓを形成する。
【００４６】次に、図７に示すように、ｐ型ウエル３に
ｎ型不純物（リンまたはヒ素）をイオン打ち込みするこ
とによってｎ+型半導体領域１７（ソース、ドレイン領
域）を形成する。このｎ+型半導体領域１７（ソース、
ドレイン領域）の接合深さは、５０〜１５０ｎｍ程度で
ある。ここで、ｎ+型半導体領域１７（ソース、ドレイ
ン領域）の接合深さとは、シリコン基板１の表面からそ
の導電型がｐ型に変わるまでの距離をいう。
ｎ型不純物（リンまたはヒ素）をイオン打ち込みするこ
とによってｎ+型半導体領域１７（ソース、ドレイン領
域）を形成する。このｎ+型半導体領域１７（ソース、
ドレイン領域）の接合深さは、５０〜１５０ｎｍ程度で
ある。ここで、ｎ+型半導体領域１７（ソース、ドレイ
ン領域）の接合深さとは、シリコン基板１の表面からそ
の導電型がｐ型に変わるまでの距離をいう。
【００４７】次いで、ｐ型ウエル３にｎ型不純物（リン
またはヒ素）をイオン打ち込みすることによってｎ-型
半導体領域ＮＭを形成する。このｎ-型半導体領域ＮＭ
の接合深さは、ｎ+型半導体領域１７（ソース、ドレイ
ン領域）の接合深さより深く、その不純物濃度は、ｎ+
型半導体領域１７（ソース、ドレイン領域）の不純物濃
度より低い。このｎ-型半導体領域ＮＭは、ｎ+型半導体
領域１７（ソース、ドレイン領域）とｐ型ウエル３との
接合容量を低減するために形成する。即ち、ｎ+型半導
体領域１７（ソース、ドレイン領域）とｐ型ウエル３と
の間にｎ-型半導体領域ＮＭを設けることによって、ｎ+
型半導体領域１７（ソース、ドレイン領域）とｐ型ウエ
ル３との間に形成される空乏層ののびが大きくなり、ｎ
+型半導体領域１７（ソース、ドレイン領域）とｐ型ウ
エル３との間の接合容量を低減することができる。
またはヒ素）をイオン打ち込みすることによってｎ-型
半導体領域ＮＭを形成する。このｎ-型半導体領域ＮＭ
の接合深さは、ｎ+型半導体領域１７（ソース、ドレイ
ン領域）の接合深さより深く、その不純物濃度は、ｎ+
型半導体領域１７（ソース、ドレイン領域）の不純物濃
度より低い。このｎ-型半導体領域ＮＭは、ｎ+型半導体
領域１７（ソース、ドレイン領域）とｐ型ウエル３との
接合容量を低減するために形成する。即ち、ｎ+型半導
体領域１７（ソース、ドレイン領域）とｐ型ウエル３と
の間にｎ-型半導体領域ＮＭを設けることによって、ｎ+
型半導体領域１７（ソース、ドレイン領域）とｐ型ウエ
ル３との間に形成される空乏層ののびが大きくなり、ｎ
+型半導体領域１７（ソース、ドレイン領域）とｐ型ウ
エル３との間の接合容量を低減することができる。
【００４８】続いて、図８に示すように、シリコン基板
１（ｎ+型半導体領域１７）、第１のサイドウォール膜
１６ｓおよびゲート電極Ｇ上に、プラズマＣＶＤ法によ
り膜厚５０ｎｍ以上の酸化シリコン膜２０を堆積する。
１（ｎ+型半導体領域１７）、第１のサイドウォール膜
１６ｓおよびゲート電極Ｇ上に、プラズマＣＶＤ法によ
り膜厚５０ｎｍ以上の酸化シリコン膜２０を堆積する。
【００４９】ここで、プラズマＣＶＤとは、低圧下に保
持されたガスに高電界を印加することにより発生したプ
ラズマ中で、気層中の反応活性種を反応させることによ
り固体物質（この場合、酸化シリコン膜２０）を堆積さ
せる方法をいう。この方法では、プラズマにより反応活
性種の生成が促進され、また、反応も促進されるため、
一般的なＣＶＤ（熱ＣＶＤ）と比較して、低温で良質な
膜が得られる。この酸化シリコン膜２０の成膜温度は、
３００℃〜５００℃である。
持されたガスに高電界を印加することにより発生したプ
ラズマ中で、気層中の反応活性種を反応させることによ
り固体物質（この場合、酸化シリコン膜２０）を堆積さ
せる方法をいう。この方法では、プラズマにより反応活
性種の生成が促進され、また、反応も促進されるため、
一般的なＣＶＤ（熱ＣＶＤ）と比較して、低温で良質な
膜が得られる。この酸化シリコン膜２０の成膜温度は、
３００℃〜５００℃である。
【００５０】続いて、図９に示すように、酸化シリコン
膜２０を異方的にエッチングすることによって、ゲート
電極Ｇの側壁に第２のサイドウォール膜２０ｓを形成す
る。この第２のサイドウォール膜２０ｓの膜厚は、１０
ｎｍ以上であることが望ましい。このサイドウォール膜
の膜厚とは、サイドウォール膜２０ｓの下端のゲート長
方向の幅をいう。
膜２０を異方的にエッチングすることによって、ゲート
電極Ｇの側壁に第２のサイドウォール膜２０ｓを形成す
る。この第２のサイドウォール膜２０ｓの膜厚は、１０
ｎｍ以上であることが望ましい。このサイドウォール膜
の膜厚とは、サイドウォール膜２０ｓの下端のゲート長
方向の幅をいう。
【００５１】次に、シリコン基板１の表面を、フッ酸系
の洗浄液を用いて洗浄する。この洗浄は、シリコン基板
１の表面の不純物や自然酸化膜を除去するために行われ
る。次いで、図１０に示すように、スパッタ法によりＣ
ｏ膜２１を堆積する。次いで、５００から５４０℃で１
分間の熱処理を施すことにより、シリコン基板１（ｎ +
型半導体領域１７）とＣｏ膜２１との接触部およびゲー
ト電極ＧとＣｏ膜２１との接触部においてシリサイド化
反応をおこさせる。
の洗浄液を用いて洗浄する。この洗浄は、シリコン基板
１の表面の不純物や自然酸化膜を除去するために行われ
る。次いで、図１０に示すように、スパッタ法によりＣ
ｏ膜２１を堆積する。次いで、５００から５４０℃で１
分間の熱処理を施すことにより、シリコン基板１（ｎ +
型半導体領域１７）とＣｏ膜２１との接触部およびゲー
ト電極ＧとＣｏ膜２１との接触部においてシリサイド化
反応をおこさせる。
【００５２】次いで、図１１に示すように、未反応のＣ
ｏ膜をエッチングにより除去し、シリコン基板１（ｎ+
型半導体領域１７）およびゲート電極Ｇ上に、ＣｏＳｉ
2層２１ａを残存させる。次いで、７００から８００℃
で、１分間程度の熱処理を施し、ＣｏＳｉ2層２１ａを
低抵抗化する。このＣｏＳｉ2層の膜厚は、２０〜４０
ｎｍ、シート抵抗は、５〜１２Ω／□である。
ｏ膜をエッチングにより除去し、シリコン基板１（ｎ+
型半導体領域１７）およびゲート電極Ｇ上に、ＣｏＳｉ
2層２１ａを残存させる。次いで、７００から８００℃
で、１分間程度の熱処理を施し、ＣｏＳｉ2層２１ａを
低抵抗化する。このＣｏＳｉ2層の膜厚は、２０〜４０
ｎｍ、シート抵抗は、５〜１２Ω／□である。
【００５３】このように、本実施の形態においては、プ
ラズマＣＶＤにより形成された酸化シリコン膜２０を用
いて第２のサイドウォール膜２０ｓを形成した後、この
第２のサイドウォール膜２０ｓをマスクに、ＣｏＳｉ2
層２１ａを形成したので、ソース、ドレイン領域（ｎ+
型半導体領域１７）の接合端部とＣｏＳｉ2層２１ａの
端部との間を確保することができる。
ラズマＣＶＤにより形成された酸化シリコン膜２０を用
いて第２のサイドウォール膜２０ｓを形成した後、この
第２のサイドウォール膜２０ｓをマスクに、ＣｏＳｉ2
層２１ａを形成したので、ソース、ドレイン領域（ｎ+
型半導体領域１７）の接合端部とＣｏＳｉ2層２１ａの
端部との間を確保することができる。
【００５４】即ち、第２のサイドウォール膜２０ｓを形
成しない場合は、ソース、ドレイン領域（ｎ+型半導体
領域１７）を形成する際のマスクである第１のサイドウ
ォール膜１６ｓをマスクとしてシリサイド化反応が起こ
るため、図１２に示すように、ＣｏＳｉ2層２１ａの端
部において、ＣｏＳｉ2層２１ａが、ソース、ドレイン
領域（ｎ+型半導体領域１７）の接合面を超えて、シリ
コン基板１（ｐ型ウエル３）まで到達するような現象が
起こり得る。特に、ポケットイオン領域ｐＫｐが形成さ
れている場合に、このような現象が発生すると、リーク
電流が大きくなる。
成しない場合は、ソース、ドレイン領域（ｎ+型半導体
領域１７）を形成する際のマスクである第１のサイドウ
ォール膜１６ｓをマスクとしてシリサイド化反応が起こ
るため、図１２に示すように、ＣｏＳｉ2層２１ａの端
部において、ＣｏＳｉ2層２１ａが、ソース、ドレイン
領域（ｎ+型半導体領域１７）の接合面を超えて、シリ
コン基板１（ｐ型ウエル３）まで到達するような現象が
起こり得る。特に、ポケットイオン領域ｐＫｐが形成さ
れている場合に、このような現象が発生すると、リーク
電流が大きくなる。
【００５５】これに対して、本実施の形態においては、
第２のサイドウォール膜２０ｓをマスクに、ＣｏＳｉ2
層２１ａを形成したので、図１３に示すように、ソー
ス、ドレイン領域（ｎ+型半導体領域１７）の接合端部
とＣｏＳｉ2層２１ａの端部との間（距離Ｄ）を確保す
ることができ、例えば、図１２に示すようなＣｏＳｉ2
層２１ａが形成された場合であっても、ＣｏＳｉ2層２
１ａが、ソース、ドレイン領域（ｎ+型半導体領域１
７）の接合面を超えにくくなる。従って、リーク電流を
低減することができる。なお、図１３においては、ポケ
ットイオン領域ｐＫｐおよびｎ-型半導体領域ＮＭの記
載を省略している。図１３に示すように、ＣｏＳｉ2２
１ａの底面に凹凸が形成されるのは、シリコン基板１の
表面に、前述の洗浄で除去しきれなかった不純物や自然
酸化膜が存在し、これら有無に対応して金属シリサイド
層が厚く形成される箇所と薄く形成される箇所とが生じ
てしまうためと考えられる。
第２のサイドウォール膜２０ｓをマスクに、ＣｏＳｉ2
層２１ａを形成したので、図１３に示すように、ソー
ス、ドレイン領域（ｎ+型半導体領域１７）の接合端部
とＣｏＳｉ2層２１ａの端部との間（距離Ｄ）を確保す
ることができ、例えば、図１２に示すようなＣｏＳｉ2
層２１ａが形成された場合であっても、ＣｏＳｉ2層２
１ａが、ソース、ドレイン領域（ｎ+型半導体領域１
７）の接合面を超えにくくなる。従って、リーク電流を
低減することができる。なお、図１３においては、ポケ
ットイオン領域ｐＫｐおよびｎ-型半導体領域ＮＭの記
載を省略している。図１３に示すように、ＣｏＳｉ2２
１ａの底面に凹凸が形成されるのは、シリコン基板１の
表面に、前述の洗浄で除去しきれなかった不純物や自然
酸化膜が存在し、これら有無に対応して金属シリサイド
層が厚く形成される箇所と薄く形成される箇所とが生じ
てしまうためと考えられる。
【００５６】また、本実施の形態においては、プラズマ
ＣＶＤにより形成された酸化シリコン膜２０を用いて第
２のサイドウォール膜２０ｓを形成したので、ソース、
ドレイン領域（ｎ+型半導体領域１７）形成後に、シリ
コン基板１に加えられる温度を３００℃〜５００℃程度
に抑えられることができる。従って、シリコン基板１が
高温にさらされることにより起こるソース、ドレイン領
域（ｎ+型半導体領域１７）の伸びを抑えることができ
る。例えば、一般的な熱ＣＶＤにより形成された酸化シ
リコン膜１２０を用いて第２のサイドウォール膜１２０
ｓを形成した場合には、シリコン基板１が約７００℃〜
８００℃の高温にさらされることとなり、図１４に示す
ように、ソース、ドレイン領域（ｎ+型半導体領域２１
７）中の不純物がさらに拡散し、ソース、ドレイン領域
が伸びてしまう。その結果、パンチスルー現象を引き起
こし、ＭＩＳＦＥＴ特性の劣化を招く。
ＣＶＤにより形成された酸化シリコン膜２０を用いて第
２のサイドウォール膜２０ｓを形成したので、ソース、
ドレイン領域（ｎ+型半導体領域１７）形成後に、シリ
コン基板１に加えられる温度を３００℃〜５００℃程度
に抑えられることができる。従って、シリコン基板１が
高温にさらされることにより起こるソース、ドレイン領
域（ｎ+型半導体領域１７）の伸びを抑えることができ
る。例えば、一般的な熱ＣＶＤにより形成された酸化シ
リコン膜１２０を用いて第２のサイドウォール膜１２０
ｓを形成した場合には、シリコン基板１が約７００℃〜
８００℃の高温にさらされることとなり、図１４に示す
ように、ソース、ドレイン領域（ｎ+型半導体領域２１
７）中の不純物がさらに拡散し、ソース、ドレイン領域
が伸びてしまう。その結果、パンチスルー現象を引き起
こし、ＭＩＳＦＥＴ特性の劣化を招く。
【００５７】しかしながら、本実施の形態においては、
ソース、ドレイン領域（ｎ+型半導体領域１７）形成後
に、シリコン基板１に加えられる温度を３００℃〜５０
０℃程度に抑えられることができ、前述のＭＩＳＦＥＴ
の特性の劣化を回避することができる。
ソース、ドレイン領域（ｎ+型半導体領域１７）形成後
に、シリコン基板１に加えられる温度を３００℃〜５０
０℃程度に抑えられることができ、前述のＭＩＳＦＥＴ
の特性の劣化を回避することができる。
【００５８】ここで、本実施の形態においては、第１の
サイドウォール膜１６ｓを、一般的なＣＶＤ（熱ＣＶ
Ｄ）により形成しているため、ｎ-型半導体領域１３の
伸びが憂慮されるが、ｎ-型半導体領域１３は不純物濃
度が低いため、ＭＩＳＦＥＴ特性に大きな影響は与えな
い。もちろん、第１のサイドウォール膜１６ｓを、プラ
ズマＣＶＤにより形成してもよいが、熱ＣＶＤにより形
成した膜の方が、カバレッジが良く、また、基板に対す
るダメージも小さいことから、第１のサイドウォール膜
は、熱ＣＶＤにより形成し、第２のサイドウォール膜
は、プラズマＣＶＤにより形成するといった組み合わせ
がより好ましいと思われる。
サイドウォール膜１６ｓを、一般的なＣＶＤ（熱ＣＶ
Ｄ）により形成しているため、ｎ-型半導体領域１３の
伸びが憂慮されるが、ｎ-型半導体領域１３は不純物濃
度が低いため、ＭＩＳＦＥＴ特性に大きな影響は与えな
い。もちろん、第１のサイドウォール膜１６ｓを、プラ
ズマＣＶＤにより形成してもよいが、熱ＣＶＤにより形
成した膜の方が、カバレッジが良く、また、基板に対す
るダメージも小さいことから、第１のサイドウォール膜
は、熱ＣＶＤにより形成し、第２のサイドウォール膜
は、プラズマＣＶＤにより形成するといった組み合わせ
がより好ましいと思われる。
【００５９】また、本実施の形態においては、プラズマ
ＣＶＤにより形成された酸化シリコン膜２０を用いて第
２のサイドウォール膜２０ｓを形成したが、プラズマＣ
ＶＤにより形成された窒化シリコン膜２２０を用いて第
２のサイドウォール膜２２０ｓを形成してもよい。
ＣＶＤにより形成された酸化シリコン膜２０を用いて第
２のサイドウォール膜２０ｓを形成したが、プラズマＣ
ＶＤにより形成された窒化シリコン膜２２０を用いて第
２のサイドウォール膜２２０ｓを形成してもよい。
【００６０】この場合、シリコン基板１の表面の洗浄時
の第２のサイドウォール膜２０ｓの膜減りを低減するこ
とができる。即ち、図１５に示すように、Ｃｏ膜２１の
堆積前のシリコン基板１の表面の洗浄を過度に行うと、
第２のサイドウォール膜３２０ｓの表面がエッチングさ
れてしまい、第２のサイドウォール膜３２０ｓの膜厚が
小さくなる。その結果、ソース、ドレイン領域（ｎ+型
半導体領域１７）の接合端部とＣｏＳｉ2層２１ａの端
部が接近し、リーク電流が増大してしまう恐れがある。
の第２のサイドウォール膜２０ｓの膜減りを低減するこ
とができる。即ち、図１５に示すように、Ｃｏ膜２１の
堆積前のシリコン基板１の表面の洗浄を過度に行うと、
第２のサイドウォール膜３２０ｓの表面がエッチングさ
れてしまい、第２のサイドウォール膜３２０ｓの膜厚が
小さくなる。その結果、ソース、ドレイン領域（ｎ+型
半導体領域１７）の接合端部とＣｏＳｉ2層２１ａの端
部が接近し、リーク電流が増大してしまう恐れがある。
【００６１】これに対し、第２のサイドウォール膜２２
０ｓを窒化シリコン膜とすれば、フッ酸系洗浄液による
膜減りを低減することができ、ソース、ドレイン領域
（ｎ+型半導体領域１７）の接合端部とＣｏＳｉ2層２１
ａの端部との間を確保することができる。
０ｓを窒化シリコン膜とすれば、フッ酸系洗浄液による
膜減りを低減することができ、ソース、ドレイン領域
（ｎ+型半導体領域１７）の接合端部とＣｏＳｉ2層２１
ａの端部との間を確保することができる。
【００６２】なお、このリーク電流の増加を回避するた
め、ＣｏＳｉ2層２１ａを薄く形成することも考えられ
るが、ＣｏＳｉ2層２１ａを薄くした場合には、所望の
シート抵抗（本実施の形態の場合、５〜１２Ω／□）を
確保することができなくなる。
め、ＣｏＳｉ2層２１ａを薄く形成することも考えられ
るが、ＣｏＳｉ2層２１ａを薄くした場合には、所望の
シート抵抗（本実施の形態の場合、５〜１２Ω／□）を
確保することができなくなる。
【００６３】また、このＣｏＳｉ2層２１ａは、ゲート
電極Ｇ上にも形成され、ゲート電極Ｇの抵抗を低くする
役割も有している。従って、ＣｏＳｉ2層２１ａを薄く
形成すると、金属シリサイド層の凝集現象により金属シ
リサイド層が形成されない領域や断線が生じてしまう。
電極Ｇ上にも形成され、ゲート電極Ｇの抵抗を低くする
役割も有している。従って、ＣｏＳｉ2層２１ａを薄く
形成すると、金属シリサイド層の凝集現象により金属シ
リサイド層が形成されない領域や断線が生じてしまう。
【００６４】このようなＣｏＳｉ2層２１ａが形成され
ない領域や断線が生じると、ゲート電極が高抵抗化し、
動作速度が小さくなる。その結果、メモリセルとしての
動作を所定の時間内に行うことができず、不良となる。
ない領域や断線が生じると、ゲート電極が高抵抗化し、
動作速度が小さくなる。その結果、メモリセルとしての
動作を所定の時間内に行うことができず、不良となる。
【００６５】さらに、図１６に示すように、素子分離２
の端部は、いわゆるリセス等の発生により段差が生じて
いる。ゲート電極がこの段差上に形成される場合には、
この段差に対応して、ゲート電極上にも段差ｓが生じ
る。この段差上には、金属シリサイド層が、特に薄く形
成されるため前述したような断線が生じ易い。図１６
は、図１１にしめしたシリコン基板のゲート電極と延在
方向（紙面に対して垂直な方向）の断面図である。
の端部は、いわゆるリセス等の発生により段差が生じて
いる。ゲート電極がこの段差上に形成される場合には、
この段差に対応して、ゲート電極上にも段差ｓが生じ
る。この段差上には、金属シリサイド層が、特に薄く形
成されるため前述したような断線が生じ易い。図１６
は、図１１にしめしたシリコン基板のゲート電極と延在
方向（紙面に対して垂直な方向）の断面図である。
【００６６】従って、ゲート電極上のＣｏＳｉ2層２１
ａの断線を防止するためには、ＣｏＳｉ2層２１ａの薄
膜化には限界がある。
ａの断線を防止するためには、ＣｏＳｉ2層２１ａの薄
膜化には限界がある。
【００６７】しかしながら、本実施の形態においては、
ＣｏＳｉ2層２１ａの膜厚をある程度確保することがで
きるので、ゲート電極Ｇ上のＣｏＳｉ2層２１ａの断線
を防止しつつ、リーク電流を防止することができる。
ＣｏＳｉ2層２１ａの膜厚をある程度確保することがで
きるので、ゲート電極Ｇ上のＣｏＳｉ2層２１ａの断線
を防止しつつ、リーク電流を防止することができる。
【００６８】ここまでの工程で、メモリセルＭＣを構成
するｎチャネル型ＭＩＳＦＥＴＱｄ１が完成する。前述
した通り、他のｎチャネル型ＭＩＳＦＥＴ（Ｑｔ１、Ｑ
ｔ２、Ｑｄ１、Ｑｄ２）は同様の工程で形成されるため
その説明を省略する。また、ｐチャネル型（Ｑｐ１、Ｑ
ｐ２）は、ｎ型ウエル４上に形成する半導体領域（ｎ -
型半導体領域、ｎ+型半導体領域等）の導電型が異なる
点等を除けば同様であるためその説明を省略する。図１
７に、ｐチャネル型ＭＩＳＦＥＴＱｐ１の断面図を示
す。１４は、ｐ-型半導体領域、１８は、ｐ+型半導体領
域（ソース、ドレイン領域）、ｐＫｎは、ｎ型のポケッ
トイオン領域、ＰＭは、ｐ-型半導体領域を示す。
するｎチャネル型ＭＩＳＦＥＴＱｄ１が完成する。前述
した通り、他のｎチャネル型ＭＩＳＦＥＴ（Ｑｔ１、Ｑ
ｔ２、Ｑｄ１、Ｑｄ２）は同様の工程で形成されるため
その説明を省略する。また、ｐチャネル型（Ｑｐ１、Ｑ
ｐ２）は、ｎ型ウエル４上に形成する半導体領域（ｎ -
型半導体領域、ｎ+型半導体領域等）の導電型が異なる
点等を除けば同様であるためその説明を省略する。図１
７に、ｐチャネル型ＭＩＳＦＥＴＱｐ１の断面図を示
す。１４は、ｐ-型半導体領域、１８は、ｐ+型半導体領
域（ソース、ドレイン領域）、ｐＫｎは、ｎ型のポケッ
トイオン領域、ＰＭは、ｐ-型半導体領域を示す。
【００６９】この後、ＭＩＳＦＥＴ上に、層間絶縁膜を
介し第１層配線Ｍ１および第２層配線Ｍ２（ＷＬ、Ｄ
Ｌ、／ＤＬ等）が形成されるが、これらの製造工程およ
びその構成については省略する。
介し第１層配線Ｍ１および第２層配線Ｍ２（ＷＬ、Ｄ
Ｌ、／ＤＬ等）が形成されるが、これらの製造工程およ
びその構成については省略する。
【００７０】（実施の形態２）次に、本実施の形態のＳ
ＲＡＭの製造方法を図１８〜図２２を用いて説明する。
なお、図１を用いて説明した回路構成および図２〜図７
を用いて説明したｎ+型半導体領域１７（ソース、ドレ
イン領域）およびｎ-型半導体領域ＮＭ形成工程まで
は、実施の形態１の場合と同様であるためその説明を省
略する。
ＲＡＭの製造方法を図１８〜図２２を用いて説明する。
なお、図１を用いて説明した回路構成および図２〜図７
を用いて説明したｎ+型半導体領域１７（ソース、ドレ
イン領域）およびｎ-型半導体領域ＮＭ形成工程まで
は、実施の形態１の場合と同様であるためその説明を省
略する。
【００７１】まず、実施の形態１で説明した図７に示す
シリコン基板１を準備し、図１８に示すように、シリコ
ン基板１（ｎ+型半導体領域１７）、第１のサイドウォ
ール膜１６ｓおよびゲート電極Ｇ上に、ＣＶＤ法により
膜厚１０ｎｍ程度の酸化シリコン膜４１９を堆積する。
シリコン基板１を準備し、図１８に示すように、シリコ
ン基板１（ｎ+型半導体領域１７）、第１のサイドウォ
ール膜１６ｓおよびゲート電極Ｇ上に、ＣＶＤ法により
膜厚１０ｎｍ程度の酸化シリコン膜４１９を堆積する。
【００７２】続いて、図１９に示すように、酸化シリコ
ン膜４１９上に、プラズマＣＶＤ法により膜厚５０ｎｍ
以上の窒化シリコン膜４２０を堆積する。
ン膜４１９上に、プラズマＣＶＤ法により膜厚５０ｎｍ
以上の窒化シリコン膜４２０を堆積する。
【００７３】続いて、図２０に示すように、窒化シリコ
ン膜４２０を酸化シリコン膜４１９が露出するまで、異
方的にエッチングし、ゲート電極Ｇの側壁に第２のサイ
ドウォール膜４２０ｓを形成する。このサイドウォール
膜４２０ｓの膜厚は、１０ｎｍ以上であることが望まし
い。
ン膜４２０を酸化シリコン膜４１９が露出するまで、異
方的にエッチングし、ゲート電極Ｇの側壁に第２のサイ
ドウォール膜４２０ｓを形成する。このサイドウォール
膜４２０ｓの膜厚は、１０ｎｍ以上であることが望まし
い。
【００７４】このように、本実施の形態においては、酸
化シリコン膜４１９を窒化シリコン膜４２０ｓの下層に
形成し、エッチングストッパー膜としたので、シリコン
基板１の表面のエッチングを防止することができる。ま
た、プラズマＣＶＤ法により窒化シリコン膜４２０を堆
積する際、シリコン基板１上に酸化シリコン膜４１９が
形成されているため、プラズマによるシリコン基板１へ
のダメージを低減することができる。なお、この酸化シ
リコン膜４１９（エッチングストッパー膜）を、ソー
ス、ドレイン領域（ｎ+型半導体領域１７）を形成する
ためのイオン打ち込み工程前に形成し、イオンを打ち込
む際のスルー膜として用いた後、前述のエッチングスト
ッパーとして用いてもよい。
化シリコン膜４１９を窒化シリコン膜４２０ｓの下層に
形成し、エッチングストッパー膜としたので、シリコン
基板１の表面のエッチングを防止することができる。ま
た、プラズマＣＶＤ法により窒化シリコン膜４２０を堆
積する際、シリコン基板１上に酸化シリコン膜４１９が
形成されているため、プラズマによるシリコン基板１へ
のダメージを低減することができる。なお、この酸化シ
リコン膜４１９（エッチングストッパー膜）を、ソー
ス、ドレイン領域（ｎ+型半導体領域１７）を形成する
ためのイオン打ち込み工程前に形成し、イオンを打ち込
む際のスルー膜として用いた後、前述のエッチングスト
ッパーとして用いてもよい。
【００７５】次いで、第２のサイドウォール膜４２０ｓ
をマスクに酸化シリコン膜４１９をエッチングすること
によりゲート電極Ｇおよびｎ+型半導体領域１７（ソー
ス、ドレイン領域）を露出させる（図２１）。
をマスクに酸化シリコン膜４１９をエッチングすること
によりゲート電極Ｇおよびｎ+型半導体領域１７（ソー
ス、ドレイン領域）を露出させる（図２１）。
【００７６】次に、シリコン基板１の表面を、フッ酸系
の洗浄液を用いて洗浄し、図２２に示すように、スパッ
タ法によりＣｏ膜２１を堆積する。次いで、５００から
５４０℃で１分間の熱処理を施すことにより、シリコン
基板１（ｎ+型半導体領域１７）とＣｏ膜２１との接触
部およびゲート電極ＧとＣｏ膜２１との接触部において
シリサイド化反応をおこさせる。
の洗浄液を用いて洗浄し、図２２に示すように、スパッ
タ法によりＣｏ膜２１を堆積する。次いで、５００から
５４０℃で１分間の熱処理を施すことにより、シリコン
基板１（ｎ+型半導体領域１７）とＣｏ膜２１との接触
部およびゲート電極ＧとＣｏ膜２１との接触部において
シリサイド化反応をおこさせる。
【００７７】次いで、図２３に示すように、未反応のＣ
ｏ膜をエッチングにより除去し、シリコン基板１（ｎ+
型半導体領域１７）およびゲート電極Ｇ上に、ＣｏＳｉ
2層２１ａを残存させる。次いで、７００から８００℃
で、１分間程度の熱処理を施し、ＣｏＳｉ2層２１ａを
低抵抗化する。このＣｏＳｉ2層の膜厚は、２０〜４０
ｎｍ、シート抵抗は、５〜１２Ω／□である。
ｏ膜をエッチングにより除去し、シリコン基板１（ｎ+
型半導体領域１７）およびゲート電極Ｇ上に、ＣｏＳｉ
2層２１ａを残存させる。次いで、７００から８００℃
で、１分間程度の熱処理を施し、ＣｏＳｉ2層２１ａを
低抵抗化する。このＣｏＳｉ2層の膜厚は、２０〜４０
ｎｍ、シート抵抗は、５〜１２Ω／□である。
【００７８】ここまでの工程で、メモリセルＭＣを構成
するｎチャネル型ＭＩＳＦＥＴＱｄ１が完成する。他の
ｎチャネル型ＭＩＳＦＥＴ（Ｑｔ１、Ｑｔ２、Ｑｄ１、
Ｑｄ２）は同様の工程で形成されるためその説明を省略
する。また、ｐチャネル型（Ｑｐ１、Ｑｐ２）は、ｎ型
ウエル４上に形成する半導体領域（ｎ-型半導体領域、
ｎ+型半導体領域等）の導電型が異なる点等を除けば同
様であるためその説明を省略する。
するｎチャネル型ＭＩＳＦＥＴＱｄ１が完成する。他の
ｎチャネル型ＭＩＳＦＥＴ（Ｑｔ１、Ｑｔ２、Ｑｄ１、
Ｑｄ２）は同様の工程で形成されるためその説明を省略
する。また、ｐチャネル型（Ｑｐ１、Ｑｐ２）は、ｎ型
ウエル４上に形成する半導体領域（ｎ-型半導体領域、
ｎ+型半導体領域等）の導電型が異なる点等を除けば同
様であるためその説明を省略する。
【００７９】この後、ＭＩＳＦＥＴ上に、層間絶縁膜を
介し第１層配線Ｍ１および第２層配線Ｍ２（ＷＬ、Ｄ
Ｌ、／ＤＬ等）が形成されるが、これらの製造工程およ
びその構成については省略する。
介し第１層配線Ｍ１および第２層配線Ｍ２（ＷＬ、Ｄ
Ｌ、／ＤＬ等）が形成されるが、これらの製造工程およ
びその構成については省略する。
【００８０】このように、本実施の形態においては、第
２のサイドウォール膜４２０ｓにより、ソース、ドレイ
ン領域（ｎ+型半導体領域１７）の接合端部とＣｏＳｉ2
層２１ａの端部との間を確保することができる。その結
果、リーク電流を低減することができる。
２のサイドウォール膜４２０ｓにより、ソース、ドレイ
ン領域（ｎ+型半導体領域１７）の接合端部とＣｏＳｉ2
層２１ａの端部との間を確保することができる。その結
果、リーク電流を低減することができる。
【００８１】また、本実施の形態においては、第２のサ
イドウォール膜４２０ｓをプラズマＣＶＤにより形成さ
れた窒化シリコン膜４２０を用いて形成したので、ソー
ス、ドレイン領域（ｎ+型半導体領域１７）形成後に、
シリコン基板１に加えられる温度を３００℃〜５００℃
程度に抑えられることができる。従って、実施の形態１
の場合と同様に、ソース、ドレイン領域（ｎ+型半導体
領域１７）の伸びを低減することができ、ＭＩＳＦＥＴ
特性の劣化を回避することができる。また、本実施の形
態においても、ＣｏＳｉ2層２１ａの膜厚をある程度確
保することができるので、ゲート電極Ｇ上のＣｏＳｉ2
層２１ａの断線を防止しつつ、リーク電流を防止するこ
とができる。
イドウォール膜４２０ｓをプラズマＣＶＤにより形成さ
れた窒化シリコン膜４２０を用いて形成したので、ソー
ス、ドレイン領域（ｎ+型半導体領域１７）形成後に、
シリコン基板１に加えられる温度を３００℃〜５００℃
程度に抑えられることができる。従って、実施の形態１
の場合と同様に、ソース、ドレイン領域（ｎ+型半導体
領域１７）の伸びを低減することができ、ＭＩＳＦＥＴ
特性の劣化を回避することができる。また、本実施の形
態においても、ＣｏＳｉ2層２１ａの膜厚をある程度確
保することができるので、ゲート電極Ｇ上のＣｏＳｉ2
層２１ａの断線を防止しつつ、リーク電流を防止するこ
とができる。
【００８２】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
特に、本実施の形態においては、ＳＲＡＭメモリセルを
例に説明したが、ＳＲＡＭメモリセルに限られず、本実
施の形態と同様の低消費電力化もしくは微細化が進んだ
半導体集積回路装置に広く適用することができる。ま
た、本実施の形態においては、Ｃｏ膜を用いてＣｏＳｉ
2層を形成したが、他の金属膜を用いて金属シリサイド
層を形成してもよい。例えば、Ｔｉ膜を用いてＴｉＳｉ
層を形成してもよい。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
特に、本実施の形態においては、ＳＲＡＭメモリセルを
例に説明したが、ＳＲＡＭメモリセルに限られず、本実
施の形態と同様の低消費電力化もしくは微細化が進んだ
半導体集積回路装置に広く適用することができる。ま
た、本実施の形態においては、Ｃｏ膜を用いてＣｏＳｉ
2層を形成したが、他の金属膜を用いて金属シリサイド
層を形成してもよい。例えば、Ｔｉ膜を用いてＴｉＳｉ
層を形成してもよい。
【００８３】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００８４】本発明によれば、ゲート電極の側壁に形成
された第１のサイドウォール膜１６ｓをマスクにシリコ
ン基板１中に不純物を注入することによりソース、ドレ
イン領域（ｎ+型半導体領域１７）を形成した後、プラ
ズマＣＶＤ法により形成された酸化シリコン膜等の絶縁
膜を異方的にエッチングすることにより第２のサイドウ
ォール膜２０ｓを形成し、この第２のサイドウォール膜
２０ｓをマスクにＣｏＳｉ2層２１ａを形成したので、
ソース、ドレイン領域（ｎ+型半導体領域１７等）の端
部とＣｏＳｉ2層２１ａの端部とを、第２のサイドウォ
ール膜２０ｓの膜厚に対応する距離離すことができ、リ
ーク電流を低く抑えることができる。その結果、半導体
集積回路装置の歩留まりを向上させることができる。
された第１のサイドウォール膜１６ｓをマスクにシリコ
ン基板１中に不純物を注入することによりソース、ドレ
イン領域（ｎ+型半導体領域１７）を形成した後、プラ
ズマＣＶＤ法により形成された酸化シリコン膜等の絶縁
膜を異方的にエッチングすることにより第２のサイドウ
ォール膜２０ｓを形成し、この第２のサイドウォール膜
２０ｓをマスクにＣｏＳｉ2層２１ａを形成したので、
ソース、ドレイン領域（ｎ+型半導体領域１７等）の端
部とＣｏＳｉ2層２１ａの端部とを、第２のサイドウォ
ール膜２０ｓの膜厚に対応する距離離すことができ、リ
ーク電流を低く抑えることができる。その結果、半導体
集積回路装置の歩留まりを向上させることができる。
【００８５】また、第２のサイドウォール膜２０ｓを、
成膜温度が３００℃〜５００℃のプラズマＣＶＤ法によ
り形成したので、既に、形成されているソース、ドレイ
ン領域（ｎ+型半導体領域１７等）の特性の劣化を回避
することができる。
成膜温度が３００℃〜５００℃のプラズマＣＶＤ法によ
り形成したので、既に、形成されているソース、ドレイ
ン領域（ｎ+型半導体領域１７等）の特性の劣化を回避
することができる。
【００８６】また、本発明によれば、第１のサイドウォ
ール膜１６ｓ上に酸化シリコン膜４１９（エッチングス
トッパー膜）を形成した後、この膜上に形成された窒化
シリコン膜４２０を異方的にエッチングすることにより
第２のサイドウォール膜４２０ｓを形成したので、第２
のサイドウォール膜４２０ｓの膜厚を確保することがで
きる。従って、ソース、ドレイン領域（ｎ+型半導体領
域１７等）端部とＣｏＳｉ2層２１ａの端部との距離を
確保することができ、リーク電流を低く抑えることがで
きる。その結果、半導体集積回路装置の歩留まりを向上
させることができる。
ール膜１６ｓ上に酸化シリコン膜４１９（エッチングス
トッパー膜）を形成した後、この膜上に形成された窒化
シリコン膜４２０を異方的にエッチングすることにより
第２のサイドウォール膜４２０ｓを形成したので、第２
のサイドウォール膜４２０ｓの膜厚を確保することがで
きる。従って、ソース、ドレイン領域（ｎ+型半導体領
域１７等）端部とＣｏＳｉ2層２１ａの端部との距離を
確保することができ、リーク電流を低く抑えることがで
きる。その結果、半導体集積回路装置の歩留まりを向上
させることができる。
【図１】本発明の実施の形態１であるＳＲＡＭのメモリ
セルを示す等価回路図である。
セルを示す等価回路図である。
【図２】本発明の実施の形態１である半導体集積回路装
置の製造方法を示すシリコン基板の要部断面図である。
置の製造方法を示すシリコン基板の要部断面図である。
【図３】本発明の実施の形態１である半導体集積回路装
置の製造方法を示すシリコン基板の要部断面図である。
置の製造方法を示すシリコン基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装
置の製造方法を示すシリコン基板の要部断面図である。
置の製造方法を示すシリコン基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装
置の製造方法を示すシリコン基板の要部断面図である。
置の製造方法を示すシリコン基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装
置の製造方法を示すシリコン基板の要部断面図である。
置の製造方法を示すシリコン基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装
置の製造方法を示すシリコン基板の要部断面図である。
置の製造方法を示すシリコン基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装
置の製造方法を示すシリコン基板の要部断面図である。
置の製造方法を示すシリコン基板の要部断面図である。
【図９】本発明の実施の形態１である半導体集積回路装
置の製造方法を示すシリコン基板の要部断面図である。
置の製造方法を示すシリコン基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路
装置の製造方法を示すシリコン基板の要部断面図であ
る。
装置の製造方法を示すシリコン基板の要部断面図であ
る。
【図１１】本発明の実施の形態１である半導体集積回路
装置の製造方法を示すシリコン基板の要部断面図であ
る。
装置の製造方法を示すシリコン基板の要部断面図であ
る。
【図１２】本発明の効果を説明するための図である。
【図１３】本発明の効果を説明するための図である。
【図１４】本発明の効果を説明するための図である。
【図１５】本発明の効果を説明するための図である。
【図１６】本発明の効果を説明するための図である。
【図１７】本発明の実施の形態１である半導体集積回路
装置の製造方法を示すシリコン基板の要部断面図であ
る。
装置の製造方法を示すシリコン基板の要部断面図であ
る。
【図１８】本発明の実施の形態２である半導体集積回路
装置の製造方法を示すシリコン基板の要部断面図であ
る。
装置の製造方法を示すシリコン基板の要部断面図であ
る。
【図１９】本発明の実施の形態２である半導体集積回路
装置の製造方法を示すシリコン基板の要部断面図であ
る。
装置の製造方法を示すシリコン基板の要部断面図であ
る。
【図２０】本発明の実施の形態２である半導体集積回路
装置の製造方法を示すシリコン基板の要部断面図であ
る。
装置の製造方法を示すシリコン基板の要部断面図であ
る。
【図２１】本発明の実施の形態２である半導体集積回路
装置の製造方法を示すシリコン基板の要部断面図であ
る。
装置の製造方法を示すシリコン基板の要部断面図であ
る。
【図２２】本発明の実施の形態２である半導体集積回路
装置の製造方法を示すシリコン基板の要部断面図であ
る。
装置の製造方法を示すシリコン基板の要部断面図であ
る。
【図２３】本発明の実施の形態２である半導体集積回路
装置の製造方法を示すシリコン基板の要部断面図であ
る。
装置の製造方法を示すシリコン基板の要部断面図であ
る。
１ シリコン基板 ２ 素子分離 ３ ｐ型ウエル ４ ｎ型ウエル ５ 酸化シリコン膜 Ｇ ゲート電極 ９ 多結晶シリコン膜 １３ ｎ-型半導体領域 １４ ｐ-型半導体領域 １６ 酸化シリコン膜 １６ｓ 第１のサイドウォール膜 １７ ｎ+型半導体領域 １８ ｐ+型半導体領域 ２０ 酸化シリコン膜 ２０ｓ 第２のサイドウォール膜 ２１ Ｃｏ膜 ２１ａ ＣｏＳｉ2層 １２０ 酸化シリコン膜 １２０ｓ 第２のサイドウォール膜 ２１７ ｎ+型半導体領域 ２２０ 窒化シリコン膜 ２２０ｓ 第２のサイドウォール膜 ３２０ｓ 第２のサイドウォール膜 ４１９ 酸化シリコン膜 ４２０ 窒化シリコン膜 ４２０ｓ 第２のサイドウォール膜 ＮＭ ｎ-型半導体領域 ＰＭ ｎ-型半導体領域 ＷＬ ワードライン ＤＬ、／ＤＬ データ線 Ｑｔ１、Ｑｔ２ 転送用ＭＩＳＦＥＴ Ｑｄ１、Ｑｄ２ 駆動用ＭＩＳＦＥＴ Ｑｐ１、Ｑｐ２ 負荷用ＭＩＳＦＥＴ Ｖｃｃ 電源電圧 Ｖｓｓ 基準電圧 ＩＮＶ１、ＩＮＶ２ インバータ ＭＣ メモリセル Ａ、Ｂ 蓄積ノード Ｄ 距離 ｓ 段差
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8244 Ｈ０１Ｌ 27/10 ３８１ 27/11 29/78 ３０１Ｇ ３０１Ｓ (72)発明者 吉田 安子 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 4M104 AA01 BB01 BB20 CC01 CC05 DD04 DD37 DD79 DD84 EE09 FF14 GG09 GG10 GG14 HH04 5F040 DA12 DA18 DC01 EA08 EC01 EC07 EC13 EE05 EF02 EF11 EF13 EH02 EK05 EM01 EM03 FA05 FA07 FA10 FB02 FC08 FC19 FC21 5F048 AB01 AC03 BC01 BC06 BE03 BF06 BG13 DA25 DA27 DA30 5F083 BS03 BS05 BS07 BS08 BS15 BS17 BS19 BS20 BS27 GA03 GA06 JA35 JA53 NA01 PR21 PR37 PR40
Claims (30)
- 【請求項１】 （ａ）シリコン基板上に、ゲート絶縁膜
を形成する工程と、 （ｂ）前記ゲート絶縁膜上に導電性膜を形成し、パター
ニングすることによってゲート電極を形成する工程と、 （ｃ）前記ゲート電極上を含むシリコン基板上に第１の
絶縁膜を堆積する工程と、 （ｄ）前記第１の絶縁膜を、異方的にエッチングするこ
とにより前記ゲート電極の側壁に第１のサイドウォール
膜を形成する工程と、 （ｅ）前記第１サイドウォールをマスクに前記シリコン
基板中に不純物を注入することによりソース、ドレイン
領域を形成する工程と、 （ｆ）前記ソース、ドレイン領域、第１のサイドウォー
ルおよびゲート電極上に、プラズマＣＶＤ法を用いて第
２の絶縁膜を堆積する工程と、 （ｇ）前記第２の絶縁膜を、異方的にエッチングするこ
とにより前記第１のサイドウォール膜の側壁に第２のサ
イドウォール膜を形成する工程と、 （ｈ）前記ソース、ドレイン領域上に、金属膜を堆積す
る工程と、 （ｉ）前記第２のサイドウォール膜をマスクにシリサイ
ド化反応を起こさせることにより、前記ソース、ドレイ
ン領域と前記金属膜との接触部に金属シリサイド層を形
成する工程と、 （ｊ）未反応の前記金属膜を除去する工程と、を有する
ことを特徴とする半導体集積回路装置の製造方法。 - 【請求項２】 前記第２の絶縁膜は、窒化シリコン膜で
あることを特徴とする請求項１記載の半導体集積回路装
置の製造方法。 - 【請求項３】 前記第１の絶縁膜は、ＣＶＤ法を用いて
堆積された酸化シリコン膜もしくは窒化シリコン膜であ
ることを特徴とする請求項１記載の半導体集積回路装置
の製造方法。 - 【請求項４】 前記第１の絶縁膜は、温度が７００℃〜
８００℃の範囲で形成されることを特徴とする請求項１
記載の半導体集積回路装置の製造方法。 - 【請求項５】 前記第２の絶縁膜は、温度が３００℃〜
５００℃の範囲で形成されることを特徴とする請求項１
記載の半導体集積回路装置の製造方法。 - 【請求項６】 前記半導体集積回路装置の製造方法は、 さらに、前記第１のサイドウォール膜をマスクに前記シ
リコン基板中に不純物を注入することにより前記ソー
ス、ドレイン領域と同一の導電型で、前記ソース、ドレ
イン領域より低濃度の半導体領域であって、その接合深
さが、前記ソース、ドレイン領域の接合深さより深い第
1半導体領域を形成する工程を有することを特徴とする
請求項１記載の半導体集積回路装置の製造方法。 - 【請求項７】 前記半導体集積回路装置の製造方法は、 さらに、前記ソース、ドレイン領域端部からゲート電極
下まで延在し、前記ソース、ドレイン領域と逆の導電型
である第２半導体領域を形成する工程を有することを特
徴とする請求項１記載の半導体集積回路装置の製造方
法。 - 【請求項８】 前記第２サイドウォールの下端のゲート
長方向の幅は、前記第１サイドウォールの下端のゲート
長方向の幅より小さいことを特徴とする請求項１記載の
半導体集積回路装置の製造方法。 - 【請求項９】 前記第２の絶縁膜の膜厚は、５０ｎｍ以
上であって、前記第２のサイドウォール膜の膜厚は、１
０ｎｍ以上であることを特徴とする請求項１記載の半導
体集積回路装置の製造方法。 - 【請求項１０】 （ａ）シリコン基板上に、分離領域に
より分離された活性領域を形成する工程と、 （ｂ）前記活性領域上に、ゲート絶縁膜を形成する工程
と、 （ｃ）前記ゲート絶縁膜上にシリコン膜を形成し、パタ
ーニングすることによってゲート電極を形成する工程で
あって、前記活性領域上から分離領域上まで延在するゲ
ート電極を形成する工程と、 （ｄ）前記ゲート電極上を含むシリコン基板上に第１の
絶縁膜を堆積する工程と、 （ｅ）前記第１の絶縁膜を、異方的にエッチングするこ
とにより前記ゲート電極の側壁に第１のサイドウォール
膜を形成する工程と、 （ｆ）前記第１サイドウォールをマスクに前記シリコン
基板中に不純物を注入することによりソース、ドレイン
領域を形成する工程と、 （ｇ）前記ソース、ドレイン領域、第１のサイドウォー
ルおよびゲート電極上に、プラズマＣＶＤ法を用いて第
２の絶縁膜を堆積する工程と、 （ｈ）前記第２の絶縁膜を、異方的にエッチングするこ
とにより前記第１のサイドウォール膜の側壁に第２のサ
イドウォール膜を形成する工程と、 （ｉ）前記ソース、ドレイン領域およびゲート電極上
に、金属膜を堆積する工程と、 （ｊ）前記第２のサイドウォール膜をマスクにシリサイ
ド化反応を起こさせることにより、前記ソース、ドレイ
ン領域と前記金属膜との接触部および前記ゲート電極と
前記金属膜との接触部に、金属シリサイド層を形成する
工程と、 （ｋ）未反応の前記金属膜を除去する工程と、を有する
ことを特徴とする半導体集積回路装置の製造方法。 - 【請求項１１】 （ａ）シリコン基板上に、ゲート絶縁
膜を形成する工程と、 （ｂ）前記ゲート絶縁膜上に導電性膜を形成し、パター
ニングすることによってゲート電極を形成する工程と、 （ｃ）前記ゲート電極上を含むシリコン基板上に第１の
絶縁膜を堆積する工程と、 （ｄ）前記第１の絶縁膜を、異方的にエッチングするこ
とにより前記ゲート電極の側壁に第１のサイドウォール
膜を形成する工程と、 （ｅ）前記第１サイドウォールをマスクに前記シリコン
基板中に不純物を注入することによりソース、ドレイン
領域を形成する工程と、 （ｆ）前記ソース、ドレイン領域、第１のサイドウォー
ルおよびゲート電極上に、第２の絶縁膜を堆積する工程
と、 （ｇ）前記第２の絶縁膜上に、プラズマＣＶＤ法を用い
て第３の絶縁膜を堆積する工程と、 （ｈ）前記第３の絶縁膜を、前記第２の絶縁膜が露出す
るまで、前記第３絶縁膜よりも第２絶縁膜のエッチング
レートが小さくなる条件で、異方的にエッチングするこ
とにより第２のサイドウォール膜を形成する工程と、 （ｉ）前記第２のサイドウォール膜をマスクに、前記ソ
ース、ドレイン領域およびゲート電極上の前記第２の絶
縁膜を除去する工程と、 （ｊ）前記ソース、ドレイン領域上に、金属膜を堆積す
る工程と、 （ｋ）前記第２のサイドウォール膜をマスクにシリサイ
ド化反応を起こさせることにより、前記ソース、ドレイ
ン領域と前記金属膜との接触部に金属シリサイド層を形
成する工程と、 （ｌ）未反応の前記金属膜を除去する工程と、を有する
ことを特徴とする半導体集積回路装置の製造方法。 - 【請求項１２】 前記第３の絶縁膜は、窒化シリコン膜
であることを特徴とする請求項１１記載の半導体集積回
路装置の製造方法。 - 【請求項１３】 前記第１の絶縁膜は、ＣＶＤ法を用い
て堆積された酸化シリコン膜もしくは窒化シリコン膜で
あることを特徴とする請求項１１記載の半導体集積回路
装置の製造方法。 - 【請求項１４】 前記第１の絶縁膜は、温度が７００℃
〜８００℃の範囲で形成されることを特徴とする請求項
１１記載の半導体集積回路装置の製造方法。 - 【請求項１５】 前記第３の絶縁膜は、温度が３００℃
〜５００℃の範囲で形成されることを特徴とする請求項
１１記載の半導体集積回路装置の製造方法。 - 【請求項１６】 前記半導体集積回路装置の製造方法
は、 さらに、前記第１のサイドウォール膜をマスクに前記シ
リコン基板中に不純物を注入することにより前記ソー
ス、ドレイン領域と同一の導電型で、前記ソース、ドレ
イン領域より低濃度の第1半導体領域であって、その接
合深さが、前記ソース、ドレイン領域の接合深さより深
い第1半導体領域を形成する工程を有することを特徴と
する請求項１１記載の半導体集積回路装置の製造方法。 - 【請求項１７】 前記半導体集積回路装置の製造方法
は、 さらに、前記ソース、ドレイン領域端部からゲート電極
下まで延在し、前記ソース、ドレイン領域と逆の導電型
である第２半導体領域を形成する工程を有することを特
徴とする請求項１１記載の半導体集積回路装置の製造方
法。 - 【請求項１８】 前記第２の絶縁膜の膜厚は、前記第１
の絶縁膜の膜厚より小さいことを特徴とする請求項１１
記載の半導体集積回路装置の製造方法。 - 【請求項１９】 前記第２の絶縁膜の膜厚は、５０ｎｍ
以上であって、前記第２のサイドウォール膜の膜厚は、
１０ｎｍ以上であることを特徴とする請求項１１記載の
半導体集積回路装置の製造方法。 - 【請求項２０】 （ａ）シリコン基板上に、分離領域に
より分離された活性領域を形成する工程と、 （ｂ）前記活性領域上に、ゲート絶縁膜を形成する工程
と、 （ｃ）前記ゲート絶縁膜上にシリコン膜を形成し、パタ
ーニングすることによってゲート電極を形成する工程で
あって、前記活性領域上から分離領域上まで延在するゲ
ート電極を形成する工程と、 （ｄ）前記ゲート電極上を含むシリコン基板上に第１の
絶縁膜を堆積する工程と、 （ｅ）前記第１の絶縁膜を、異方的にエッチングするこ
とにより前記ゲート電極の側壁に第１のサイドウォール
膜を形成する工程と、 （ｆ）前記第１のサイドウォール膜をマスクに前記シリ
コン基板中に不純物を注入することによりソース、ドレ
イン領域を形成する工程と、 （ｇ）前記ソース、ドレイン領域、第１のサイドウォー
ルおよびゲート電極上に、エッチングストッパー膜を堆
積する工程と、 （ｈ）前記エッチングストッパー膜上に、プラズマＣＶ
Ｄ法を用いて第２の絶縁膜を堆積する工程と、 （ｉ）前記第２の絶縁膜を、前記エッチングストッパー
膜が露出するまで、異方的にエッチングすることにより
第２のサイドウォール膜を形成する工程と、 （ｊ）前記第１のサイドウォール膜をマスクに、前記ソ
ース、ドレイン領域およびゲート電極上のエッチングス
トッパー膜を除去する工程と、 （ｋ）前記ソース、ドレイン領域およびゲート電極上
に、金属膜を堆積する工程と、 （ｌ）前記第２のサイドウォール膜をマスクにシリサイ
ド化反応を起こさせることにより、前記ソース、ドレイ
ン領域と前記金属膜との接触部および前記ゲート電極と
前記金属膜との接触部に、金属シリサイド層を形成する
工程と、 （ｍ）未反応の前記金属膜を除去する工程と、を有する
ことを特徴とする半導体集積回路装置の製造方法。 - 【請求項２１】 （ａ）シリコン基板上にゲート絶縁膜
を介し形成されたゲート電極と、 （ｂ）前記ゲート電極の側壁に形成された第１のサイド
ウォール膜と、 （ｃ）前記第１のサイドウォール膜をマスクに形成され
たソース、ドレイン領域と、 （ｄ）前記第１のサイドウォール膜の側壁に形成され、
プラズマＣＶＤ法を用いて形成された第２のサイドウォ
ール膜と、 （ｅ）前記第２のサイドウォール膜をマスクに前記ソー
ス、ドレイン領域上に形成された金属シリサイド層と、
を有することを特徴とする半導体集積回路装置。 - 【請求項２２】 前記第２のサイドウォール膜は、窒化
シリコン膜からなることを特徴とする請求項２１記載の
半導体集積回路装置。 - 【請求項２３】 前記第１のサイドウォール膜は、ＣＶ
Ｄ法を用いて形成された酸化シリコン膜もしくは窒化シ
リコン膜からなることを特徴とする請求項２１記載の半
導体集積回路装置。 - 【請求項２４】 前記第１のサイドウォール膜は、温度
が７００℃〜８００℃の範囲で形成された膜からなるこ
とを特徴とする請求項２１記載の半導体集積回路装置。 - 【請求項２５】 前記第２のサイドウォール膜は、温度
が３００℃〜５００℃の範囲で形成された膜からなるこ
とを特徴とする請求項２１記載の半導体集積回路装置。 - 【請求項２６】 前記半導体集積回路装置は、 さらに、前記第１のサイドウォール膜をマスクに形成さ
れ、前記ソース、ドレイン領域と同一の導電型で、前記
ソース、ドレイン領域より低濃度の第１半導体領域であ
って、その接合深さが、前記ソース、ドレイン領域の接
合深さより深い第１半導体領域を有することを特徴とす
る請求項２１記載の半導体集積回路装置。 - 【請求項２７】 前記半導体集積回路装置は、 さらに、前記ソース、ドレイン領域端部からゲート電極
下まで延在し、前記ソース、ドレイン領域と逆の導電型
である第２半導体領域を有することを特徴とする請求項
２１記載の半導体集積回路装置。 - 【請求項２８】 前記第２サイドウォールの下端のゲー
ト長方向の幅は、前記第１サイドウォールの下端のゲー
ト長方向の幅より小さいことを特徴とする請求項２１記
載の半導体集積回路装置。 - 【請求項２９】 前記半導体集積回路装置は、分離領域
により分離された活性領域上に形成され、 前記ゲート電極は、前記活性領域上から分離領域上まで
延在し、前記ゲート電極上に形成された金属シリサイド
層を有していることを特徴とする請求項２１記載の半導
体集積回路装置。 - 【請求項３０】 前記半導体集積回路装置は、 さらに、前記第１のサイドウォール膜と第２のサイドウ
ォール膜との間に前記第２のサイドウォール膜と材質の
異なるエッチングストッパー膜を有することを特徴とす
る請求項２１記載の半導体集積回路装置。
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|---|---|---|---|
| JP2000394884A JP2002198523A (ja) | 2000-12-26 | 2000-12-26 | 半導体集積回路装置およびその製造方法 |
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- 2000-12-26 JP JP2000394884A patent/JP2002198523A/ja active Pending
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