JP2007281091A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2007281091A
JP2007281091A JP2006103463A JP2006103463A JP2007281091A JP 2007281091 A JP2007281091 A JP 2007281091A JP 2006103463 A JP2006103463 A JP 2006103463A JP 2006103463 A JP2006103463 A JP 2006103463A JP 2007281091 A JP2007281091 A JP 2007281091A
Authority
JP
Japan
Prior art keywords
insulating film
semiconductor substrate
gate electrode
region
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006103463A
Other languages
English (en)
Other versions
JP2007281091A5 (ja
JP5086558B2 (ja
Inventor
Koichi Toba
功一 鳥羽
Yasuyuki Ishii
泰之 石井
Yoshiyuki Kawashima
祥之 川嶋
Satoru Machida
悟 町田
Munekatsu Nakagawa
宗克 中川
Kentaro Saito
健太郎 齊藤
Shunichi Matsui
俊一 松井
Koji Hashimoto
孝司 橋本
Kosuke Okuyama
幸祐 奥山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2006103463A priority Critical patent/JP5086558B2/ja
Priority to US11/717,053 priority patent/US7745288B2/en
Priority to CN2007100922678A priority patent/CN101051641B/zh
Publication of JP2007281091A publication Critical patent/JP2007281091A/ja
Publication of JP2007281091A5 publication Critical patent/JP2007281091A5/ja
Priority to US12/718,002 priority patent/US8530958B2/en
Application granted granted Critical
Publication of JP5086558B2 publication Critical patent/JP5086558B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
    • H01L29/7885—Hot carrier injection from the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】不揮発性メモリを有する半導体装置のディスターブ不良を低減または防止する。
【解決手段】不揮発性メモリのメモリセルＭＣは、半導体基板１Ｓの主面上に電荷蓄積用の絶縁膜２を介して形成されたメモリゲート電極ＭＧを有している。このメモリゲート電極ＭＧの側面にはサイドウォール４Ａが形成されている。さらに、そのサイドウォール４Ａの側面には、サイドウォール１２Ａが形成されている。メモリセルＭＣのソース用のｎ＋型の半導体領域５Ｓｐの上面には、メモリゲート電極ＭＧ側の端部が上記サイドウォール１２Ａで規定されるシリサイド層７ｓが形成されている。
【選択図】図５

Description

本発明は、半導体装置およびその製造技術に関し、特に、不揮発性メモリを有する半導体装置およびその製造方法に適用して有効な技術に関するものである。
EEPROM（Electrically Erasable Programmable Read Only Memory）やフラッシュメモリ等のような電気的に書き換え可能な不揮発性メモリは、オンボードでプログラムの書き換えができることから、開発期間の短縮、開発効率の向上が可能になる他、少量多品種生産への対応、仕向け先別チューニング、出荷後のプログラムアップデート等、様々な用途に応用が広がっている。
電気的に書き換え可能な不揮発性メモリとしては、通常のポリシリコンをフローティング電極としたEEPROMが主に使用されている。また、近年は、窒化膜（窒化シリコン（Ｓｉ３Ｎ４等））を電荷蓄積層とするＭＮＯＳ(Metal Nitride Oxide Semiconductor)構造またはＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）構造が注目されている。この場合、データ記憶に寄与する電荷は、絶縁体である窒化膜の離散トラップに蓄積されるため、蓄積ノードを取り巻く酸化膜のどこか一部に欠陥が生じて異常リークがおきても、電荷蓄積層の電荷が全て抜けてしまうことがないため、データ保持の信頼度を向上させることが可能である。
メモリセルの構成としては、単一トランジスタ構造のメモリセルが提案されている。書込／消去方式としては、半導体基板からの全面ＦＮ(Fowler Nordheim)トンネリング注入による書き込み、半導体基板へのＦＮトンネリング電流による消去を行う方式の他、ホットエレクトロン注入による書き込み、半導体基板もしくはソース、ドレイン領域へのＦＮトンネリング電流による消去もしくはホットホール注入による消去を行う方式が提案されている。さらに、ＭＯＮＯＳ型単一トランジスタセル構造の場合、EEPROMセル構造と比べてディスターブの影響を受け易いので、制御ゲート電極を設けた２トランジスタ構成のスプリットゲート型メモリセル構造も提案されている。
この２トランジスタ構成のスプリットゲート型メモリセル構造については、例えば特開２００４−２６６２０３号公報（特許文献１参照）に記載がある。この特許文献１には、半導体基板上に電荷蓄積用のゲート絶縁膜を介して設けられた第１ゲート電極と、これに隣接した状態で、半導体基板上にゲート絶縁膜を介して設けられた第２ゲート電極と、さらにその第１、第２ゲート電極の配列方向における両脇の半導体基板部分に形成されたソース、ドレイン用の半導体領域とを有する不揮発性メモリセル構成が開示されている。
また、例えば特開２００２−１９８５２３号公報（特許文献２参照）には、ＭＩＳＦＥＴのゲート電極の側壁に形成された第１のサイドウォールをマスクにソース、ドレイン用の半導体領域を形成した後、第１のサイドウォールの側壁に第２のサイドウォールを形成し、それをマスクにソース、ドレイン用の半導体領域の上部にシリサイド層を形成する技術が開示されている。
また、例えば特開２００４−０７９８９３号公報（特許文献３参照）の段落〔００５０〕および〔００５１〕には、ゲート電極の側面にサイドウォールを形成する際に、ポリシリコンで形成される抵抗体上に、その抵抗体のコンタクト領域が露出されるような絶縁膜のパターンを、上記サイドウォール形成用の絶縁膜によって形成する技術が開示されている。
特開２００４−２６６２０３号公報 特開２００２−１９８５２３号公報 特開２００４−０７９８９３号公報（段落〔００５０〕および〔００５１〕）
しかし、不揮発性メモリを有する半導体装置においては、消去状態のビットのしきい値が意に反して上昇してしまう、いわゆるディスターブ不良（消去動作後の誤書き込み）が生じ易いという問題がある。
そこで、本発明者は、上記ディスターブ不良について検討した結果、不揮発性メモリセルで生じているリーク電流が大きな原因であることを初めて見出した。すなわち、以下のとおりである。
本発明者が検討した不揮発性メモリセルにおいては、半導体基板の主面上に電荷蓄積用の絶縁膜を介してメモリゲート電極が設けられ、そのメモリゲート電極の一方の側面にサイドウォールが形成されている。また、半導体基板の主面には、上記メモリゲート電極の一方の側面に対して自己整合的にソース用の低濃度側の半導体領域が形成されている。また、半導体基板の主面には、上記ソース用の低濃度側の半導体領域に電気的に接続されるように、上記サイドウォールの側面に対して自己整合的にソース用の高濃度側の半導体領域が形成されている。さらに、その高濃度側の半導体領域の上部には、シリサイド層が形成されている。
この構成では、上記シリサイド層のメモリゲート電極側の端部が上記サイドウォールの側面に対して自己整合的に形成されるので、ソース用の高濃度側の半導体領域の接合面に近くなってしまう。特に、本発明者の検討によれば、メモリゲート電極の側面にサイドウォールを形成する際に、ソース側の半導体基板の主面が若干削れ、窪むが、その窪んだ面にシリサイド層を形成するので、シリサイド層のメモリゲート電極側の端部がさらにソース用の高濃度の半導体領域の接合面に近づいてしまう。
このため、上記シリサイド層の端部から上記ソース用の低濃度側の半導体領域の下へ向かってリーク電流が流れ易い構成となっているが、このリーク電流により、上記電荷蓄積用の絶縁膜の下方の半導体基板部分においてホットエレクトロンが生じ、そのホットエレクトロンが、上記電荷蓄積用の絶縁膜に注入される結果、不揮発性メモリセルのしきい値が意に反して上昇してしまうことが判明した。
そこで、本発明の目的は、不揮発性メモリを有する半導体装置のディスターブ不良を低減または防止することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明は、半導体基板の主面上に電荷蓄積用の絶縁膜を介して設けられたゲート電極を有する不揮発性メモリセルにおいて、上記ゲート電極の側面に形成され第１絶縁膜と、その第１絶縁膜の側面に対して自己整合的に半導体基板に形成されたソース、ドレイン用の半導体領域と、上記第１絶縁膜の側面に形成された第２絶縁膜と、上記第２絶縁膜に対して自己整合的に上記ソース、ドレイン用の半導体領域の上部に形成されたシリサイド層とを有するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、半導体基板の主面上に電荷蓄積用の絶縁膜を介して設けられたゲート電極を有する不揮発性メモリセルにおいて、上記ゲート電極の側面の第１絶縁膜の側面から第２絶縁膜の厚さ分だけ離れた位置にシリサイド層を形成することができるので、不揮発性メモリを有する半導体装置のディスターブ不良を低減または防止することができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
まず、発明者が初めて見出した課題について説明する。
本発明者が検討した半導体装置は、EEPROMまたはフラッシュメモリ等のような不揮発性メモリを有する半導体装置である。この不揮発性メモリを構成する複数のメモリセルの各々は、例えば２トランジスタ構成のスプリットゲート型のメモリセルとされている。この２トランジスタのうち、一方のトランジスタは、窒化膜（窒化シリコン膜等）をデータ記憶用の電荷蓄積層とするＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）構造とされている。ＭＯＮＯＳ構造とした場合、単一トランジスタ構造とすると、ディプリートの影響を受け易いので、これを防ぐべく、２トランジスタ構成のスプリットゲート型のメモリセルを採用している。
図１は本発明者が検討した不揮発性メモリのメモリセルＭＣの断面図、図２は図１のメモリセルＭＣの要部拡大断面図を示している。
半導体基板１Ｓは、例えばｐ型のシリコン単結晶からなり、その主面（デバイス形成面）上には、不揮発性メモリのスプリットゲート型のメモリセルＭＣが配置されている。このメモリセルＭＣは、メモリゲート電極（第１ゲート電極）ＭＧと、制御ゲート電極（第２ゲート電極）ＣＧとの２つのゲート電極を有している。
メモリゲート電極ＭＧは、例えば低抵抗な多結晶シリコンからなり、半導体基板１Ｓの主面上に電荷蓄積用の絶縁膜２を介して形成されている。電荷蓄積用の絶縁膜２は、上記電荷蓄積層に相当する部分であり、例えば３つの絶縁膜２ａ，２ｂ，２ｃを順に積み重ねることで形成されている。外側の絶縁膜２ａ，２ｃは、例えば酸化シリコン（ＳｉＯ２等）によって形成されている。この２つの絶縁膜２ａ，２ｃに挟まれた絶縁膜２ｂは、例えば窒化シリコン（Ｓｉ３Ｎ４等）によって形成されている。３つの絶縁膜２ａ〜２ｃのうち、データ記憶に寄与する電荷は、絶縁膜２ｂの離散トラップに蓄積されるようになっている。このため、蓄積ノードを取り巻く酸化膜のどこか一部に欠陥が生じて異常リークがおきても、電荷蓄積層の電荷が全て抜けてしまうことがないため、データ保持の信頼度を向上させることが可能となっている。
上記制御ゲート電極ＣＧは、例えば低抵抗な多結晶シリコンからなり、半導体基板１Ｓの主面上にゲート絶縁膜３を介して形成されている。ゲート絶縁膜３は、例えば酸化シリコンによって形成されている。
このようなメモリゲート電極ＭＧと、制御ゲート電極ＣＧとは、それらの対向側面の間に、上記電荷蓄積用の絶縁膜２を介した状態で、半導体基板１Ｓの主面に沿って並んで配置されている。また、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの各々の他の側面には、サイドウォール（第１絶縁膜（第１サイドウォール）、第３絶縁膜（第３サイドウォール））４Ａ，４Ｂが形成されている。サイドウォール４Ａ，４Ｂは、例えば酸化シリコンによって形成されている。
また、上記メモリセルＭＣは、ソース用の半導体領域５Ｓと、ドレイン用の半導体領域５Ｄとを有している。上記制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、このソース用の半導体領域５Ｓと、ドレイン用の半導体領域５Ｄとの間に配置されている。
ソース用の半導体領域５Ｓは、ｎ−型の半導体領域（第１半導体領域）５Ｓｍと、ｎ＋型の半導体領域（第２半導体領域）５Ｓｐとを有している。ｎ−型の半導体領域５Ｓｍと、ｎ＋型の半導体領域５Ｓｐとは、互いに電気的に接続されている。また、ｎ−型の半導体領域５Ｓｍの不純物濃度は、ｎ＋型の半導体領域５Ｓｐよりも低く設定されている。ｎ−型の半導体領域５Ｓｍは、上記メモリゲート電極ＭＧの側面に対して自己整合的に形成されている。一方、ｎ＋型の半導体領域５Ｓｐは、上記サイドウォール４Ａの側面に対して自己整合的に形成されており、上記ｎ−型の半導体領域５Ｓｍよりもメモリゲート電極ＭＧから離れた位置に形成されている。
ドレイン用の半導体領域５Ｄは、ｎ−型の半導体領域（第３半導体領域）５Ｄｍと、ｎ＋型の半導体領域（第４半導体領域）５Ｄｐとを有している。ｎ−型の半導体領域５Ｄｍと、ｎ＋型の半導体領域５Ｄｐとは、互いに電気的に接続されている。また、ｎ−型の半導体領域５Ｄｍの不純物濃度は、ｎ＋型の半導体領域５Ｄｐよりも低く設定されている。ｎ−型の半導体領域５Ｄｍは、上記制御ゲート電極ＣＧの側面に対して自己整合的に形成されている。一方、ｎ＋型の半導体領域５Ｄｐは、上記サイドウォール４Ｂの側面に対して自己整合的に形成されており、上記ｎ−型の半導体領域５Ｄｍよりも制御ゲート電極ＣＧから離れた位置に形成されている。
このようなメモリセルＭＣの上記メモリゲートＭＧの上面、上記制御ゲート電極ＣＧの上面、上記ソース用のｎ＋型の半導体領域５Ｓｐの上面およびドレイン用のｎ＋型の半導体領域５Ｄｐの上面には、例えばコバルトシリサイド（ＣｏＳｉ２）等のようなシリサイド層７ｍ，７ｃ，７ｓ，７ｄが形成されている。上記ソース用のｎ＋型の半導体領域５Ｓｐの上面およびドレイン用のｎ＋型の半導体領域５Ｄｐの上面のシリサイド層７ｓ，７ｄは、上記サイドウォール４Ａ，４Ｂの側面に対して自己整合的に形成されている。
本発明者は、このような不揮発性メモリのメモリセルＭＣにおいて生じるディスターブ不良（消去状態のビットのしきい値が意に反して上昇してしまう誤書き込み不良）について検討した。その結果、本発明者は、不揮発性メモリのメモリセルＭＣで生じているリーク電流がディスターブ不良の大きな原因であることを初めて見出した。
上記のようにソース用のｎ＋型の半導体領域５Ｓｐの上面のシリサイド層７ｓは、サイドウォール４Ａの側面に対して自己整合的に形成されている。一方、ソース用のｎ＋型の半導体領域５Ｓｐもサイドウォール４Ａの側面に対して自己整合的に形成されている。このため、そのシリサイド層７ｓのメモリゲート電極ＭＧ側の端部は、ｎ＋型の半導体領域５Ｓｐのメモリゲート電極ＭＧ側の端部に近くなってしまう。すなわち、シリサイド層７ｓの上記端部が、ソース用のｎ＋型の半導体領域５Ｓｐと半導体基板１Ｓとの接合面に近くなる。
特に、本発明者の検討によれば、図２に示すように、メモリゲート電極ＭＧの側面にサイドウォール４Ａを形成する際に、ソース側の半導体基板１Ｓの主面が深さｄ１だけ削れ、窪み９が形成される。すなわち、サイドウォール４Ａ，４Ｂの側面側の半導体基板１Ｓの主面は、メモリゲート電極ＭＧ、制御ゲート電極ＣＧおよびサイドウォール４Ａ，４Ｂが対向する半導体基板１Ｓの主面よりも低く窪んでいる。このため、シリサイド層７ｓは、その窪み９の側面および上面に形成されることになるので、シリサイド層７ｓのメモリゲート電極ＭＧ側の端部がさらにソース用のｎ＋型の半導体領域５Ｓｐと半導体基板１Ｓとの接合面に近づいてしまう。さらに、シリサイド層７ｓの下面に凸部等が形成され、その凸部がｎ＋型の半導体領域５Ｓｐを超えて半導体基板１Ｓに達してしまう場合もある。なお、シリサイド層７ｓの底面に凹凸が形成されるのは、半導体基板１Ｓの表面に、シリサイド層形成工程前の洗浄で除去しきれなかった不純物や自然酸化膜が存在し、これら有無に対応してシリサイド層が厚く形成される箇所と薄く形成される箇所とが生じてしまうためと考えられる。
このため、上記のような構成のメモリセルＭＣでは、上記ソース用のｎ＋型の半導体領域５Ｓｐの上面に形成されたシリサイド層７ｓの端部から上記ソース用のｎ−型の半導体領域５Ｓｍの下の半導体基板１Ｓに向かってリーク電流ＩＡが流れ易い構成となっている。
ここで、不揮発性メモリでは、スタンバイ時のドレイン電流の総和が、通常のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のスタンバイ時のドレイン電流の総和に比べて１桁以上小さい。あるいは、メモリのデータ書き換え時のソース電流が、チャージポンプの許容電流よりも小さい。このため、不揮発性メモリのメモリセル領域では、リーク電流自体は問題になっていない。
しかし、本発明者の検討によれば、上記ソース用のｎ＋型の半導体領域５Ｓｐ上のシリサイド層７ｓの端部から上記ソース用のｎ−型の半導体領域５Ｓｍ下の半導体基板１Ｓに向かって流れたリーク電流ＩＡにより、上記電荷蓄積用の絶縁膜２のちょうど真下の半導体基板１Ｓ部分でホットエレクトロンが生じ、そのホットエレクトロンが電荷蓄積用の絶縁膜２に注入される結果、メモリセルＭＣのしきい値が上昇してしまうことが判明した。すなわち、メモリセルＭＣの電荷蓄積用の絶縁膜２ｂに誤ったデータが書き込まれてしまう。
このようなディスターブ不良の解決案として、ソース用のｎ＋型の半導体領域５Ｓｐの端部にｎ＋型の半導体領域５Ｓｐよりも不純物濃度の低いｎ型の半導体領域をより深く形成する方法もあるが、その場合は、短チャネル効果の問題が生じる。また、他の解決案として、メモリゲート電極ＭＧのゲート長を大きくする方法もあるが、その場合、消去速度が低下する問題がある。さらに、他の解決案として、サイドウォール４Ａの半導体基板１Ｓに対向する面の長さを大きくする方法もあるが、その場合、セル電流の低下を招く問題がある。
また、メモリセルＭＣにおいて上記ディスターブ不良とは別の問題として、以下のような問題がある。上記のようなリーク電流は、ドレイン側のｎ＋型の半導体領域５Ｄｐ側でも生じる。すなわち、ドレイン側のｎ＋型の半導体領域５Ｄｐの上面に形成されたシリサイド層７ｄの制御ゲート電極ＣＧ側の端部が、ｎ＋型の半導体領域５Ｄｐの制御ゲート電極ＣＧ側の端部に近くなってしまう。このため、シリサイド層７ｄの上記端部から上記ドレイン用のｎ−型の半導体領域５Ｄｍの下の半導体基板１Ｓに向かってリーク電流が流れ易い構成になっている。ドレイン側は、電荷蓄積用の絶縁膜２ｂから離れているので、上記ディスターブ不良の問題は生じないが、リーク電流の増大により、誤読み出しの問題が生じる。
また、上記シリサイド層の形成に関して、上記ディスターブ不良とは別の問題として、以下のような問題がある。図２に示すように、半導体基板１Ｓの主面には、素子分離用の分離部１０が形成されている。この分離部１０によって活性領域が規定されている。そして、この活性領域に素子が形成される。
この分離部１０は、例えばＳＴＩ（Shallow Trench Isolation）またはＳＧＩ（Shallow Groove Isolation）と称する溝型の分離部とされている。すなわち、分離部１０は、半導体基板１Ｓの主面に形成された分離溝１０ｔ内に分離用絶縁膜１０ｓを埋め込むことで形成されている。
ところで、分離用絶縁膜１０ｓの上面において上記活性領域との隣接部分に窪み１１が形成される場合がある。この窪み１１からは、分離溝１０ｔの側面の半導体基板１Ｓの一部が露出されているが、その状態でシリサイド形成用の導体膜を堆積してシリサイド反応を生じさせると、上記窪み１１から露出さる分離溝１０ｔの側面の半導体基板１Ｓ部分でもシリサイド反応が進んでしまう。すると、上記窪み１１から露出する半導体基板１Ｓ部分にも、分離溝１０ｔの側面に沿って半導体基板１Ｓの厚さ方向に延びるようなシリサイド層７ｓが形成されてしまう。その結果、そのシリサイド層７ｓから半導体基板１Ｓの厚さ方向に向かってリーク電流ＩＢが流れ、スタンバイ時のリーク電流が増大し、消費電流が増大する、という問題が生じる。この問題は、メモリセルＭＣのソース側のみならず、ドレイン側でも生じるし、他の素子部分でも生じる。
本実施の形態では、上記のような課題を解決するものである。以下、本実施の形態の不揮発性メモリを有する半導体装置の具体的な一例を説明する。
図３は、本実施の形態の不揮発性メモリのメモリセルＭＣの回路図を示している。メモリセルＭＣは、ドレイン電極Ｄと、ソース電極Ｓとの間に、例えばメモリセル選択用のｎチャネル型のＭＩＳＦＥＴＱｃ（以下、単に選択用のｎＭＩＳＱｃという）と、データ記憶用のｎチャネル型のＭＩＳＦＥＴＱｍ（以下、単にメモリ用のｎＭＩＳＱｍという）との２つのトランジスタを有している。
選択用のｎＭＩＳＱｃは制御ゲート電極ＣＧを有し、メモリ用のｎＭＩＳＱｍはメモリゲート電極ＭＧおよび電荷蓄積用の絶縁膜２（電荷蓄積層）を有している。データ書き込みは、例えばホットエレクトロン注入により半導体基板１Ｓから電荷蓄積用の絶縁膜２ｂに電子を注入することで行われる。このため、電子注入効率に優れ、高速、低電流の書き込みができる。
また、データ消去は、例えばホットホールを発生させ電荷蓄積用の絶縁膜２ｂ中に正孔を注入することで行われる。このため、書き込みおよび消去動作の制御が容易であり、電源回路や周辺回路の簡素化（小規模化）が可能である。
データの読み出しは、ドレイン電極Ｄの電位をソース電極Ｓの電位よりも高くした状態でメモリゲート電極ＭＧに所望の電圧を印加して選択用のｎＭＩＳＱｃをオンする。この際、メモリ用のｎＭＩＳＱｍの電荷蓄積用の絶縁膜２ｂ中の電子の有無によりメモリ用のｎＭＩＳＱｍのしきい値電圧が変化し、ドレイン電極Ｄとソース電極Ｓとの間に電流が流れたり、流れなかったりするので、これにより、データを読み出す。
次に、図４は上記メモリセルＭＣの基本的なデバイス構成の断面図、図５および図６は図４のメモリセルＭＣの要部拡大断面図の一例を示している。基本的な構成は、上記図１および図２で説明したのと同じなので、同じ部分については説明を省略する。
本実施の形態においては、サイドウォール４Ａ，４Ｂの側面に、例えばサイドウォール４Ａ，４Ｂと同じ酸化シリコンからなるサイドウォール（第２絶縁膜（第２サイドウォール）、第４絶縁膜（第４サイドウォール））１２Ａ，１２Ｂが形成されている。すなわち、サイドウォール４Ａ，４Ｂの側面は、それぞれサイドウォール１２Ａ，１２Ｂによって覆われている。
ここでは、図５および図６に示すように、メモリゲート電極ＭＧ、制御ゲート電極ＣＧおよびサイドウォール４Ａ，４Ｂの外側の半導体基板１Ｓに窪み９が形成されている。このため、サイドウォール１２Ａ，１２Ｂが対向する半導体基板１Ｓの主面は、メモリゲート電極ＭＧ、制御ゲート電極ＣＧおよびサイドウォール４Ａ，４Ｂが対向する半導体基板１Ｓの主面よりも窪んでいる。そして、サイドウォール１２Ａ，１２Ｂの下端部は、サイドウォール４Ａ，４Ｂと半導体基板１Ｓとの接触界面の縁を覆っているとともに、半導体基板１Ｓの主面の窪み９から露出される半導体基板１Ｓの側面をも覆っている。
また、サイドウォール１２Ａ，１２Ｂの下端部は、サイドウォール４Ａ，４Ｂの側面からサイドウォール１２Ａ，１２Ｂの厚さ（図５の長さｄ２，ｄ３）分だけソース、ドレイン側の半導体基板１Ｓの主面（窪み９の上面）部分を覆っている。なお、このサイドウォール１２Ａ，１２Ｂの厚さ（図５の長さｄ２，ｄ３）とは、サイドウォール１２Ａ，１２Ｂの下端のゲート長方向の幅をいう。
そして、本実施の形態においては、上記メモリセルＭＣのソース用のｎ＋型の半導体領域５Ｓｐの上面に、メモリゲート電極ＭＧ側の端部が上記サイドウォール１２Ａで規定されるシリサイド層（第１シリサイド層）７ｓが形成されている。すなわち、ソース側のシリサイド層７ｓは、サイドウォール１２Ａに対して自己整合的に形成されている。このため、ソース側の上記シリサイド層７ｓのメモリゲート電極ＭＧ側の端部は、ソース用のｎ−型の半導体領域５Ｓｍとｎ＋型の半導体領域５Ｓｐとの接合面（接合端）、あるいはメモリゲート電極ＭＧ側におけるソース用のｎ＋型の半導体領域５Ｓｐと半導体基板１Ｓとの接合面（接合端）から、上記サイドウォール１２Ａの厚さ（図５に示す長さｄ２）分程度だけ離れている。
その結果、ソース側の半導体基板１Ｓの主面が若干窪んでいたとしても、また、シリサイド層７ｓの下面に凸部が形成されていても、シリサイド層７ｓの端部や上記凸部が、ソース用のｎ−型の半導体領域５Ｓｍとｎ＋型の半導体領域５Ｓｐとの接合面（接合端）あるいはメモリゲート電極ＭＧ側におけるソース用のｎ＋型の半導体領域５Ｓｐと半導体基板１Ｓとの接合面（接合端）から離れる。このため、シリサイド層７ｓの下面に上記凸部が形成されていたとしても、その凸部がｎ＋型の半導体領域５Ｓｐの領域外に突出し難い構成になっている。
これにより、上記シリサイド層７ｓの端部から上記ソース用のｎ−型の半導体領域５Ｓｍの下の半導体基板１Ｓに向かって流れるリーク電流ＩＡを低減または無くすことができるので、このリーク電流ＩＡに起因する上記ディスターブ不良を抑制または防止することができる。したがって、不揮発性メモリを有する半導体装置の動作信頼性を向上させることができる。
また、本実施の形態の場合、ディスターブ不良対策のためにｎ＋型の半導体領域５Ｓｐの端部にｎ＋型の半導体領域５Ｓｐよりも不純物濃度の低いｎ型の半導体領域をより深く形成するわけではないので、短チャネル効果の問題も生じない。また、ディスターブ不良対策のためにメモリゲート電極ＭＧのゲート長を大きくするわけでもないので、データ消去速度が低下する問題も生じない。また、ディスターブ不良対策のためにサイドウォール４Ａの半導体基板１Ｓに対向する面の長さを大きくするわけでもないので、セル電流の低下を招くこともない。
また、本実施の形態では、上記メモリセルＭＣのドレイン用のｎ＋型の半導体領域５Ｄｐの上面に、制御ゲート電極ＣＧ側の端部が上記サイドウォール１２Ｂで規定されるシリサイド層（第２シリサイド層）７ｄが形成されている。すなわち、ドレイン側のシリサイド層７ｄは、サイドウォール１２Ｂに対して自己整合的に形成されている。このため、ドレイン側のシリサイド層７ｄの制御ゲート電極ＣＧ側の端部は、ドレイン用のｎ−型の半導体領域５Ｄｍとｎ＋型の半導体領域５Ｄｐとの接合面（接合端）、あるいは制御ゲート電極ＣＧ側におけるドレイン用のｎ＋型の半導体領域５Ｄｐと半導体基板１Ｓとの接合面（接合端）から、上記サイドウォール１２Ｂの厚さ（図５に示す長さｄ３）分程度だけ離れている。
その結果、ドレイン側の半導体基板１Ｓの主面が若干窪んでいたとしても、また、シリサイド層７ｄの下面に凸部が形成されていても、シリサイド層７ｄの端部や上記凸部が、ドレイン用のｎ−型の半導体領域５Ｄｍとｎ＋型の半導体領域５Ｄｐとの接合面（接合端）あるいは制御ゲート電極ＣＧ側におけるドレイン用のｎ＋型の半導体領域５Ｓｐと半導体基板１Ｓとの接合面（接合端）から離れる。このため、シリサイド層７ｄの下面に上記凸部が形成されていたとしても、その凸部がｎ＋型の半導体領域５Ｄｐの領域外に突出し難い構成になっている。
これにより、上記シリサイド層７ｄの端部から上記ドレイン用のｎ−型の半導体領域５Ｄｍの下の半導体基板１Ｓに向かって流れるリーク電流を低減または無くすことができるので、不揮発性メモリを有する半導体装置の誤読み出しの問題を回避できる。
また、本実施の形態では、図６に示すように、分離部１０の上面において、活性領域の隣接部分に形成される窪み１１から露出される半導体基板１Ｓ（シリサイド層７ｓ，７ｄ）の側面を覆うようにサイドウォール（絶縁膜）１２Ｃが形成されている。サイドウォール１２Ｃは、例えば上記サイドウォール１２Ａ，１２Ｂと同じく酸化シリコンによって形成されている。
これにより、分離部１０の窪み１１に隣接する半導体基板１Ｓ部分においてシリサイド層７ｓ，７ｄが分離溝１０ｔの側面に沿って半導体基板１Ｓの厚さ方向に向かって延びてしまうのを抑制または防止することができる。このため、シリサイド層７ｓ，７ｄから半導体基板１Ｓの厚さ方向に向かって流れるリーク電流を低減できる。すなわち、不揮発性メモリを有する半導体装置のスタンバイ時のリーク電流を低減できるので、消費電力を低減できる。
次に、図７はディスターブ不良対策前と、ディスターブ不良対策後とを比較して示した半導体チップ内のしきい値電圧Ｖｔｈの分布を示している。
図７の左側は、ディスターブ不良対策前を示している。後述のサイドウォール１２Ａ，１２Ｂを形成するための絶縁膜の堆積時の膜厚は、例えば６０ｎｍ程度であるが、メモリセルＭＣでは、その絶縁膜を全て除去し、上記サイドウォール１２Ａ，１２Ｂを形成しない。この場合は、初期（消去直後）に比べて、ディスターブにより、しきい値電圧Ｖｔｈが大きく右にシフトしていることが分かる。
これに対して、図７の右側は、ディスターブ不良対策後を示している。メモリセルＭＣには、上記サイドウォール１２Ａ，１２Ｂを形成する。この場合、初期（消去直後）値に対する、しきい値電圧Ｖｔｈのシフト量が、図７の左側の対策前に比べて小さくなっていることが分かる。この場合、後述のサイドウォール１２Ａ，１２Ｂを形成するための絶縁膜の堆積時の膜厚は、例えば１００ｎｍ程度であるが、サイドウォール形成のための加工により、サイドウォール１２Ａ，１２Ｂの厚さ（長さｄ２，ｄ３）は、例えば１０〜８０ｎｍ程度となっている。本発明者の検討によれば、このサイドウォール１２Ａ，１２Ｂの厚さ（長さｄ２，ｄ３）は、例えば１０ｎｍ以上は必要であり、例えば１０ｎｍ〜５０ｎｍ程度が好ましい。
次に、本実施の形態の不揮発性メモリを有する半導体装置の製造方法の一例を図８〜図２５によって説明する。なお、図８〜図２５は、本実施の形態の半導体装置の製造工程中の要部断面図を示している。図中の符号Ｍはメモリ領域、符号Ｐは周辺回路領域、符号ＲＡ，ＲＢは抵抗領域を示している。ここでは、メモリ領域Ｍ、周辺回路領域Ｐ、抵抗領域ＲＡ，ＲＢを分離して示しているが、これらは同じ半導体基板１Ｓに形成されている。
まず、図８に示すように、厚さ方向に沿って互いに反対側に位置する主面（第１主面：デバイス形成面）および裏面（第２主面）を有する半導体基板１Ｓ（ここでは、半導体ウエハと称する平面略円形状の半導体薄板）を用意する。
続いて、その半導体基板１Ｓの主面に、活性領域を規定する分離部１０を形成する。分離部１０は、半導体基板１Ｓの主面に分離溝１０ｔを形成した後、この分離溝１０ｔ内に、例えば酸化シリコンからなる分離用絶縁膜１０ｓを埋め込むことで形成する。
その後、メモリ領域Ｍにｎ型の埋込ウエルＤＮＷＬを形成する。その後、メモリ領域Ｍおよび周辺回路領域Ｐ等にｐ型のウエルＰＷＬを形成する。この際、抵抗領域ＲＡにｐ型の半導体領域で形成される抵抗体ＲＷＬを形成する。
次いで、半導体基板１Ｓの主面の活性領域上に、例えば酸化シリコンからなるゲート絶縁膜３を形成した後、半導体基板１Ｓの主面上に、例えば低抵抗な多結晶シリコンからなる導体膜を堆積し、その上に酸化シリコンからなるキャップ絶縁膜を堆積する。
続いて、上記キャップ絶縁膜上にフォトレジストパターンを形成し、これをエッチングマスクとして、そこから露出するキャップ絶縁膜をエッチングすることにより、キャップ絶縁膜をパターニングした後、上記フォトレジストパターンを除去する。
その後、残されたキャップ絶縁膜のパターンをエッチングマスクとして、そこから露出する下層の上記導体膜をエッチングすることにより、メモリ領域Ｍに制御ゲート電極ＣＧを形成し、周辺回路領域Ｐにゲート電極ＦＧを形成し、抵抗領域ＲＢに抵抗体ＲＧを形成する。その後、上記キャップ絶縁膜を除去する。
次いで、図９に示すように、メモリ領域Ｍにおいて制御ゲート電極ＣＧの隣接部分に電荷蓄積用の絶縁膜２およびメモリゲート電極ＭＧを形成する。ここでは、例えば以下のようにする。
まず、図８に示した半導体基板１Ｓの主面上に、上記制御ゲート電極ＣＧ、ゲート電極ＦＧおよび抵抗体ＲＧの表面も覆うように、例えば酸化シリコンからなる絶縁膜２ａを熱酸化法によって堆積した後、その絶縁膜２ａ上に、例えば窒化シリコンからなる絶縁膜２ｂを化学気相成長法（Chemical Vapor Deposition：ＣＶＤ）法によって堆積する。
続いて、その絶縁膜２ｂ上に、例えば酸化シリコンからなる絶縁膜２ｃを熱酸化法等によって堆積した後、その上に、例えば低抵抗な多結晶シリコンからなる導体膜をＣＶＤ法等によって堆積する。その後、その導体膜をエッチバック法等によってエッチングすることにより、制御ゲート電極ＣＧ、ゲート電極ＦＧおよび抵抗体ＲＧの両側面に上記導体膜を残す。
次いで、制御ゲート電極ＣＧの片側の側面の導体膜を覆い、それ以外は露出されるようなフォトレジストパターンを形成した後、これをエッチングマスクとして、そこから露出する導体膜をエッチング除去する。その後、上記フォトレジストパターンを除去する。
続いて、制御ゲート電極ＣＧの表面（上面および片側側面）、ゲート電極ＦＧの表面（上面および両側面）、抵抗体ＲＧの表面（上面および両側面）および半導体基板１Ｓの主面上の絶縁膜２を除去する。
これにより、メモリ領域Ｍにおいて、制御ゲート電極ＣＧの隣接領域の半導体基板１Ｓの主面上には電荷蓄積用の絶縁膜２を介してメモリゲート電極ＭＧが形成される。制御ゲート電極ＣＧとメモリゲート電極ＭＧとの対向側面には上記絶縁膜２が介在されており、制御ゲート電極ＣＧとメモリゲート電極ＭＧとが絶縁されている。
次いで、図１０に示すように、メモリ領域Ｍにおいて、半導体基板１Ｓの主面に、ソース用のｎ−型の半導体領域５Ｓｍおよびドレイン用のｎ−型の半導体領域５Ｄｍを形成する。また、周辺回路領域Ｐにおいて、半導体基板１Ｓの主面に、ソースおよびドレイン用のｎ−型の半導体領域１５ａを形成する。ここでは、例えば以下のようにする。
メモリ領域Ｍにおけるソース用のｎ−型の半導体領域５Ｓｍは、半導体基板１Ｓの主面上にメモリ領域Ｍのソース領域およびメモリゲート電極ＭＧが露出され、それ以外が覆われるようなフォトレジストパターンを形成した後、例えばリン（Ｐ）またはヒ素（Ａｓ）等のようなｎ型不純物をイオン注入法等によって半導体基板１Ｓに導入することによって形成する。すなわち、ソース用のｎ−型の半導体領域５Ｓｍは、メモリゲート電極ＭＧの側面に対して自己整合的に形成される。
また、メモリ領域Ｍにおけるドレイン用のｎ−型の半導体領域５Ｄｍは、半導体基板１Ｓの主面上にメモリ領域Ｍのドレイン領域および制御ゲート電極ＣＧが露出され、それ以外が覆われるようなフォトレジストパターンを形成した後、例えばリンまたはヒ素等のようなｎ型不純物をイオン注入法等によって半導体基板１Ｓに導入することによって形成する。すなわち、ドレイン用のｎ−型の半導体領域５Ｄｍは、制御ゲート電極ＣＧの側面に対して自己整合的に形成する。
また、周辺回路領域Ｐにおけるソースおよびドレイン用のｎ−型の半導体領域１５ａは、半導体基板１Ｓの主面上に周辺回路領域Ｐのソース領域およびドレイン領域が露出され、それ以外が覆われるようなフォトレジストパターンを形成した後、例えばリンまたはヒ素等のようなｎ型不純物をイオン注入法等によって半導体基板１Ｓに導入することによって形成する。すなわち、ソースおよびドレイン用のｎ−型の半導体領域１５ａは、ゲート電極ＦＧの側面に対して自己整合的に形成される。
次いで、半導体基板１Ｓの主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法等によって堆積した後、これをエッチバックすることにより、図１１に示すように、メモリゲート電極ＭＧ、制御ゲート電極ＣＧ、ゲート電極ＦＧおよび抵抗体ＲＧの側面に、その絶縁膜からなるサイドウォール４Ａ，４Ｂ，４Ｃ，４Ｄ，４Ｅ，４Ｆを形成する。
ここで、図１２〜図１４は、それぞれ上記図１１のメモリ領域Ｍ、周辺回路領域Ｐおよび抵抗領域ＲＡの拡大断面図を示している。
図１２および図１３に示すように、上記サイドウォール４Ａ〜４Ｆを形成するためのエッチバック等によって、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＦＧおよびそれらの側面のサイドウォール４Ａ〜４Ｄの配置領域以外の領域の半導体基板１Ｓの主面がエッチングされる。これにより、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＦＧおよびそれらの側面のサイドウォール４Ａ〜４Ｄの配置領域以外の領域の半導体基板１Ｓの主面に窪み９が形成されている。
また、図１３および図１４に示すように、上記半導体装置の製造工程中に、分離部１０の分離用絶縁膜１０ｓの上面において活性領域の隣接部分がエッチングされる。これにより、分離部１０の分離用絶縁膜１０ｓの上面において活性領域の隣接部分に窪み１１が形成されている。
次いで、図１５に示すように、メモリ領域Ｍにおいて、半導体基板１Ｓの主面に、ソース用のｎ＋型の半導体領域５Ｓｐおよびドレイン用のｎ＋型の半導体領域５Ｄｐを形成する。また、周辺回路領域Ｐにおいて、半導体基板１Ｓの主面に、ソースおよびドレイン用のｎ＋型の半導体領域１５ｂを形成する。ここでは、例えば以下のようにする。
メモリ領域Ｍにおけるソース用のｎ＋型の半導体領域５Ｓｐは、半導体基板１Ｓの主面上にメモリ領域Ｍのソース領域およびサイドウォール４Ａが露出され、それ以外が覆われるようなフォトレジストパターンを形成した後、例えばリンまたはヒ素等のようなｎ型不純物をイオン注入法等によって半導体基板１Ｓに導入することによって形成する。すなわち、ソース用のｎ＋型の半導体領域５Ｓｐは、サイドウォール４Ａの側面に対して自己整合的に形成される。これにより、メモリ領域Ｍに、メモリセルＭＣのソース用の半導体領域５Ｓを形成する。
また、メモリ領域Ｍにおけるドレイン用のｎ＋型の半導体領域５Ｄｐは、半導体基板１Ｓの主面上にメモリ領域Ｍのドレイン領域およびサイドウォール４Ｂが露出され、それ以外が覆われるようなフォトレジストパターンを形成した後、例えばリンまたはヒ素等のようなｎ型不純物をイオン注入法等によって半導体基板１Ｓに導入することによって形成する。すなわち、ドレイン用のｎ＋型の半導体領域５Ｄｐは、サイドウォール４Ｂの側面に対して自己整合的に形成する。これにより、メモリ領域Ｍに、メモリセルＭＣのドレイン用の半導体領域５Ｄを形成する。
また、周辺回路領域Ｐにおけるソースおよびドレイン用のｎ＋型の半導体領域１５ｂは、半導体基板１Ｓの主面上に周辺回路領域Ｐのソース領域、ドレイン領域、ゲート電極ＦＧおよびサイドウォール４Ｃ，４Ｄが露出され、それ以外が覆われるようなフォトレジストパターンを形成した後、例えばリンまたはヒ素等のようなｎ型不純物をイオン注入法等によって半導体基板１Ｓに導入することによって形成する。すなわち、ソースおよびドレイン用のｎ＋型の半導体領域１５ｂは、サイドウォール４Ｃ，４Ｄの側面に対して自己整合的に形成される。これにより、周辺回路領域Ｐに、周辺回路形成用のｎチャネル型のＭＩＳＦＥＴＱｎのソースおよびドレイン用の半導体領域１５を形成する。
次いで、図１６に示すように、半導体基板１Ｓの主面上に、上記制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＦＧ、抵抗体ＲＧおよびサイドウォール４Ａ〜４Ｆの表面も覆うように、絶縁膜１２をＣＶＤ法等によって堆積する。この絶縁膜１２は、後述のシリサイド層の形成工程において、シリサイド反応を阻止するためのマスクとなる絶縁膜であり、例えば酸化シリコンによって形成されている。
続いて、絶縁膜１２上において、その絶縁膜１２を残したい領域にフォトレジストパターン１９をフォトリソグラフィ技術により形成した後、そのフォトレジストパターン１９をエッチングマスクとして、絶縁膜１２を異方性のドライエッチングによってエッチングする。その後、フォトレジストパターン１９を除去する。
これにより、図１７に示すように、抵抗領域ＲＡ，ＲＢに、後述のシリサイド層形成工程時にシリサイド層の反応を阻止するためのマスクとなる絶縁膜１２Ｄ，１２Ｅのパターンを形成する。この絶縁膜１２Ｄ，１２Ｅのパターンは、抵抗体ＲＷＬ，ＲＧの抵抗値形成領域を覆い、電極形成領域を露出するように形成されている。
また、本実施の形態では、この絶縁膜１２Ｄ，１２Ｅの形成工程時に、メモリ領域Ｍにおいてサイドウォール４Ａ，４Ｂの側面にサイドウォール１２Ａ，１２Ｂを形成する。また、同時に周辺回路領域Ｐにおいてサイドウォール４Ｃ，４Ｄの側面にサイドウォール１２Ｆ，１２Ｇを形成する。また、同時に抵抗領域ＲＢにおいてサイドウォール４Ｅ，４Ｆの側面にサイドウォール１２Ｈ，１２Ｊを形成する。さらに、同時、分離部１０の上面に形成された上記窪み１１の側面に上記サイドウォール１２Ｃを形成する。
このように、本実施の形態においては、シリサイド層形成工程時にマスクとなる絶縁膜１２Ｄ，１２Ｅのパターンを形成する工程と同一工程において、サイドウォール１２Ａ，１２Ｂ，１２Ｃ，１２Ｆ，１２Ｇを形成するので、サイドウォール１２Ａ，１２Ｂ，１２Ｃ，１２Ｆ，１２Ｇを新たに追加（形成）するからといって半導体装置の製造工程数が増えることも無い。
ここで、図１８〜図２０は、それぞれ上記図１７のメモリ領域Ｍ、周辺回路領域Ｐおよび抵抗領域ＲＡの拡大断面図を示している。
上記メモリ領域Ｍのサイドウォール１２Ａ，１２Ｂは、図１８に示すように、サイドウォール４Ａ，４Ｂの側面を覆うように形成されている。このサイドウォール１２Ａ，１２Ｂの下端部は、サイドウォール４Ａ，４Ｂと半導体基板１Ｓとの接触界面の縁を覆っているとともに、ソース、ドレイン側の半導体基板１Ｓの窪み９から露出される半導体基板１Ｓの側面をも覆っている。
また、サイドウォール１２Ａ，１２Ｂの下端部は、サイドウォール４Ａ，４Ｂの側面からサイドウォール１２Ａ，１２Ｂの厚さ分だけソース、ドレイン側の半導体基板１Ｓの主面（窪み９の上面）部分を覆っている。なお、ソースおよびドレイン用のｎ＋型の半導体領域５Ｓｐ，５Ｄｐのメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ側の端部は、サイドウォール１２Ａ，１２Ｂの下を越えてサイドウォール４Ａ，４Ｂの下まで若干入り込んでいる。
上記周辺回路領域Ｐのサイドウォール１２Ｆ，１２Ｇは、図１９に示すように、サイドウォール４Ｃ，４Ｄの側面を覆うように形成されている。このサイドウォール１２Ｆ，１２Ｇの下端部は、サイドウォール４Ｃ，４Ｄと半導体基板１Ｓとの接触界面の縁を覆っているとともに、ソース、ドレイン側の半導体基板１Ｓの窪み９から露出される半導体基板１Ｓの側面をも覆っている。
また、サイドウォール１２Ｆ，１２Ｇの下端部は、サイドウォール４Ｃ，４Ｄの側面からサイドウォール１２Ｆ，１２Ｇの厚さ分だけソース、ドレイン側の半導体基板１Ｓの主面（窪み９の上面）部分を覆っている。なお、ソースおよびドレイン用のｎ＋型の半導体領域１５ｂのゲート電極ＦＧ側の端部は、サイドウォール１２Ｆ，１２Ｇの下を越えてサイドウォール４Ｃ，４Ｄの下まで若干入り込んでいる。
また、図１９および図２０に示すように、分離部１０の分離用絶縁膜１０ｓの上面に形成された窪み１１の側面にもサイドウォール１２Ｃが形成されている。このサイドウォール１２Ｃは、上記絶縁膜１２のエッチング処理により形成されたもので、窪み１１から露出される半導体基板１Ｓの側面を覆うように形成されている。
次いで、半導体基板１Ｓの主面を、フッ酸系の洗浄液を用いて洗浄した後、半導体基板１Ｓの主面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＦＧ、抵抗体ＲＷＬ，ＲＧ、サイドウォール４Ａ〜４Ｆ，１２Ａ〜１２Ｃ，１２Ｆ，１２Ｇ，１２Ｈ，１２Ｊ、絶縁膜１２Ｄ，１２Ｅの表面を覆うように、例えばコバルト（Ｃｏ）等のような金属膜をスパッタリング法等によって堆積する。
この金属膜は、半導体基板１Ｓのｎ＋型の半導体領域５Ｓｐ，５Ｄｐ，１５ｂに接触している他、制御ゲート電極ＣＧの上面、メモリゲート電極ＭＧの上面、ゲート電極ＦＧの上面および抵抗体ＲＷＬ，ＲＧの電極形成領域に接触している。ただし、上記したように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの両側（サイドウォール４Ａ，４Ｂの両側）の半導体基板１Ｓの窪み９の側面には、サイドウォール１２Ａ，１２Ｂが形成されているので、上記金属膜が接しないようになっている。また、分離部１０の上面の窪み１１から露出される半導体基板１Ｓの側面にもサイドウォール１２Ｃが形成されているので、その側面には金属膜が接しないようになっている。
続いて、半導体基板１Ｓおよび上記金属膜に対して、例えば４００〜５５０℃で１分間程度の熱処理を施すことにより、半導体基板１Ｓ（ｎ＋型の半導体領域５Ｓｐ，５Ｄｐ，１５ｂおよび抵抗体ＲＷＬ）、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＦＧおよび抵抗体ＲＧと上記金属膜との接触部においてシリサイド化反応を生じさせる。
その後、未反応の上記金属膜をエッチングにより除去することにより、図２１に示すように、半導体基板１Ｓ（ｎ＋型の半導体領域５Ｓｐ，５Ｄｐ，１５ｂ、抵抗体ＲＷＬ）、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＦＧおよび抵抗体ＲＧの上面に、例えばコバルトシリサイド（ＣｏＳｉ２）等からなるシリサイド層７を残す。その後、半導体基板１Ｓおよびシリサイド層７に対して、例えば７００〜８００℃で１分間程度の熱処理を施すことにより、シリサイド層７を低抵抗化する。
ここで、図２２〜図２４は、それぞれ上記図２１のメモリ領域Ｍ、周辺回路領域Ｐおよび抵抗領域ＲＡの拡大断面図を示している。
本実施の形態においては、上記サイドウォール１２Ａをマスクとして、ソース側のシリサイド層７（７ｓ）を形成する。すなわち、シリサイド層７ｓをサイドウォール１２Ａに対して自己整合的に形成する。このため、図２２に示すように、シリサイド層７ｓのメモリゲート電極ＭＧ側の端部が、サイドウォール４Ａの側面からサイドウォール１２Ａの厚さ分だけ離れた位置に形成されている。すなわち、このため、シリサイド層７ｓのメモリゲート電極ＭＧ側の端部と、ソース用のｎ−型の半導体領域５Ｓｍおよびｎ＋型の半導体領域５Ｓｐの接合面（接合端）との間、あるいはメモリゲート電極ＭＧ側におけるソース用のｎ＋型の半導体領域５Ｓｐおよび半導体基板１Ｓの接合面（接合端）との間に、上記サイドウォール１２Ａの厚さ分程度の間隔を確保することができる。
この結果、ソース側の半導体基板１Ｓの主面が若干窪んでいても、また、シリサイド層７ｓの下面に凸部が形成されていても、シリサイド層７ｓの上記端部や上記凸部が、ソース用のｎ−型の半導体領域５Ｓｍおよびｎ＋型の半導体領域５Ｓｐの接合面（接合端）あるいはメモリゲート電極ＭＧ側におけるソース用のｎ＋型の半導体領域５Ｓｐおよび半導体基板１Ｓの接合面（接合端）から離れるようになっている。このため、シリサイド層７ｓの下面に上記凸部が形成されていたとしても、その凸部がｎ＋型の半導体領域５Ｓｐの領域外に突出し難い構成になっている。
したがって、上記シリサイド層７ｓの端部から上記ソース用のｎ−型の半導体領域５Ｓｍの下の半導体基板１Ｓに向かって流れるリーク電流ＩＡを低減または無くすことができ、このリーク電流ＩＡに起因する上記ディスターブ不良を抑制または防止することができるので、不揮発性メモリを有する半導体装置の動作信頼性を向上させることができる。
また、本実施の形態においては、上記サイドウォール１２Ｂをマスクとして、ドレイン側のシリサイド層７（７ｄ）を形成する。すなわち、シリサイド層７ｄをサイドウォール１２Ｂに対して自己整合的に形成する。このため、図２２に示すように、ドレイン側のシリサイド層７（７ｄ）の制御ゲート電極ＣＧ側の端部が、サイドウォール４Ｂの側面からサイドウォール１２Ｂの厚さ分だけ離れた位置に形成されている。すなわち、シリサイド層７（７ｄ）の制御ゲート電極ＣＧ側の端部と、ドレイン用のｎ−型の半導体領域５Ｄｍおよびｎ＋型の半導体領域５Ｄｐの接合面（接合端）との間、あるいは制御ゲート電極ＣＧ側におけるドレイン用のｎ＋型の半導体領域５Ｄｐおよび半導体基板１Ｓの接合面（接合端）との間に、上記サイドウォール１２Ｂの厚さ分程度の間隔を確保することができる。
この結果、ドレイン側の半導体基板１Ｓの主面が若干窪んでいても、また、シリサイド層７ｄの下面に凸部が形成されていても、シリサイド層７ｄの上記端部や上記凸部が、ドレイン用のｎ−型の半導体領域５Ｄｍおよびｎ＋型の半導体領域５Ｄｐの接合面（接合端）あるいは制御ゲート電極ＣＧ側におけるドレイン用のｎ＋型の半導体領域５Ｄｐおよび半導体基板１Ｓの接合面（接合端）から離れるようになっている。このため、シリサイド層７ｄの下面に上記凸部が形成されていたとしても、その凸部がｎ＋型の半導体領域５Ｄｐの領域外に突出し難い構成になっている。
したがって、上記シリサイド層７ｄの端部から上記ドレイン用のｎ−型の半導体領域５Ｄｍの下の半導体基板１Ｓに向かって流れるリーク電流を低減または無くすことができ、このリーク電流に起因する上記誤読み出し不良を抑制または防止することができるので、不揮発性メモリを有する半導体装置の動作信頼性を向上させることができる。
また、本実施の形態においては、上記サイドウォール１２Ｆ，１２Ｇをマスクとして、周辺回路領域ＰのＭＩＳＦＥＴＱｎのソース、ドレインにシリサイド層７を形成する。すなわち、ＭＩＳＦＥＴＱｎのソース、ドレインのシリサイド層７を、サイドウォール１２Ｆ，１２Ｇに対して自己整合的に形成する。このため、図２３に示すように、ソース、ドレインのシリサイド層７のゲート電極ＦＧ側の端部が、サイドウォール４Ｃ，４Ｄの側面からサイドウォール１２Ｆ，１２Ｇの厚さ分だけ離れた位置に形成されている。すなわち、そのシリサイド層７のゲート電極ＦＧ側の端部と、ドレイン用のｎ−型の半導体領域１５ａおよびｎ＋型の半導体領域１５ｂの接合面（接合端）との間、あるいはゲート電極ＦＧ側におけるドレイン用のｎ＋型の半導体領域１５ｂおよび半導体基板１Ｓの接合面（接合端）との間に、上記サイドウォール１２Ｆ，１２Ｇの厚さ分程度の間隔を確保することができる。
この結果、ソース、ドレイン側の半導体基板１Ｓの主面が若干窪んでいても、また、シリサイド層７の下面に凸部が形成されていても、シリサイド層７の上記端部や上記凸部が、ドレイン用のｎ−型の半導体領域１５ａおよびｎ＋型の半導体領域１５ｂの接合面（接合端）あるいはゲート電極ＦＧ側におけるドレイン用のｎ＋型の半導体領域１５ｂおよび半導体基板１Ｓの接合面（接合端）から離れるようになっている。このため、ＭＩＳＦＥＴＱｎのシリサイド層７の下面に上記凸部が形成されていたとしても、その凸部がｎ＋型の半導体領域１５ｂの領域外に突出し難い構成になっている。
したがって、周辺回路領域ＰのＭＩＳＦＥＴＱｎにおいては、上記シリサイド層７の端部から上記ドレイン用のｎ−型の半導体領域１５ａの下の半導体基板１Ｓに向かって流れるリーク電流を低減または無くすことができるので、スタンバイ時のリーク電流を低減でき、不揮発性メモリを有する半導体装置の消費電力を低減できる。
さらに、本実施の形態においては、図２４に示すように、分離部１０の上面の窪み１１から露出される半導体基板１Ｓの側面にサイドウォール１２Ｃを形成したことにより、その側面からのシリサイド化反応を抑制または防止することができる。
これにより、分離部１０の窪み１１に隣接する半導体基板１Ｓ部分においてシリサイド層７が分離溝１０ｔの側面に沿って半導体基板１Ｓの厚さ方向に向かって延びてしまうのを抑制または防止することができる。このため、シリサイド層７から半導体基板１Ｓの厚さ方向に向かって流れるリーク電流を低減できる。すなわち、不揮発性メモリを有する半導体装置のスタンバイ時のリーク電流を低減できるので、消費電力を低減できる。
次いで、図２５に示すように、半導体基板１Ｓの主面上に、例えば酸化シリコンからなる絶縁膜２０をＣＶＤ法等によって堆積した後、その絶縁膜２０にシリサイド層７の上面の一部が露出するようなコンタクトホール２１を形成する。
続いて、絶縁膜２０上に、例えば窒化チタン等からなるバリア金属膜をスパッタリング法およびＣＶＤ法等によって堆積した後、さらにその上に、例えばタングステン等からなる主配線金属膜をＣＶＤ法等によって堆積し、これら金属膜をコンタクトホール２１内に埋め込む。
その後、絶縁膜２０上の上記金属膜を化学的機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）法等によって除去し、コンタクトホール２１内にプラグ２２を形成する。プラグ２２の下端は上記シリサイド層７と接触し電気的に接続されている。
これ以降は、通常の配線形成工程、検査工程および組立工程を経て、不揮発性メモリを有する半導体装置の製造を完了する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発
明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可
能であることは言うまでもない。
例えば不揮発性メモリの電荷蓄積用の絶縁膜は窒化シリコンに限定されるものではなく種々変更可能であり、例えばアルミナ（Ａｌ２Ｏ３）等のように絶縁性のトラップ準位を形成できるような材料または構成のものを用いることができる。
本発明は、不揮発性メモリを有する半導体装置の製造業に適用できる。
本発明者が検討した不揮発性メモリのメモリセルの断面図である。 図１のメモリセルの要部拡大断面図である。 本発明の一実施の形態である不揮発性メモリを有する半導体装置のメモリセルの回路図である。 図３のメモリセルの基本的なデバイス構成の断面図である。 図４のメモリセルの要部拡大断面図である。 図４のメモリセルの要部拡大断面図である。 ディスターブ不良対策前と、ディスターブ不良対策後とを比較して示した半導体チップ内のしきい値電圧の分布を示すグラフ図である。 本発明の一実施の形態である不揮発性メモリを有する半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図１１のメモリ領域の拡大断面図である。 図１１の周辺回路領域の拡大断面図である。 図１１の抵抗領域の拡大断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 図１６に続く半導体装置の製造工程中の要部断面図である。 図１７のメモリ領域の拡大断面図である。 図１７の周辺回路領域の拡大断面図である。 図１７の抵抗領域の拡大断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 図２１のメモリ領域の拡大断面図である。 図２１の周辺回路領域の拡大断面図である。 図２１の抵抗領域の拡大断面図である。 図２１に続く半導体装置の製造工程中の要部断面図である。
符号の説明
１Ｓ 半導体基板
２ 電荷蓄積用の絶縁膜
２ａ 絶縁膜
２ｂ 絶縁膜
２ｃ 絶縁膜
３ ゲート絶縁膜
４Ａ サイドウォール（第１絶縁膜）
４Ｂ サイドウォール（第３絶縁膜）
４Ｃ〜４Ｆ サイドウォール
５Ｓ ソース用の半導体領域
５Ｓｍ ｎ−型の半導体領域（第１半導体領域）
５Ｓｐ ｎ＋型の半導体領域（第２半導体領域）
５Ｄ ドレイン用の半導体領域
５Ｄｍ ｎ−型の半導体領域（第３半導体領域）
５Ｄｐ ｎ＋型の半導体領域（第４半導体領域）
７ シリサイド層
７ｓ シリサイド層（第１シリサイド層）
７ｄ シリサイド層（第２シリサイド層）
７ｃ，７ｍ シリサイド層
９ 窪み
１０ 分離部
１０ｓ 分離用絶縁膜
１０ｔ 分離溝
１１ 窪み
１２Ａ サイドウォール（第２絶縁膜）
１２Ｂ サイドウォール（第４絶縁膜）
１２Ｃ サイドウォール（絶縁膜）
１２Ｄ，１２Ｅ 絶縁膜
１２Ｆ，１２Ｇ サイドウォール
１２Ｈ，１２Ｊ サイドウォール
１５ 半導体領域
１５ａ ｎ−型の半導体領域
１５ｂ ｎ＋型の半導体領域
１９ フォトレジストパターン
２０ 絶縁膜
２１ コンタクトホール
２２ プラグ
ＭＣ メモリセル
Ｓ ソース電極
Ｄ ドレイン電極
Ｑｃ メモリセル選択用のｎチャネル型のＭＩＳＦＥＴ
Ｑｍ データ記憶用のｎチャネル型のＭＩＳＦＥＴ
Ｑｎ ｎチャネル型のＭＩＳＦＥＴ
ＭＧ メモリゲート電極（第１ゲート電極）
ＣＧ 制御ゲート電極（第２ゲート電極）
ＦＧ ゲート電極
ＲＧ 抵抗体
Ｍ メモリ領域
Ｐ 周辺回路領域
ＲＡ，ＲＢ 抵抗領域
ＤＮＷＬ ｎ型の埋込ウエル
ＰＷＬ ｐ型のウエル
ＲＷＬ 抵抗体

Claims (10)

  1. 半導体基板の主面上に複数の不揮発性メモリセルを備え、
    前記複数の不揮発性メモリセルの各々は、
    前記半導体基板上に形成された電荷蓄積用の絶縁膜と、
    前記電荷蓄積用の絶縁膜上に形成され、前記半導体基板の主面に沿う方向に沿って互いに反対側に位置する第１、第２側面を持つ第１ゲート電極と、
    前記第１ゲート電極の前記第１側面に形成された第１絶縁膜と、
    前記第１絶縁膜の側面に形成された第２絶縁膜と、
    前記半導体基板の主面において、前記第１ゲート電極の前記第１側面に対して自己整合的に形成された第１半導体領域と、
    前記半導体基板の主面において、前記第１半導体領域に電気的に接続されるように、前記第１絶縁膜の側面に対して自己整合的に形成された第２半導体領域と、
    前記第２半導体領域の上部に、前記第２絶縁膜の側面に対して自己整合的に形成された第１シリサイド層とを有し、
    前記第１シリサイド層の前記第１ゲート電極側の端部は、前記第２絶縁膜によって、前記第１半導体領域と前記第２半導体領域との接合端から離れた位置に形成されていることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記半導体基板の主面には分離部で規定される活性領域が形成されており、
    前記分離部は、前記半導体基板の主面に掘られた溝の内部に分離用絶縁膜が埋め込まれることで形成されており、
    前記半導体基板の主面の前記分離用絶縁膜の上面において、前記活性領域との隣接部分には、前記溝の側面の前記半導体基板の一部が露出するような窪みが形成されており、
    前記窪みには、前記窪みから露出する前記溝の側面の前記半導体基板の一部を覆うように、絶縁膜が形成されていることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、
    前記複数の不揮発性メモリセルの各々は、
    前記半導体基板の主面上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上であって、前記第１ゲート電極の前記第２側面に前記電荷蓄積用の絶縁膜を介して隣接する位置に設けられ、前記第１ゲート電極の前記第２側面に対向する第３側面と、前記第３側面に対して前記半導体基板の主面に沿う方向に沿って反対側に位置する第４側面とを有する第２ゲート電極と、
    前記第２ゲート電極の前記第４側面に設けられた第３絶縁膜と、
    前記第３絶縁膜の側面に設けられた第４絶縁膜と、
    前記半導体基板の主面において、前記第２ゲート電極の前記第４側面に対して自己整合的に形成された第３半導体領域と、
    前記半導体基板の主面において、前記第３半導体領域に電気的に接続されるように、前記第３絶縁膜の側面に対して自己整合的に形成された第４半導体領域と、
    前記第４半導体領域の上部に、前記第４絶縁膜の側面に対して自己整合的に形成された第２シリサイド層とを有し、
    前記第２シリサイド層の前記第２ゲート電極側の端部は、前記第４絶縁膜によって、前記第３半導体領域と前記第４半導体領域との接合端から離れた位置に形成されていることを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、前記第２絶縁膜が対向する前記半導体基板の主面は、前記第１ゲート電極が対向する前記半導体基板の主面よりも窪んでいることを特徴とする半導体装置。
  5. 請求項１記載の半導体装置において、前記第２絶縁膜の厚さは１０ｎｍ〜８０ｎｍであることを特徴とする半導体装置。
  6. （ａ）半導体基板の主面に、分離部と、これによって規定される活性領域とを形成する工程、
    （ｂ）前記半導体基板の主面に不揮発性メモリセルの電荷蓄積用の絶縁膜を形成する工程、
    （ｃ）前記電荷蓄積用の絶縁膜上に、前記半導体基板の主面に沿う方向に沿って互いに反対側に位置する第１、第２側面を持つ第１ゲート電極を形成する工程、
    （ｄ）前記半導体基板の主面に、前記第１ゲート電極の第１側面に対して自己整合的に第１半導体領域を形成する工程、
    （ｅ）前記（ｄ）工程後、前記第１ゲート電極の第１側面に第１絶縁膜を形成する工程、
    （ｆ）前記（ｅ）工程後、前記半導体基板の主面に、前記第１半導体領域に電気的に接続されるように、前記第１絶縁膜の側面に対して自己整合的に第２半導体領域を形成する工程、
    （ｇ）前記（ｆ）工程後、前記第１絶縁膜の側面に第２絶縁膜を形成する工程、
    （ｈ）前記（ｇ）工程後、前記第２半導体領域の上部に、前記第２絶縁膜の側面に対して自己整合的に形成された第１シリサイド層を形成する工程とを有することを特徴とする半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、
    前記第２絶縁膜は、前記半導体基板の主面上に、シリサイド層を形成しない領域を覆う絶縁膜のパターンを形成する工程と同一工程で形成することを特徴とする半導体装置の製造方法。
  8. 請求項６記載の半導体装置の製造方法において、
    前記分離部の形成工程は、
    前記半導体基板の主面に溝を形成する工程と、
    前記溝内に分離用絶縁膜を埋め込む工程とを有しており、
    前記（ｇ）工程では、
    前記半導体基板の主面の前記分離用絶縁膜の上面において、前記活性領域との隣接部分に形成された窪みに、前記窪みから露出する前記溝の側面の前記半導体基板の一部を覆うように、絶縁膜を形成する工程を有することを特徴とする半導体装置の製造方法。
  9. 請求項６記載の半導体装置の製造方法において、
    前記（ｂ）工程の前に、
    前記半導体基板の主面の前記不揮発性メモリセルの形成領域にゲート絶縁膜を形成する工程、
    前記ゲート絶縁膜上であって、前記第１ゲート電極の前記第２側面に前記電荷蓄積用の絶縁膜を介して隣接する位置に、前記第１ゲート電極の前記第２側面に対向する第３側面と、前記第３側面に対して前記半導体基板の主面に沿う方向に沿って反対側に位置する第４側面とを有する第２ゲート電極を形成する工程を有し、
    前記（ｄ）工程の前記第１半導体領域の形成においては、前記半導体基板の主面に、前記第２ゲート電極の前記第４側面に対して自己整合的に第３半導体領域を形成し、
    前記（ｅ）工程の前記第１絶縁膜の形成工程においては、前記第２ゲート電極の前記第４側面に第３絶縁膜を形成し、
    前記（ｆ）工程の前記第２半導体領域の形成工程においては、前記半導体基板の主面に、前記第３半導体領域に電気的に接続されるように、前記第３絶縁膜の側面に対して自己整合的に第４半導体領域を形成し、
    前記（ｇ）工程の前記第２絶縁膜の形成工程においては、前記第３絶縁膜の側面に第４絶縁膜を形成し、
    前記（ｈ）工程の前記第１シリサイド層の形成工程においては、前記第４半導体領域の上部に、前記第４絶縁膜の側面に対して自己整合的に第２シリサイド層を形成することを特徴とする半導体装置の製造方法。
  10. 請求項６記載の半導体装置の製造方法において、前記第２絶縁膜の厚さは１０ｎｍ〜８０ｎｍであることを特徴とする半導体装置の製造方法。
JP2006103463A 2006-04-04 2006-04-04 半導体装置およびその製造方法 Active JP5086558B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2006103463A JP5086558B2 (ja) 2006-04-04 2006-04-04 半導体装置およびその製造方法
US11/717,053 US7745288B2 (en) 2006-04-04 2007-03-13 Semiconductor device and a method of manufacturing the same
CN2007100922678A CN101051641B (zh) 2006-04-04 2007-04-03 半导体器件及其制造方法
US12/718,002 US8530958B2 (en) 2006-04-04 2010-03-05 Semiconductor device having split gate type, non-volatile memory cells and a method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006103463A JP5086558B2 (ja) 2006-04-04 2006-04-04 半導体装置およびその製造方法

Publications (3)

Publication Number Publication Date
JP2007281091A true JP2007281091A (ja) 2007-10-25
JP2007281091A5 JP2007281091A5 (ja) 2009-04-30
JP5086558B2 JP5086558B2 (ja) 2012-11-28

Family

ID=38557527

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006103463A Active JP5086558B2 (ja) 2006-04-04 2006-04-04 半導体装置およびその製造方法

Country Status (3)

Country Link
US (2) US7745288B2 (ja)
JP (1) JP5086558B2 (ja)
CN (1) CN101051641B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170022899A (ko) 2015-08-20 2017-03-02 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치의 제조 방법
US10446569B2 (en) 2016-06-06 2019-10-15 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI333691B (en) * 2006-05-23 2010-11-21 Ememory Technology Inc Nonvolatile memory with twin gate and method of operating the same
JP2010092929A (ja) 2008-10-03 2010-04-22 Toshiba Corp 不揮発性半導体記憶装置
JP5448082B2 (ja) * 2010-03-05 2014-03-19 ルネサスエレクトロニクス株式会社 半導体装置
US20120241710A1 (en) 2011-03-21 2012-09-27 Nanyang Technological University Fabrication of RRAM Cell Using CMOS Compatible Processes
US8698118B2 (en) * 2012-02-29 2014-04-15 Globalfoundries Singapore Pte Ltd Compact RRAM device and methods of making same
US9276041B2 (en) 2012-03-19 2016-03-01 Globalfoundries Singapore Pte Ltd Three dimensional RRAM device, and methods of making same
US8993407B2 (en) * 2012-11-21 2015-03-31 Globalfoundries Singapore Pte. Ltd. Compact localized RRAM cell structure realized by spacer technology
US9466496B2 (en) * 2013-10-11 2016-10-11 Cypress Semiconductor Corporation Spacer formation with straight sidewall
US9660106B2 (en) * 2014-08-18 2017-05-23 United Microelectronics Corp. Flash memory and method of manufacturing the same
US10163979B2 (en) 2014-09-11 2018-12-25 Globalfoundries Singapore Pte. Ltd. Selector-resistive random access memory cell
JP6573792B2 (ja) 2015-07-10 2019-09-11 ルネサスエレクトロニクス株式会社 半導体装置
JP6629142B2 (ja) 2016-06-03 2020-01-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002198523A (ja) * 2000-12-26 2002-07-12 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2004235255A (ja) * 2003-01-28 2004-08-19 Nec Electronics Corp 半導体装置の製造方法及び半導体装置
JP2006041354A (ja) * 2004-07-29 2006-02-09 Renesas Technology Corp 半導体装置及びその製造方法
JP2006049576A (ja) * 2004-08-04 2006-02-16 Denso Corp 半導体装置およびその製造方法
JP2006278854A (ja) * 2005-03-30 2006-10-12 Seiko Epson Corp 半導体装置の製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5064776A (en) * 1990-10-03 1991-11-12 Micron Technology, Inc. Method of forming buried contact between polysilicon gate and diffusion area
US5672525A (en) * 1996-05-23 1997-09-30 Chartered Semiconductor Manufacturing Pte Ltd. Polysilicon gate reoxidation in a gas mixture of oxygen and nitrogen trifluoride gas by rapid thermal processing to improve hot carrier immunity
US6541343B1 (en) * 1999-12-30 2003-04-01 Intel Corporation Methods of making field effect transistor structure with partially isolated source/drain junctions
US6287925B1 (en) * 2000-02-24 2001-09-11 Advanced Micro Devices, Inc. Formation of highly conductive junctions by rapid thermal anneal and laser thermal process
US6593198B2 (en) * 2000-09-18 2003-07-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US6376320B1 (en) * 2000-11-15 2002-04-23 Advanced Micro Devices, Inc. Method for forming field effect transistor with silicides of different thickness and of different materials for the source/drain and the gate
US20020123180A1 (en) * 2001-03-01 2002-09-05 Peter Rabkin Transistor and memory cell with ultra-short gate feature and method of fabricating the same
US6864547B2 (en) * 2001-06-15 2005-03-08 Agere Systems Inc. Semiconductor device having a ghost source/drain region and a method of manufacture therefor
JP4647175B2 (ja) * 2002-04-18 2011-03-09 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP2004079893A (ja) 2002-08-21 2004-03-11 Denso Corp 半導体装置及びその製造方法
JP2004266203A (ja) 2003-03-04 2004-09-24 Renesas Technology Corp 半導体装置及びその製造方法
JP4746835B2 (ja) * 2003-10-20 2011-08-10 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP4521597B2 (ja) * 2004-02-10 2010-08-11 ルネサスエレクトロニクス株式会社 半導体記憶装置およびその製造方法
JP4546117B2 (ja) * 2004-03-10 2010-09-15 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP4773073B2 (ja) * 2004-08-11 2011-09-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP4546795B2 (ja) * 2004-09-15 2010-09-15 ルネサスエレクトロニクス株式会社 半導体装置
JP4928825B2 (ja) * 2006-05-10 2012-05-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002198523A (ja) * 2000-12-26 2002-07-12 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2004235255A (ja) * 2003-01-28 2004-08-19 Nec Electronics Corp 半導体装置の製造方法及び半導体装置
JP2006041354A (ja) * 2004-07-29 2006-02-09 Renesas Technology Corp 半導体装置及びその製造方法
JP2006049576A (ja) * 2004-08-04 2006-02-16 Denso Corp 半導体装置およびその製造方法
JP2006278854A (ja) * 2005-03-30 2006-10-12 Seiko Epson Corp 半導体装置の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170022899A (ko) 2015-08-20 2017-03-02 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치의 제조 방법
EP3144959A2 (en) 2015-08-20 2017-03-22 Renesas Electronics Corporation Method of manufacturing semiconductor device
US9876024B2 (en) 2015-08-20 2018-01-23 Renesas Electronics Corporation Method of manufacturing semiconductor device
US10141325B2 (en) 2015-08-20 2018-11-27 Renesas Electronics Corporation Method of manufacturing semiconductor device
US10446569B2 (en) 2016-06-06 2019-10-15 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
CN101051641B (zh) 2012-05-23
JP5086558B2 (ja) 2012-11-28
US8530958B2 (en) 2013-09-10
US20070228446A1 (en) 2007-10-04
US7745288B2 (en) 2010-06-29
US20100237404A1 (en) 2010-09-23
CN101051641A (zh) 2007-10-10

Similar Documents

Publication Publication Date Title
JP5086558B2 (ja) 半導体装置およびその製造方法
JP5191633B2 (ja) 半導体装置およびその製造方法
JP5538838B2 (ja) 半導体装置およびその製造方法
TWI408800B (zh) 非揮發性記憶體單元及其製造方法
JP4818061B2 (ja) 不揮発性半導体メモリ
CN108231783B (zh) 半导体装置与制造半导体存储器装置的方法
TWI390713B (zh) 非揮發性半導體記憶裝置及其製造方法
JP2019197772A (ja) 半導体装置およびその製造方法
JP5039368B2 (ja) 半導体記憶装置、その製造方法及びその駆動方法
JP4080485B2 (ja) ビット線構造およびその製造方法
JP2006222203A (ja) 半導体装置およびその製造方法
US10777688B2 (en) Semiconductor device and method of manufacturing the same
JP2008294088A (ja) 半導体装置およびその製造方法
JP2008186975A (ja) 半導体装置の製造方法
JP6786440B2 (ja) 半導体装置およびその製造方法
US20080042191A1 (en) Non-volatile memory device and method of fabricating the same
KR100683389B1 (ko) 플래시 메모리의 셀 트랜지스터 및 그 제조 방법
JP2005026696A (ja) Ｅｅｐｒｏｍ素子およびその製造方法
JP2005064178A (ja) 半導体装置およびその製造方法
JP2007067043A (ja) 半導体装置およびその製造方法
KR100685880B1 (ko) 플래쉬 이이피롬 셀 및 그 제조방법
JP2012069652A (ja) 半導体装置およびその製造方法
JP2011159712A (ja) 不揮発性半導体記憶装置、および不揮発性半導体記憶装置の製造方法
JP2011151072A (ja) 不揮発性半導体記憶装置
JP4480541B2 (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090312

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090312

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100528

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110413

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120508

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120709

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120814

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120907

R150 Certificate of patent or registration of utility model

Ref document number: 5086558

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150914

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350