KR20170022899A - 반도체 장치의 제조 방법 - Google Patents

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KR20170022899A
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semiconductor
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유끼 야마모또
도모히로 야마시따
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

반도체 장치의 성능을 향상시킨다. 저항 소자 형성 영역(RR)에서 반도체 기판(SB) 상에 실리콘으로 이루어지는 막(CF1)을 형성하고, 막(CF1)에 제14족 원소 및 제18족 원소로 이루어지는 군으로부터 선택된 적어도 하나의 원소로 이루어지는 불순물을 이온 주입해서 불순물이 이온 주입된 부분의 막(CF1)으로 이루어지는 막부(CF12)를 형성한다. 다음으로, 메모리 형성 영역(MR)에서 반도체 기판(SB) 상에 내부에 전하 축적부를 가지는 절연막(IFG)을 형성하고, 절연막(IFG) 상에 도전막(CF2)을 형성한다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 예를 들면 전계효과 트랜지스터를 포함하는 주 회로에 부가되는 애드온(add-on) 회로로서의 비휘발성 메모리를 혼재하는 반도체 장치의 제조 기술에 바람직하게 이용할 수 있는 것이다.
전계효과 트랜지스터로서의 MISFET(Metal Insulator Semiconductor Field Effect Transistor)를 포함하는 주 회로가 형성된 반도체 장치에 있어서, 반도체 장치의 주요한 기능 구현을 위한 주 회로와 별개로 주 회로에 부가되는 부가 회로(애드온 회로)가 형성될 수 있다. 예컨대 부가 회로의 일례로서 트리밍 정보를 저장하는 메모리 등을 들 수 있다.
이러한 트리밍 정보를 저장하는 메모리로서, 주 회로에 포함되는 전계 효과 트랜지스터와의 혼재에 적합한 플로팅 게이트 구조의 비휘발성 메모리(NV 메모리)가 사용되고 있다. 또한, 메모리 셀의 사이즈를 축소할 수 있는 비휘발성 메모리로서 MONOS(Metal Oxide Nitride Oxide Semiconductor) 구조를 가지는 비휘발성 메모리를 사용하는 것이 검토되고 있다.
일본 특허 출원 공개 2007-281091호 공보(특허문헌 1)에는 반도체 기판의 주면 상에 복수의 비휘발성 메모리를 구비한 반도체 장치에 있어서, 반도체 기판의 주면 상에 예를 들어 다결정 실리콘으로 이루어지는 도체막을 퇴적한 후, 도체막을 에칭함으로써 게이트 전극 및 저항체를 형성하는 기술이 개시되어 있다.
일본 특허 출원 공개 평11-297848호 공보(특허문헌 2)에는 일회의 성막(成膜) 공정에 의해 반도체 기판 표면에 여러 종류의 트랜지스터의 게이트 절연막을 일괄적으로 형성하고, 트랜지스터의 종류에 따라 입경을 변화시키면서 다결정 게이트 전극층을 형성하는 반도체 장치의 제조 기술이 개시되어 있다.
일본 특허 출원 공개 2007-281091호 공보 일본 특허 출원 공개 평11-297848호 공보
이와 같은 애드온 회로로서의 비휘발성 메모리가 메모리 형성 영역에 형성될 경우, 주 회로 형성 영역에서 파워 트랜지스터 등의 웰 및 게이트 전극을 형성한 후, 메모리 형성 영역에서 MONOS 구조의 비휘발성 메모리의 게이트 전극을 형성한다. 이로써, 주 회로 형성 영역에 웰 또는 게이트 전극을 형성할 때, 비휘발성 메모리에 대하여 과잉의 열 부하가 인가됨을 억제할 수 있다.
한편, 주 회로 형성 영역에 파워 트랜지스터 등의 웰 및 게이트 전극을 형성할 때, 저항 소자의 저항체용 다결정 실리콘막을 형성할 경우가 있다. 이와 같은 경우에는 그 후에 메모리 형성 영역에서 MONOS 구조를 가지는 비휘발성 메모리 형성을 위한 열처리가 수행되는 것으로 인해 저항 소자의 저항체에 포함되는 다결정 실리콘막의 결정립 성장이 촉진된다. 그리고, 결정립의 성장이 촉진되면 병렬로 연결된 복수의 저항 소자로 이루어지는 각 세트에 있어서 복수의 저항 소자 사이의 저항차의 변동, 소위 저항의 미스매칭 특성의 열화를 방지 또는 억제할 수 없어, 반도체 장치의 성능이 저하된다.
기타의 과제와 신규한 특징은 본 명세서의 기술 및 첨부 도면으로부터 명확해질 것이다.
일 실시형태에 따르면, 반도체 장치의 제조 방법에 있어서 저항 소자 형성 영역에서 반도체 기판 상에 실리콘으로 이루어지는 막(膜)을 형성하고, 당해 막에 제14족 원소 및 제18족 원소로 이루어지는 군으로부터 선택된 적어도 하나의 원소로 이루어지는 불순물을 이온 주입해서 당해 불순물이 이온 주입된 부분의 막으로 이루어지는 막부(膜部)를 형성한다. 다음으로, 메모리 형성 영역에서 반도체 기판 상에 내부에 전하 축적부를 가지는 MONOS형 트랜지스터의 게이트 절연막용 절연막을 형성하고, 해당 절연막 상에 MONOS형 트랜지스터의 게이트 전극용 도전막을 형성한다.
일 실시형태에 따르면 반도체 장치의 성능을 향상시킬 수 있다.
도 1은 실시형태에서의 반도체 칩의 레이아웃 구성예를 나타내는 도면이다.
도 2는 비휘발성 메모리의 회로 블록 구성의 일례를 나타내는 도면이다.
도 3은 실시형태의 반도체 장치의 주요부 단면도이다.
도 4는 비휘발성 메모리의 메모리 어레이 구조와 동작 조건의 일례를 나타내는 설명도이다.
도 5는 실시형태의 반도체 장치의 제조 공정의 일부를 나타내는 공정 흐름도이다.
도 6은 실시형태의 반도체 장치의 제조 공정의 일부를 나타내는 공정 흐름도이다.
도 7은 실시형태의 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 8은 실시형태의 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 9는 실시형태의 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 10은 실시형태의 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 11은 실시형태의 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 12는 실시형태의 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 13은 실시형태의 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 14는 실시형태의 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 15는 실시형태의 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 16은 실시형태의 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 17은 실시형태의 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 18은 실시형태의 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 19는 실시형태의 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 20은 실시형태의 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 21은 실시형태의 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 22는 실시형태의 반도체 장치의 제조 공정 중인 주요부 단면도이다.
도 23은 비교예 1 및 비교예 2의 반도체 장치에서의 저항 소자의 미스매칭 특성을 나타내는 그래프이다.
도 24는 비교예 1에서의 MONOS형 트랜지스터 및 저항 소자의 주변을 확대해서 나타내는 단면도이다.
도 25는 실시형태에서의 MONOS형 트랜지스터 및 저항 소자의 주변을 확대해서 나타내는 단면도이다.
도 26은 비교예 3의 반도체 장치의 주요부 평면도이다.
도 27은 실시형태의 반도체 장치의 주요부 평면도이다.
이하의 실시형태에서는 편의상 그 필요가 있을 때에는 복수의 섹션 또는 실시형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계한 것이 아니고, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관련에 있다.
또한, 이하의 실시형태에서 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특히 명시한 경우 및 원리적으로 분명하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니고, 특정한 수 이상일 수 있고 또한 이하일 수도 있다.
또한, 이하의 실시형태에서 그 구성 요소(요소 단계 등도 포함함)는 특별히 명시한 경우 및 원리적으로 분명히 필수라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것이 아닌 것은 말할 필요도 없다. 마찬가지로, 이하의 실시형태에서 구성 요소 등의 형상, 위치 관계 등에 언급할 때에는 특별히 명시한 경우 및 원리적으로 분명하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이는 상기 수치 및 범위에 대해서도 동일하다.
또한, 실시형태를 설명하기 위한 전체 도면에 있어서 동일한 부재에는 원칙적으로 동일한 부호를 붙이고, 그 반복의 설명은 생략한다. 또한, 도면을 보기 쉽게 하기 위하여 평면도이어도 해칭을 붙이는 경우가 있다.
(실시형태)
본 실시형태에서의 기술적 사상은 동일한 반도체 칩에 반도체 칩의 주요한 기능을 구현하는 주 회로와, 주 회로에 부가되는 애드온 회로라고 불리는 부가 회로를 포함하는 반도체 장치로서, 애드온 회로를 MONOS형의 재기입 가능한 비휘발성 메모리로 구성하는 반도체 장치에 관한 기술적 사상이다.
SOC(System On Chip)를 예로 들면 주 회로로서는 이하의 것들이 열거된다. 즉, 주 회로로서는 DRAM(Dynamic Random Access Memory) 혹은 SRAM(Static Random Access Memory) 등과 같은 메모리 회로, CPU(Central Processing Unit) 혹은 MPU(Micro Processing Unit) 등과 같은 논리 회로, 및 이들 메모리 회로와 논리 회로가 혼재된 회로 등이 열거된다.
한편, 애드온 회로로서는 주 회로에 관한 비교적 작은 용량의 정보를 저장하는 메모리 회로나 회로 구제를 위해 사용되는 전자 퓨즈 등이 열거된다. 예를 들면 비교적 작은 용량의 정보로서는 반도체 칩 내의 트리밍 시에 사용되는 소자의 배치 어드레스 정보, 메모리 회로의 구제 시에 사용되는 메모리 셀의 배치 어드레스 정보, 반도체 장치의 제조 번호 등이 열거된다.
<반도체 칩의 레이아웃 구성예>
이하에 나타내는 본 실시형태에서는 주요한 기능을 구현하는 시스템이 형성된 반도체 칩을 예로 들어 설명한다. 본 실시형태에서의 반도체 칩은 상대적으로 낮은 잔압으로 구동하는 저내압 MISFET와, 고전압 구동을 가능하게 하기 위해서 상대적으로 높은 전압으로 구동하는 고내압 MISFET로서 대전력용 파워 트랜지스터와, 저항 소자와, 재기입 가능한 비휘발성 메모리 셀을 포함한다.
MISFET에 있어서 내압이란 MISFET를 구성하는 소스 영역과 반도체 기판(웰)의 경계나 드레인 영역과 반도체 기판(웰)의 경계에 생기는 pn 접합 내압, 혹은 게이트 절연막의 절연 내압을 말한다. 이 때, 본 실시형태에서는 상대적으로 내압이 높은 고내압 MISFET인 파워 트랜지스터와, 상대적으로 내압이 낮은 저내압 MISFET가 반도체 기판에 형성되어 있다.
도 1은 실시형태에서의 반도체 칩의 레이아웃 구성예를 나타내는 도면이다. 도 1에 있어서 반도체 칩(CHP)은 아날로그 회로(4), 비휘발성 메모리(5), I/O(Input/Output) 회로(6), 로직 회로(7) 및 드라이버 회로(8)를 가진다.
아날로그 회로(4)는 시간적으로 연속되어 변화되는 전압이나 전류의 신호, 즉 아날로그 신호를 취급하는 회로이며, 예를 들어 증폭 회로, 변환 회로, 변조 회로, 발진 회로 및 전원 회로 등으로 구성되어 있다. 이들 아날로그 회로(4)로서는 반도체 칩(CHP)에 형성된 소자들 중 상대적으로 높은 내압의 파워 트랜지스터가 사용된다.
본 실시형태에서는 고내압 MISFET, 즉 파워 트랜지스터로서 가로 방향 확산 MOSFET(Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor:LDMOSFET)가 형성된 예에 대해 설명한다. 따라서, 후술할 도 3을 사용해서 설명하는 바와 같이 본 실시형태에서는 반도체 칩(CHP)은 파워 트랜지스터로서의 BiC-DMOS(Bipolar Complementary Double-diffused Metal Oxide Semiconductor)가 형성된 반도체 칩(CHP)이다.
비휘발성 메모리(5)는 기입 동작 및 소거 동작 모두 전기적으로 재기입 가능한 비휘발성 메모리의 일종이며, 전기적으로 소거 가능한 프로그래머블 판독 전용 메모리라고도 불린다. 본 실시형태에서는 상기 비휘발성 메모리(5)는 MONOS형 트랜지스터로 구성된다. MONOS형 트랜지스터의 기입 동작 및 소거 동작을 수행하는 데는 예를 들어 Fowler-Nordheim(FN) 터널링 현상이 이용된다. 또한 핫 일렉트론이나 핫 홀을 이용해서 기입 동작이나 소거 동작을 수행하는 것도 가능하다.
비휘발성 메모리(5)의 기입 동작시 등에는 MONOS형 트랜지스터에 높은 전위차(12V 정도)를 인가하므로 MONOS형 트랜지스터로서는 상대적으로 고내압의 트랜지스터가 필요하게 된다.
I/O 회로(6)는 입출력 회로이며, 반도체 칩(CHP) 내부로부터 반도체 칩(CHP)에 연결된 외부 기기로의 데이터 출력이나, 반도체 칩(CHP)에 연결된 외부 기기로부터 반도체 칩(CHP) 내부로의 데이터 입력을 수행하기 위한 회로이다. 상기 I/O 회로(6)는 상대적으로 고내압의 MISFET로 구성되어 있다.
로직 회로(7)는 예를 들어 n채널형 저내압 MISFET와 p채널형 저내압 MISFET로 구성되어 있다.
드라이버 회로(8)는 예를 들어 n채널형 파워 트랜지스터와 p채널형 파워 트랜지스터로 구성되어 있다.
여기서, 아날로그 회로(4), 로직 회로(7) 및 드라이버 회로(8)에 의해 주 회로가 구성되어 있고, 비휘발성 메모리(5)에 의해 애드온 회로가 구성되어 있다. 즉, 본 실시형태에서의 반도체 칩(CHP)에는 주요한 기능을 구현하는 주 회로와 상기 주 회로에 부가되는 애드온 회로가 형성되어 있다. 그리고, 본 실시형태에서는 상기 애드온 회로에 MONOS형 트랜지스터가 적용되어 있다.
본 실시형태에서는 애드온 회로는 웨이퍼 완성 후의 전압 조정 등에 사용되는 전자 퓨즈로 구성되어 있으며, 상기 전자 퓨즈를 재기입 가능한 비휘발성 메모리인 MONOS형 트랜지스터로 구성함으로써 웨이퍼 상태나 패키지 상태에서 몇 번이나 조정 가능한 MTP(Multi Time Program)형 전자 퓨즈를 구현하고 있다.
또한, 예를 들어 트리밍 정보를 저장하는 메모리로서 주 회로에 포함되는 전계 효과 트랜지스터와의 혼재에 적합한 플로팅 게이트 구조의 비휘발성 메모리(NV메모리)가 사용되고 있으나 이 경우는 메모리 셀 사이즈가 커진다. 이 점에 관해서는 플로팅 게이트 구조의 비휘발성 메모리(NV메모리) 대신 MONOS형 트랜지스터를 사용하면 메모리 셀 사이즈를 축소할 수 있다는 이점을 얻을 수 있다. 또한, MONOS형 트랜지스터는 데이터 재기입을 위해 FN터널링 전류를 사용하므로 저전류로 데이터 재기입이 가능하게 되어 저소비전력화를 도모할 수도 있다.
본 실시형태의 반도체 장치는 주 회로와 애드온 회로를 포함하는 반도체 장치에 있어서 애드온 회로로서 MONOS형 트랜지스터를 적용한 반도체 장치를 구현하기 위한 반도체 장치의 제조 기술에 특징을 가진다. 즉, 본 실시형태의 반도체 장치는 주 회로의 구성 요소인 저내압 MISFET 및 파워 트랜지스터와, 애드온 회로의 구성 요소인 MONOS형 트랜지스터를 혼재하기 위한 제조 기술에 특징이 있다.
<비휘발성 메모리의 회로 블록 구성>
다음으로, 도 2는 비휘발성 메모리의 회로 블록 구성의 일례를 나타내는 도면이다. 도 2에 있어서 비휘발성 메모리(5)는 메모리 어레이(10)와 직접 주변 회로부(11)와 간접 주변 회로부(12)를 가진다.
메모리 어레이(10)는 비휘발성 메모리(5)의 저장부에 상당하며, 메모리 셀들이 종횡으로 2차원 형상(어레이 형상)으로 다수 배치되어 있다. 메모리 셀은 1비트의 단위 정보를 저장하기 위한 회로이며, 저장부인 MONOS형 트랜지스터에 의해 구성되어 있다.
직접 주변 회로부(11)는 메모리 어레이(10)를 구동하기 위한 회로, 즉 구동 회로이며, 예를 들어 전원 전압으로부터 수배의 전압을 생성하는 승압 회로, 승압용 클록 발생 회로, 전압 클램프 회로, 행이나 열을 선택하기 위한 칼럼 디코더나 로우 어드레스 디코더, 칼럼 래치 회로 및 WELL 제어 회로 등을 가진다. 이들 직접 주변 회로부(11)를 구성하는 MISFET는 반도체 칩(CHP)에 형성된 소자들 중 상대적으로 높은 내압을 필요로 하는 MISFET에 의해 형성되어 있다.
또한, 간접 주변 회로부(12)는 메모리 어레이의 재기입 제어 회로이며, 설정 회로, 통상용 재기입 클록 생성부, 고속용 재기입 클록 생성부 및 재기입 타이밍 제어부 등을 가진다. 이들 간접 주변 회로부(12)룰 구성하는 MISFET는 반도체 칩(CHP)에 형성된 소자들 중 상대적으로 낮은 잔압으로 구동하고, 고속 동작이 가능한 저내압 MISFET에 의해 형성되어 있다.
<반도체 장치의 구조>
다음으로, 본 실시형태의 반도체 장치로서의 반도체 칩(CHP)의 구조를 도면을 참조하여 설명한다. 도 3은 본 실시형태의 반도체 장치의 주요부 단면도이다.
도 3에 나타내는 바와 같이, 본 실시형태의 반도체 장치로서의 반도체 칩(CHP)은 메모리 형성 영역(MR)과, 주 회로 형성 영역(AR)과, 메모리 형성 영역(MR) 및 주 회로 형성 영역(AR)에 의해 끼워진 경계 영역(BR)을 가진다. 또한, 주 회로 형성 영역(AR)은 저내압 MISFET 형성 영역(LR)과, 파워 트랜지스터 형성 영역(PWR)과, 저항 소자 형성 영역(RR)을 포함한다.
메모리 형성 영역(MR)에는 도 1에 나타내는 비휘발성 메모리(5)의 메모리 셀이 형성되어 있고, 상기 메모리 셀은 MONOS형 트랜지스터(MC)에 의해 형성되어 있다.
저내압 MISFET 형성 영역(LR)에는 고속 동작을 가능하게 하기 위해서 큰 전류 구동력을 필요로 하는 저내압 MISFET(Q1)가 형성되어 있다. 이와 같은 저내압 MISFET(Q1)가 형성되는 영역으로서는 예를 들어 로직 회로(7) 형성 영역 등이 생각된다. 저내압 MISFET(Q1)는 예를 들어 1.5V 정도의 전원 전압으로 작동된다. 또한, 이하에서는 저내압 MISFET 형성 영역(LR)에 n채널형 저내압 MISFET(Q1)가 형성되어 있는 경우를 예로 들어 설명하나, 저내압 MISFET 형성 영역(LR)에 p채널형 저내압 MISFET가 형성되어 있어도 된다.
파워 트랜지스터 형성 영역(PWR)에는 파워 트랜지스터(Q2)가 형성되어 있다. 이와 같은 파워 트랜지스터(Q2)가 형성되는 영역으로서는 예를 들어 드라이버 회로(8) 형성 영역이 생각된다. 또한, 이하에서는 파워 트랜지스터 형성 영역(PWR)에 n채널형 파워 트랜지스터(Q2)가 형성되어 있는 경우를 예로 들어 설명하나, 파워 트랜지스터 형성 영역(PWR)에 p채널형 파워 트랜지스터가 형성되어 있어도 된다. 또한, 도 3에 나타내는 예에서는 상술한 바와 같이 파워 트랜지스터(Q2)로서 LDMOSFET가 형성되어 있다.
저항 소자 형성 영역(RR)에는 저항 소자(R1)가 형성되어 있다. 이와 같은 저항 소자(R1)가 형성되는 영역으로서는 예를 들어 로직 회로(7) 형성 영역 또는 드라이버 회로(8) 형성 영역이 생각된다.
도 3에 나타내는 바와 같이, 반도체 칩(CHP)은 반도체 기판(SB)을 가진다. 반도체 기판(SB)은 주면으로서의 상면(PS)의 일부 영역으로서 메모리 형성 영역(MR), 저내압 MISFET 형성 영역(LR), 파워 트랜지스터 형성 영역(PWR) 및 저항 소자 형성 영역(RR)을 가진다.
메모리 형성 영역(MR), 저내압 MISFET 형성 영역(LR), 파워 트랜지스터 형성 영역(PWR) 및 저항 소자 형성 영역(RR)에 있어서, 반도체 기판(SB)의 주면으로서의 상면(PS)측에는 n형 반도체 영역으로서의 n형 매립 영역(NBR)이 형성되어 있다. 또한, n형 매립 영역(NBR) 상에는 p형 반도체 영역인 p-형 에피택셜층(EP)이 형성되어 있다.
여기서 「p형」이란 주요한 전하 담체가 정공인 도전형을 의미한다. 또한, 「n형」이란 주요한 전하 담체가 전자이며, p형의 반대인 도전형을 의미한다.
또한, 반도체 기판(SB)으로서 SOI(Silicon On Insulator) 기판을 사용할 수도 있다. 즉, 반도체 기판(SB) 상에 n형 매립 영역(NBR) 대신 매립 절연층을 형성하고, 상기 매립 절연층 상에 p-형 에피택셜층(EP) 대신 실리콘층을 형성할 수도 있다.
반도체 기판(SB)의 주면으로서의 상면(PS)에는 소자를 분리하기 위한 소자 분리 영역(STI)이 형성되어 있다. 또한, 소자 분리 영역(STI)에 의해 분리된 활성 영역은 각각 메모리 형성 영역(MR), 저내압 MISFET 형성 영역(LR) 및 파워 트랜지스터 형성 영역(PWR)으로 되어 있다. 파워 트랜지스터 형성 영역(PWR)을 구획하는 소자 분리 영역(STI)에는 p-형 에피택셜층(EP)을 관통해서 n형 매립 영역(NBR)에 이르는 깊은 홈 분리 영역(DTI)이 형성되어 있다.
한편, 저항 소자 형성 영역(RR)에서는 저항 소자 형성 영역(RR) 전체에 걸쳐서 반도체 기판(SB)의 주면으로서의 상면(PS)에 소자 분리 영역(STI)이 형성되어 있다.
메모리 형성 영역(MR)에서 반도체 기판(SB)의 상면(PS)측에는 p형 웰(PWM)이 형성되어 있다. 또한, p형 웰(PWM)의 상층부, 즉 채널 영역을 형성하는 부분에는 p형 반도체 영역(VMG)이 형성되어 있다.
한편, 저내압 MISFET 형성 영역(LR)에서 반도체 기판(SB)의 상면(PS)측에는 p형 웰(PWL)이 형성되어 있고, 파워 트랜지스터 형성 영역(PWR)에서 반도체 기판(SB)의 상면(PS)측에는 n형 웰(NWL)과 p형 웰(PW)이 서로 이격되게 형성되어 있다. 또한, n형 웰(NWL)에 포함되게 n형 웰(NW)이 형성되어 있다.
또한, 본 실시형태에서는 저내압 MISFET 형성 영역(LR)에 n채널형 MISFET가 형성되어 있는 예를 들어서 설명하나, 저내압 MISFET 형성 영역(LR)에 p채널형 MISFET가 형성되어 있어도 좋다. 또한, 본 실시형태에서는 파워 트랜지스터 형성 영역(PWR)에 n채널형 파워 트랜지스터가 형성되어 있는 예를 들어서 설명하나, 파워 트랜지스터 형성 영역(PWR)에 p채널형 파워 트랜지스터가 형성되어 있어도 좋다.
다음으로, 메모리 형성 영역(MR)에 형성된 MONOS형 트랜지스터(MC)에 대해 설명한다. MONOS형 트랜지스터(MC)는 p형 웰(PWM)과 게이트 절연막(GIM)과 게이트 전극(CG)과 사이드월 스페이서(SW)와 n-형 반도체 영역(LDM)과 n+형 반도체 영역(NDM)을 가진다. 즉, 비휘발성 메모리는 게이트 전극(CG) 및 게이트 절연막(GIM)에 의해 형성되어 있다. 또한, 게이트 절연막(GIM)은 예를 들어 산화 실리콘으로 이루어지는 절연막(IF1)과, 예를 들어 질화 실리콘으로 이루어지는 절연막으로서의 전하 축적막(EC)과, 예를 들어 산화 실리콘으로 이루어지는 절연막(IF2)을 포함하며, ONO(Oxide-Nitride-Oxide)막이라고도 지칭한다.
반도체 기판(SB)의 상면(PS)측에 형성된 p형 웰(PWM) 상에는 절연막(IF1)이 형성되고, 절연막(IF1) 상에는 전하 축적막(EC)이 형성되어 있다. 그리고, 전하 축적막(EC) 상에는 절연막(IF2)이 형성되고, 절연막(IF2) 상에는 도전막으로 이루어지는 게이트 전극(CG)이 형성되어 있다. 게이트 전극(CG)은 예를 들어 다결정 실리콘, 즉 폴리 실리콘으로 이루어진다.
여기서, 본원 명세서에 있어서 도전막이란 예를 들어 저항률이 10- 3Ωm 정도 이하인 것을 의미한다.
게이트 전극(CG)의 양측면에는 LDD(Lightly Doped Drain) 구조를 형성하기 위해 예를 들어 절연막으로 이루어지는 측벽부로서의 사이드월 스페이서(SW)가 형성되어 있다. 사이드월 스페이서(SW) 아래에 위치하는 부분의 p형 웰(PWM) 상층부에는 n-형 반도체 영역(LDM)이 형성되어 있고, 평면에서 보아 n-형 반도체 영역(LDM)의 외측에 위치하는 부분의 p형 웰(PWM) 상층부에는 n+형 반도체 영역(NDM)이 형성되어 있다. n+형 반도체 영역(NDM)은 n-형 반도체 영역(LDM)과 접촉하고 있고, n+형 반도체 영역(NDM)의 불순물 농도는 n-형 반도체 영역(LDM)의 불순물 농도 보다 높다. 또한, 절연막(IF1)의 바로 아래에 위치하는 부분의 p형 웰(PWM), 즉 p형 반도체 영역(VMG) 상층부에는 채널 영역이 형성되어 있다. 또한, 도시를 생략하지만 게이트 전극(CG)의 상면 및 n+형 반도체 영역(NDM)의 상면에는 저 저항화를 도모하기 위한 실리사이드막이 형성되어 있어도 좋다.
절연막(IF1)은 예를 들어 산화 실리콘막으로 이루어진다. 절연막(IF1)을 통해서 반도체 기판(SB)으로부터 전하 축적막(EC)에 전자를 주입하거나 전하 축적막(EC)에 저장된 전자를 반도체 기판(SB)에 방출하거나 해서 데이터의 저장이나 소거를 수행할 경우, 절연막(IF1)은 터널 절연막으로서 기능한다.
전하 축적막(EC)은 데이터 저장에 기여하는 전하를 저장하기 위한 전하 축적부로서 설치된 절연막이며, 예를 들어 질화 실리콘으로 이루어진다. 따라서, 게이트 절연막(GIM)은 내부에 전하 축적부로서의 전하 축적막(EC)을 가진다.
종래에는 전하 축적막(EC)으로서 다결정 실리콘막이 주로 사용되었으나, 전하 축적막(EC)으로서 다결정 실리콘막을 사용한 경우에 전하 축적막(EC)을 둘러싸는 산화막 중 어느 한 부분에 결함이 있으면 전하 축적막(EC)이 도체이므로 이상 누설로 인해 전하 축적막(EC)에 축적된 전하가 모두 방출될 수 있다.
그러므로 상술한 바와 같이 전하 축적막(EC)으로서 질화 실리콘막으로 이루어지는 절연막이 사용되어 왔다. 이 경우, 데이터 저장에 기여하는 전하는 전하 축적막(EC) 중에 존재하는 이산(離散)적인 트랩 준위(포획 준위)에 축적된다. 따라서, 전하 축적막(EC)을 둘러싸는 산화막 중 한 부분에 결함이 발생하더라도 전하는 전하 축적막(EC)의 이산적인 트랩 준위에 축적되어 있으므로 모든 전하가 전하 축적막(EC)으로부터 방출되는 일은 없다. 따라서, 데이터 유지의 신뢰성 향상을 도모할 수 있다.
이와 같은 이유로부터 전하 축적막(EC)으로서 질화 실리콘으로 이루어지는 절연막에 한정지 않고 이산적인 트랩 준위를 포함하는 막을 사용함으로써 데이터 유지의 신뢰성 향상을 도모할 수 있다.
절연막(IF2)은 예를 들어 산화 실리콘막으로 이루어진다. 게이트 전극(CG)으로부터 절연막(IF2)을 통해서 전하 축적막(EC)에 전자를 주입하거나, 전하 축적막(EC)에 저장된 전자를 게이트 전극(CG)에 방출하거나 해서 데이터의 저장이나 소거을 수행할 경우에는 절연막(IF2)이 터널 절연막으로서 기능한다.
사이드월 스페이서(SW)는 MONOS형 트랜지스터(MC)의 반도체 영역인 소스 영역 및 드레인 영역을 LDD 구조로 하기 위해 형성된다. 즉, MONOS형 트랜지스터(MC)의 소스 영역 및 드레인 영역의 각각은 n-형 반도체 영역(LDM) 및 n+형 반도체 영역(NDM)에 의해 형성되어 있다. 이 경우, 게이트 전극(CG) 아래 부분의 소스 영역 및 게이트 전극(CG) 아래 부분의 드레인 영역을 n-형 반도체 영역(LDM)으로 함으로써 게이트 전극(CG)의 단부 아래에서의 전계 집중을 억제할 수 있다.
다음으로, 저내압 MISFET 형성 영역(LR)에 형성된 저내압 MISFET(Q1)에 대해 설명한다. 저내압 MISFET(Q1)는 p형 웰(PWL)과 게이트 절연막(GI1)과 게이트 전극(GE1)과 사이드월 스페이서(SW)와 n-형 반도체 영역(LDL)과 n+형 반도체 영역(NDL)을 가진다.
반도체 기판(SB)의 주면으로서의 상면(PS)측에 형성된 p형 웰(PWL) 상에는 게이트 절연막(GI1)이 형성되어 있고, 게이트 절연막(GI1) 상에는 게이트 전극(GE1)이 형성되어 있다. 게이트 절연막(GI1)은 예를 들어 산화 실리콘으로 이루어지고, 게이트 전극(GE1)은 예를 들어 다결정 실리콘, 즉 폴리 실리콘으로 이루어진다.
게이트 전극(GE1)의 양측면에는 예를 들어 절연막으로 이루어지는 측벽부로서의 사이드월 스페이서(SW)가 형성되어 있다. 사이드월 스페이서(SW) 아래에 위치하는 부분의 p형 웰(PWL)의 상층부에는 n-형 반도체 영역(LDL)이 형성되어 있고, 평면에서 보았을 때 n-형 반도체 영역(LDL) 외측에 위치하는 부분의 p형 웰(PWL)의 상층부에는 n+형 반도체 영역(NDL)이 형성되어 있다. n+형 반도체 영역(NDL)은 n-형 반도체 영역(LDL)과 접촉되어 있고, n+형 반도체 영역(NDL)의 불순물 농도는 n-형 반도체 영역(LDL)의 불순물 농도 보다 높다. 또한, 게이트 절연막(GI1) 바로 아래에 위치하는 부분의 p형 웰(PWL)의 상층부에는 채널 영역이 형성되어 있다. 또한, 도시를 생략하지만 게이트 전극(GE1)의 상면 및 n+형 반도체 영역(NDL)의 상면에는 저저항화를 도모하기 위한 실리사이드막이 형성되어 있어도 좋다.
다음으로, 파워 트랜지스터 형성 영역(PWR)에 형성된 파워 트랜지스터(Q2)에 대해 설명한다. 파워 트랜지스터(Q2)는 n형 웰(NWL)과, p형 웰(PW)과, n형 웰(NW)과, 게이트 절연막(GI2)과, 게이트 전극(GE2)과, 사이드월 스페이서(SW)와, n+형 반도체 영역(NDF)과, p+형 반도체 영역(PDF)을 가진다.
상술한 바와 같이, 본 실시형태에서는 고내압 파워 트랜지스터의 일례로서 LD MOSFET가 형성되어 있다. 그러므로, 본 실시형태에서는 반도체 칩(CHP)은 고내압 파워 트랜지스터로서 BiC-DMOS가 형성된 반도체 칩(CHP)이다.
n형 웰(NWL)과 p형 웰(PW)은 반도체 기판(SB), 즉 p-형 에피택셜층(EP)의 상면(PS)측에 서로 이격되게 형성되어 있고, n형 웰(NWL)에 포함되게 n형 웰(NW)이 형성되어 있다.
또한, n형 웰(NW)에 포함되게 n+형 반도체 영역(NDF) (소스 영역)이 형성되어 있다. 한편, p형 웰(PW) (보디 영역)에 포함되게 n+형 반도체 영역(NDF) (소스 영역)과 p+형 반도체 영역(PDF) (보디 콘택트 영역)이 형성되어 있고, n+형 반도체 영역(NDF)과 p+형 반도체 영역(PDF)은 서로 인접되게 형성되어 있다.
n형 웰(NWL)은 평면에서 보았을 때 p형 웰(PW)로부터 이격된 위치에 형성되어 있다. 따라서, p형 웰(PW)에 포함된 n+형 반도체 영역(NDF)과 n형 웰(NWL) 사이에는 반도체 기판(SB)의 상면(PS)을 따라 p형 웰(PW)과 p-형 에피택셜층(EP)이 끼워져 있다.
그리고, 반도체 기판(SB)의 상면(PS)에는 게이트 절연막(GI2)이 형성되어 있고, 이 게이트 절연막(GI2) 상에는 게이트 전극(GE2)이 형성되어 있다. 게이트 절연막(GI2)은 예를 들어 산화 실리콘으로 이루어지고, 게이트 전극(GE2)은 예를 들어 다결정 실리콘막, 즉 폴리 실리콘막으로 이루어진다. 게이트 전극(GE2)의 드레인측 부분은 n형 웰(NWL)의 표면에 형성되어 있으며, 게이트 절연막(GI2)에 포함되는 오프셋 절연막(OIF) 상에 올라 앉게 형성되어 있다. 게이트 전극(GE2)의 양측면에는 예를 들어 절연막으로 이루어지는 측벽부로서의 사이드월 스페이서(SW)가 형성되어 있다.
경계 영역(BR)에는 제조 공정의 흔적인 잔사(殘渣) 패턴(LFT)이 형성되어 있다. 구체적으로, 본 실시형태에서의 잔사 패턴(LFT)은 잔사부(LFT1)와, 잔사부(LFT2)와, 잔사부(LFT3)를 포함한다. 잔사부(LFT1)는 게이트 전극(GE1 및 GE2)과 동일한 층에 형성된 도전막(CF11)의 잔사이다. 잔사부(LFT2)는 절연막(IF1)과 전하 축적막(EC)과 절연막(IF2)으로 이루어지는 절연막(IFG)의 잔사이다. 잔사부(LFT3)는 게이트 전극(CG)과 동일한 층에 형성된 도전막(CF2)의 잔사이다. 여기서, 잔사부(LFT3)는 잔사부(LFT2)를 사이에 두고 잔사부(LFT1)의 측면에 사이드 월 형상으로 형성된 측벽부이다. 또한, 잔사 패턴(LFT)의 측면에도 사이드월 스페이서(SW)가 형성되어 있다.
다음으로, 저항 소자 형성 영역(RR)에 형성된 저항 소자(R1)에 대해 설명한다. 저항 소자(R1)는 저항체(RB)와 사이드월 스페이서(SW)를 가진다.
반도체 기판(SB)의 상면(PS)측, 즉 p-형 에피택셜층(EP)의 상면(PS)측에 형성된 소자 분리 영역(STI) 상에는 저항체(RB)가 형성되어 있다. 저항체(RB)는 예를 들어 다결정 실리콘, 즉 폴리 실리콘으로 이루어진다. 저항체(RB)의 양측면에는 예를 들어 절연막으로 이루어지는 측벽부로서의 사이드월 스페이서(SW)가 형성되어 있다.
반도체 기판(SB) 상에는 MONOS형 트랜지스터(MC), 저내압 MISFET(Q1), 파워 트랜지스터(Q2) 및 저항 소자(R1)를 피복하도록 층간 절연막(IL1)이 형성되어 있다. 층간 절연막(IL1)은 예를 들어 산화 실리콘으로 이루어지는 절연막, 또는 질화 실리콘으로 이루어지는 절연막과 산화 실리콘으로 이루어지는 절연막의 적층막 등으로 이루어진다. 그리고, 층간 절연막(IL1)의 상면은 평탄화되어 있다.
또한, 도시를 생략하지만 반도체 기판(SB) 상에 MONOS형 트랜지스터(MC), 저내압 MISFET(Q1), 파워 트랜지스터(Q2) 및 저항 소자(R1)를 피복하도록 예를 들어 질화 실리콘 등으로 이루어지는 절연막이 형성되어 있어도 되고, 상기 절연막 상에 층간 절연막(IL1)이 형성되어 있어도 된다.
층간 절연막(IL1)에는 콘택트 홀(CNT)이 형성되어 있고, 이 콘택트 홀(CNT) 내부에는 도체막으로 이루어지는 플래그(PG)가 매립되어 있다. 플래그(PG)는 콘택트 홀(CNT)의 저부 및 측벽, 즉 측면 상에 형성된 얇은 배리어 도체막과, 이 배리어 도체막 상에 콘택트 홀(CNT)을 매립하도록 형성된 주 도체막에 의해 형성되어 있다. 도 3에서는 도면을 간략화하기 위해 플래그(PG)를 구성하는 배리어 도체막 및 주 도체막을 일체화해서 나타낸다. 여기서, 플래그(PG)를 구성하는 배리어 도체막은 예를 들어 티타늄(Ti)막, 질화 티타늄(TiN)막 또는 이들의 적층막일 수 있고, 플래그(PG)를 구성하는 주 도체막은 예를 들어 텅스텐(W)막일 수 있다.
플래그(PG)는 n+형 반도체 영역(NDM, NDL, NDF) 및 p+형 반도체 영역(PDF) 각각의 상부에 형성되어 있고, 또한 도시를 생략하지만 게이트 전극(CG, GE1, GE2) 및 저항체(RB) 각각의 상부에도 형성되어 있다. 그리고 플래그(PG)는 n+형 반도체 영역(NDM, NDL, NDF) 및 p+형 반도체 영역(PDF) 각각과 전기적으로 연결되어 있고, 또한 도시를 생략하지만 게이트 전극(CG, GE1, GE2) 및 저항체(RB) 각각과 전기적으로 연결되어 있다.
플래그(PG)가 매립된 층간 절연막(IL1) 상에는 층간 절연막(IL2)이 형성되어 있고, 층간 절연막(IL2)에 형성된 배선홈에는 예를 들어 동(Cu)을 주된 전기 전도 재료로 하는 매립 배선으로서의 다마신 배선인 제1층 배선(ML1)이 형성되어 있다. 또한, 제1층 배선(ML1) 상에는 다마신 배선인 상층 배선도 형성되어 있으나, 여기서는 그 도시 및 설명을 생략한다. 또한, 제1층 배선(ML1) 및 보다 상층의 배선은 다마신 배선에 한정하지 않으며, 배선용 도전막을 패터닝해서 형성할 수도 있고, 예를 들어 텅스텐(W) 배선 또는 알루미늄(Al) 배선 등으로 할 수도 있다.
본 실시형태에서는 후술할 도 7 내지 도 22를 사용해서 설명하는 바와 같이 메모리 형성 영역(MR)에 MONOS형 트랜지스터(MC)의 게이트 절연막용 절연막(IFG)을 형성하기 전에 저항 소자 형성 영역(RR)에서 예를 들어 다결정 실리콘으로 이루어지는 막(CF1)에 결정립의 성장을 억제하기 위한 불순물을 이온 주입법에 의해 주입한다.
이로써, 그 후에 절연막(IFG)을 형성할 때 반도체 기판(SB)에 예를 들어 1150℃ 정도의 고온에서 2시간 정도의 열처리를 수행할 경우라도 막(CF1)에 결정립이 성장됨을 방지 또는 억제할 수 있다. 그러므로, 병렬로 연결된 N개(N은 복수)의 저항 소자(R1)로 이루어지는 각 세트에 있어서 N개의 저항 소자(R1)들 사이의 저항차가 변동됨을 방지 또는 억제할 수 있어, 소위 저항의 미스매칭 특성의 열화를 방지 또는 억제할 수 있다.
<비휘발성 메모리의 동작>
본 실시형태의 반도체 장치는 상술한 바와 같이 구성되어 있고, 이하에 이 반도체 장치에 포함되는 메모리 셀(비휘발성 메모리 셀)의 동작에 대해 설명한다.
도 4는 비휘발성 메모리의 메모리 어레이 구조와 동작 조건(1셀/1트랜지스터)의 일례를 나타내는 설명도이다. 도 4에 있어서 셀 트랜지스터(CT1 내지 CT8) 각각은 도 3에 나타낸 MONOS형 트랜지스터(MC)로 구성되는 메모리 셀에 대응한다. 셀 트랜지스터(CT1 내지 CT4) 각각의 게이트 전극은 워드선(WL1)에 연결되어 있고, 셀 트랜지스터(CT5 내지 CT8) 각각의 게이트 전극은 워드선(WL2)에 연결되어 있다.
셀 트랜지스터(CT1 및 CT5) 각각의 소스 영역은 소스선(SL1)에 연결되어 있고, 셀 트랜지스터(CT2 및 CT6) 각각의 소스 영역은 소스선(SL2)에 연결되어 있다. 또한, 셀 트랜지스터(CT3 및 CT7) 각각의 소스 영역은 소스선(SL3)에 연결되어 있고, 셀 트랜지스터(CT4 및 CT8) 각각 소스 영역은 소스선(SL4)에 연결되어 있다.
셀 트랜지스터(CT1 및 CT5) 각각의 드레인 영역은 데이터선(DL1)에 연결되어 있고, 셀 트랜지스터(CT2 및 CT6) 각각의 드레인 영역은 데이터선(DL2)에 연결되어 있다. 또한, 셀 트랜지스터(CT3 및 CT7) 각각의 드레인 영역은 데이터선(DL3)에 연결되어 있고, 셀 트랜지스터(CT4 및 CT8) 각각의 드레인 영역은 데이터선(DL4)에 연결되어 있다.
셀 트랜지스터(CT1, CT2, CT5 및 CT6) 각각의 백 게이트는 웰(WE1)에 연결되어 있고, 셀 트랜지스터(CT3, CT4, CT7 및 CT8) 각각의 백 게이트는 웰(WE2)에 연결되어 있다. 여기서, 웰(WE1 및 WE2)은 예를 들어 도 3에 나타낸 p형 웰(PWM)에 상당한다.
도 4에서는 설명을 간단하게 하기 위해서 메모리 셀이 2행 4열로 배열되어 있는 경우를 나타내고 있으나, 이에 한정되는 것은 아니고 실제로는 더 많은 메모리 셀들이 매트릭스 형상으로 배치되어 메모리 어레이를 구성하고 있다. 또한, 도 4에서는 동일한 웰 및 동일한 워드선 상의 메모리 셀 배열은 예를 들어 셀 트랜지스터(CT1 및 CT2)의 2열 구성이지만, 8비트(1바이트) 구성의 경우에는 동일한 웰 상에 8열의 셀 트랜지스터가 형성되어 있다. 이 경우, 메모리 셀의 소거 및 기입은 1바이트 단위로 수행된다.
다음으로, 도 4를 사용해서 1셀 1트랜지스터형 메모리 셀의 소거, 기입 및 판독 동작을 설명한다.
우선, 소거 동작으로부터 설명한다. 예컨대 데이터를 소거하려고 하는 메모리 셀(선택 메모리 셀)로서 셀 트랜지스터(CT1 및 CT2)에 저장된 데이터를 소거할 경우를 생각한다. 선택된 웰(WE1)의 전위를 1.5V, 워드선(WL1)의 전위를 -8.5V, 소스선(SL1 및 SL2)의 전위를 1.5V로 하고, 데이터선(DL1 및 DL2)을 플로팅(도 4에서는 F라고 표기함)으로 한다. 그러면, 셀 트랜지스터(CT1 및 CT2)의 전하 축적막에 축적된 전하가 반도체 기판측으로 뽑혀 데이터가 소거된다.
이 때, 소거를 하지 않는 다른 메모리 셀(비선택 메모리 셀)로서의 셀 트랜지스터(CT3 내지 CT8)에 대해서는 선택하지 않는 웰(WE2)의 전위를 -8.5V, 워드선(WL2)의 전위를 1.5V, 소스선(SL3 및 SL4)의 전위를 1.5V로 하고, 데이터선(DL3 및 DL4)의 전위를 플로팅으로 한다. 이로써, 셀 트랜지스터(CT3 내지 CT8)의 전하 축적막에 축적된 전하가 뽑히지 않게 해서 소거되지 않도록 한다.
다음으로, 기입 동작에 대해 설명한다. 예컨대 데이터를 기입하려고 하는 메모리 셀(선택 메모리 셀)로서 셀 트랜지스터(CT1)에 데이터를 기입할 경우를 생각한다. 선택된 웰(WE1)의 전위를 -10.5V, 워드선(WL1)의 전위를 1.5V, 소스선(SL1)의 전위를 -10.5V로 하고 데이터선(DL1)을 플로팅으로 한다. 그러면, 셀 트랜지스터(CT1)의 전하 축적막에 전하가 주입되어 데이터가 기입된다.
이 때, 기입을 하지 않는 다른 셀 트랜지스터(비선택 메모리 셀) (CT2 내지 CT8)에 대해서는 선택하지 않는 웰(WE2)의 전위를 -10.5V, 워드선(WL2)의 전위를 -10.5V, 소스선(SL2내지SL4)의 전위를 1.5V로 하고, 데이터선(DL2 내지 DL4)의 전위를 플로팅으로 한다. 이로써, 셀 트랜지스터(CT2 내지 CT8)의 전하 축적막에 전하가 주입되지 않도록 한다.
다음으로, 판독 동작에 대해 설명한다. 예컨대 셀 트랜지스터(CT1)에 데이터 “1”이 기입되어 임계값 전압이 높아지고 있고, 셀 트랜지스터(CT2)의 데이터가 “0”으로 되어 임계값 전압이 낮아지고 있는 것으로 한다. 셀 트랜지스터(CT1 및 CT2)의 데이터를 판독할 경우, 선택된 웰(WE1)의 전위를 -2V, 워드선(WL1)의 전위를 0V, 소스선(SL1 및 SL2)의 전위를 0V, 데이터선(DL1 및 DL2)의 전위를 1.0V로 한다. 이로써, 셀 트랜지스터(CT1 및 CT2)의 데이터를 판독한다. 이 경우, 셀 트랜지스터(CT1)의 임계값 전압은 높고, 셀 트랜지스터(CT2)의 임계값 전압은 낮으므로 데이터선(DL1)의 전위는 변하지 않고 데이터선(DL2)의 전위는 저하된다.
또한, 판독을 하지 않는 다른 셀 트랜지스터(CT3 내지 CT8)에 대해서는 선택하지 않는 웰(WE2)의 전위를 -2V, 워드선(WL2)의 전위를 -2V, 소스선(SL3 및 SL4)의 전위를 0V, 데이터선(DL3 및 DL4)의 전위를 0V로 해서 셀 트랜지스터(CT3 내지 CT8)가 온으로 되지 않도록 한다. 판독 시에 비선택 메모리 셀의 백 게이트 전위를 내림으로써 메모리 셀에 선택 트랜지스터가 필요없게 된다.
<반도체 장치의 제조 방법>
다음으로, 본 실시형태의 반도체 장치의 제조 방법에 대해 설명한다. 본 실시형태의 반도체 장치의 제조 방법은 「MONOS LAST」라고 불리는 제조 방법이다. 이 「MONOS LAST」라고 불리는 제조 방법은 특히 MONOS형 트랜지스터에 대해 과잉한 열 부하가 인가됨을 억제할 수 있다는 이점을 가진다.
본 실시형태에서는 파워 트랜지스터와 MONOS형 트랜지스터를 혼재하는 것을 전제로 한다. 이 경우 파워 트랜지스터는 그 용도로부터 큰 전압이나 전류를 컨트롤하므로 제조 시에 매우 큰 열 부하가 인가된다. 그러므로 파워 트랜지스터와 MONOS형 트랜지스터를 혼재한 경우에는 파워 트랜지스터의 형성 시의 큰 열 부하가 MONOS형 트랜지스터의 특성에 영향을 미칠 우려가 있다.
그래서 본 실시형태에서는 「MONOS LAST」라고 불리는 제조 방법을 채택한다. MONOS LAST라고 불리는 제조 방법은 주 회로 형성 영역(AR)에서 파워 트랜지스터 등의 웰 및 게이트 전극용 도전막을 형성한 후에 메모리 형성 영역(MR)에서 MONOS형 트랜지스터의 웰 및 게이트 절연막용 절연막을 형성한다. 이로써, MONOS형 트랜지스터에 대해 과잉한 열 부하가 인가됨을 억제할 수 있게 된다. 이하에 「MONOS LAST」라고 불리는 제조 방법을 사용한 본 실시형태의 반도체 장치의 제조 방법에 대해 설명한다.
도 5 및 도 6은 본 실시형태의 반도체 장치의 제조 공정 중 일부를 나타내는 공정 흐름도이다. 도 7 내지 도 22는 본 실시형태의 반도체 장치의 제조 공정 중인 주요부 단면도이다. 도 7 내지 도 22에는 메모리 형성 영역(MR) 및 주 회로 형성 영역(AR)의 주요부 단면이 도시되어 있다.
본 실시형태에서는 메모리 형성 영역(MR)에 n채널형인 MONOS형 트랜지스터(MC) (후술할 도 20 참조)를 형성할 경우에 대해 설명하나, 도전형을 반대로 해서 p채널형인 MONOS형 트랜지스터(MC)를 형성할 수도 있다.
마찬가지로 본 실시형태에서는 주 회로 형성 영역(AR)의 저내압 MISFET 형성 영역(LR)에 n채널형인 저내압 MISFET(Q1) (후술할 도 20 참조)를 형성할 경우에 대해 설명한다. 그러나 도전형을 반대로 해서 저내압 MISFET 형성 영역(LR)에 p채널형인 저내압 MISFET(Q1를 형성할 수도 있고, 또한 서로 직렬로 연결된 n채널형 및 p채널형인 2개의 저내압 MISFET(Q1)로 이루어지는 CMISFET(Complementary MISFET)를 형성할 수도 있다.
또한 마찬가지로 본 실시형태에서는 주 회로 형성 영역(AR)의 파워 트랜지스터 형성 영역(PWR)에 n채널형인 파워 트랜지스터(Q2) (후술할 도 21 참조)를 형성할 경우에 대해 설명한다. 그러나 도전형을 반대로 해서 파워 트랜지스터 형성 영역(PWR)에 p채널형인 파워 트랜지스터(Q2)를 형성할 수도 있고, 또한 서로 직렬로 연결된 n채널형 및 p채널형인 파워 트랜지스터(Q2)를 형성할 수도 있다.
우선, 도 7에 나타내는 바와 같이 반도체 기판(SB)을 마련한다 (도 5의 스텝 (S1)). 이 스텝(S1)에서는 예컨대 붕소(B) 등과 같은 p형 불순물을 도입한 예를 들어 0.01 내지 0.1Ωm 정도의 비저항을 가지는 실리콘 단결정으로 이루어지는 반도체 기판(SB)을 마련한다. 이 때, 반도체 기판(SB)은 대략 원반 형상의 반도체 웨이퍼 상태로 되어 있다.
반도체 기판(SB)은 주면인 상면(PS)의 일부 영역으로서 메모리 형성 영역(MR), 저내압 MISFET 형성 영역(LR), 파워 트랜지스터 형성 영역(PWR) 및 저항 소자 형성 영역(RR)을 가진다. 저내압 MISFET 형성 영역(LR), 파워 트랜지스터 형성 영역(PWR) 및 저항 소자 형성 영역(RR)에 의해 주 회로 형성 영역(AR)이 구성된다.
메모리 형성 영역(MR), 저내압 MISFET 형성 영역(LR), 파워 트랜지스터 형성 영역(PWR) 및 저항 소자 형성 영역(RR)에 있어서, 반도체 기판(SB)의 주면으로서의 상면(PS)측에는 n형 매립 영역(NBR)이 형성되어 있고, n형 매립 영역(NBR) 상에는 p-형 에피택셜층(EP)이 형성되어 있다. 여기서 반도체 기판(SB ) 상에 n형 매립 영역(NBR) 대신 매립 절연층을 형성할 수도 있고, 또한 이 매립 절연층 상에 p-형 에피택셜층(EP) 대신 실리콘층을 형성할 수도 있다.
다음으로, 도 8에 나타내는 바와 같이 소자 분리 영역(STI)을 형성한다 (도 5의 스텝 (S2)). 이 스텝(S2)에서는 예를 들어 STI(Shallow Trench Isolation)법을 사용해서 소자 분리 영역(STI)을 형성한다.
상기 STI법에서는 우선 반도체 기판(SB)에 포토리소그래피 기술 및 에칭 기술을 이용해서 소자 분리홈을 형성한다. 그리고 소자 분리홈을 매립하도록 반도체 기판(SB) 상에 예를 들어 산화 실리콘막으로 이루어지는 절연막을 형성한 후, 반도체 기판(SB) 상에 남은 불필요한 절연막을 화학적 기계적 연마(Chemical Mechanical Polishing:CMP)법에 의해 제거한다. 이로써, 소자 분리홈의 내부만에 절연막이 매립된 소자 분리 영역(STI)을 형성할 수 있다. 여기서 STI법 대신 LOCOS(Local Oxidation of Silicon)법을 사용해서 소자 분리 영역(STI)을 형성할 수도 있다.
이와 같이 해서 소자 분리 영역(STI)을 형성함으로써 메모리 형성 영역(MR)과 주 회로 형성 영역(AR)을 소자 분리 영역(STI)에 의해 구획하고, 주 회로 형성 영역(AR)을 저내압 MISFET 형성 영역(LR)과 파워 트랜지스터 형성 영역(PWR)에 의해 구획한다. 이 때, 저항 소자 형성 영역(RR)에서는 저항 소자 형성 영역(RR) 전체에 걸쳐서 반도체 기판(SB)의 주면으로서의 상면(PS)에 소자 분리 영역(STI)으로서의 절연막을 형성한다.
다음으로, 도 8에 나타내는 바와 같이 p형 웰(PWL)을 형성한다 (도 5의 스텝 (S3)).
이 스텝(S3)에서는 포토리소그래피 기술 및 이온 주입법에 의해 예를 들어 붕소(B) 등과 같은 p형 불순물을 반도체 기판(SB)에 도입한다. 이 때, 저내압 MISFET 형성 영역(LR) 및 파워 트랜지스터 형성 영역(PWR)에서는 반도체 기판(SB)에 p형 불순물 이온 주입하게 된다. 이로써, 저내압 MISFET 형성 영역(LR)에서 p-형 에피택셜층(EP) 내부에 p형 웰(PWL)을 형성하고, 파워 트랜지스터 형성 영역(PWR)에서 p-형 에피택셜층(EP) 내부에 p형 웰(PW)을 형성한다. 다르게 말하면, 스텝(S3)에서는 저내압 MISFET 형성 영역(LR) 및 파워 트랜지스터 형성 영역(PWR)에서 반도체 기판(SB)의 상면(PS)측에 p형 반도체 영역이 형성된 반도체 기판(SB)을 마련하게 된다.
또한, 이 스텝(S3)에서는 포토리소그래피 기술 및 이온 주입법에 의해 예를 들어 인(P) 또는 비소(As) 등과 같은 n형 불순물을 반도체 기판(SB)에 도입한다. 이 때, 파워 트랜지스터 형성 영역(PWR)에서는 반도체 기판(SB)에 n형 불순물 이온을 주입하게 된다. 이로써, 파워 트랜지스터 형성 영역(PWR)에서 p-형 에피택셜층(EP) 내부에 n형 웰(NWL)을 형성하고, n형 웰(NWL)의 상층부에 n형 웰(NW)을 형성한다.
또한 도시를 생략하지만, 저내압 MISFET 형성 영역(LR)에서 p채널형 저내압 MISFET를 형성할 경우에는 반도체 기판(SB)에 n형 불순물 이온을 주입할 때에 저내압 MISFET 형성 영역(LR)에서 p채널형 저내압 MISFET의 n형 웰을 형성한다. 또한, 파워 트랜지스터 형성 영역(PWR)에서 p채널형 파워 트랜지스터를 형성할 경우에는 반도체 기판(SB)에 p형 불순물 이온을 주입할 때에 파워 트랜지스터 형성 영역(PWR)에서 p채널형 파워 트랜지스터의 p형 웰을 형성한다. 또한, 반도체 기판(SB)에 n형 불순물 이온을 주입할 때에 파워 트랜지스터 형성 영역(PWR)에서 p채널형 파워 트랜지스터의 n형 웰을 형성한다.
또한, 파워 트랜지스터 형성 영역(PWR)에서는 n형 웰(NW) 및 n형 웰(NWL)의 표면에 예를 들어 LOCOS법에 의해 오프셋 절연막(OIF)을 형성한다.
다음으로, 도 9에 나타내는 바와 같이 절연막(IFL)을 형성한다 (도 5의 스텝(S4)). 이 스텝(S4)에서는 메모리 형성 영역(MR), 저내압 MISFET 형성 영역(LR) 및 파워 트랜지스터 형성 영역(PWR)에서 반도체 기판(SB)의 상면(PS)에 저내압 MISFET(Q1) (후술할 도 20 참조)의 게이트 절연막을 위한 절연막(IFL)을 형성한다. 메모리 형성 영역(MR)에서 절연막(IFL)은 p-형 에피택셜층(EP) 상에 형성되고, 저내압 MISFET 형성 영역(LR)에서 절연막(IFL)은 p형 웰(PWL) 상에 형성된다. 또한, 파워 트랜지스터 형성 영역(PWR)에서 절연막(IFL)은 n형 웰(NW), n형 웰(NWL), p-형 에피택셜층(EP) 및 p형 웰(PW) 각각의 상부에 형성된다. 이 때, 파워 트랜지스터 형성 영역(PWR)에서는 절연막(IFL)이 오프셋 절연막(OIF)과 일체적으로 형성된다.
절연막(IFL)으로서는 예를 들어 산화 실리콘, 질화 실리콘 또는 산질화 실시콘으로 이루어지는 절연막, 혹은 High-k막, 즉 고유전율막을 사용할 수 있다. 또한, 절연막(IFL)은 열산화법, ISSG(In Situ Steam Generation) 산화법, 스퍼터링법, ALD(Atomic Layer Deposition)법 또는 CVD(Chemical Vapor Deposition)법 등을 사용해서 형성할 수 있다.
다음으로, 도 9에 나타내는 바와 같이 막(CF1)을 형성한다 (도 5의 스텝(S5)). 이 스텝(S5)에서는 메모리 형성 영역(MR), 저내압 MISFET 형성 영역(LR) 및 파워 트랜지스터 형성 영역(PWR)에서 절연막(IFL) 상에 게이트 전극을 위한 실리콘으로 이루어지는 막(CF1)을 형성한다. 또한, 저항 소자 형성 영역(RR)에서는 소자 분리 영역(STI)으로서의 절연막 상에 막(CF1)을 형성한다. 여기서, 메모리 형성 영역(MR)에서는 반도체 기판(SB) 상에 절연막(IFL)과 다른 절연막을 형성할 수도 있다.
바람직하게는 막(CF1)은 다결정 실리콘, 즉 폴리 실리콘으로 이루어진다. 이와 같은 막(CF1)은 CVD법 등을 사용해서 형성할 수 있다. 막(CF1)의 두께는 절연막(IFL)을 피복하는 데 충분한 정도의 두께로 할 수 있다. 또한, 막(CF1)을 비정질 실리콘막으로 형성하고, 그 후에 이 비정질 실리콘막을 열처리해서 다결정 실리콘막으로 할 수도 있다.
다음으로, 도 10 및 도 11에 나타내는 바와 같이 막(CF1)에 불순물 이온(IM1, IM2 및 IM3)을 주입한다 (도 5의 스텝(S6)).
이 스텝(S6)에서는 우선 도 10에 나타내는 바와 같이 막(CF1) 상에 레지스트막(PR1)을 도포하고, 이 레지스트막(PR1)을 포토리소그래피 기술을 이용해서 패터닝한다. 레지스트막(PR1)은 메모리 형성 영역(MR) 및 저항 소자 형성 영역(RR)에서 막(CF1)을 피복하고, 저내압 MISFET 형성 영역(LR) 및 파워 트랜지스터 형성 영역(PWR)에서 절연막(IFL) 상에 형성된 막(CF1)이 레지스트막(PR1)으로부터 노출되도록 패터닝한다.
다음으로, 패터닝된 레지스트막(PR1)을 마스크로 한 이온 주입법에 의해 레지스트막(PR1)으로부터 노출된 막(CF1)에 예를 들어 인(P) 또는 비소(As) 등과 같은 n형 불순물(IM11)을 도입한다. 즉, 절연막(IFL) 상에 형성된 부분의 막(CF1)에 n형 불순물 이온(IM1)을 주입한다. 이로써, 저내압 MISFET 형성 영역(LR) 및 파워 트랜지스터 형성 영역(PWR)에서 n형 불순물 이온(IM1)이 주입된 부분의 막(CF1)으로 이루어지는 도전막(CF11)이 형성된다. 그 후, 패터닝된 레지스트막(PR1)을 예를 들어 애싱(ashing)에 의해 제거한다.
이 스텝(S6)에서는 이어서 도 11에 나타내는 바와 같이 막(CF1) 상에 레지스트막(PR2)을 도포하고, 도포된 레지스트막(PR2)을 포토리소그래피 기술을 이용해서 패터닝한다. 레지스트막(PR2)은 메모리 형성 영역(MR), 저내압 MISFET 형성 영역(LR) 및 파워 트랜지스터 형성 영역(PWR)에서 막(CF1)을 피복하고, 저항 소자 형성 영역(RR)에서 소자 분리 영역(STI)으로서의 절연막 상에 형성된 막(CF1)이 레지스트막(PR2)으로부터 노출되도록 패터닝한다.
다음으로, 패터닝된 레지스트막(PR2)을 마스크로 한 이온 주입법에 의해 레지스트막(PR2)으로부터 노출된 부분의 막(CF1)에 결정립 성장을 억제하기 위한 불순물(IM21)을 도입한다. 즉, 소자 분리 영역(STI)으로서의 절연막 상에 형성된 부분의 막(CF1)에 불순물 이온(IM2)을 주입한다.
이로써, 그 후에 절연막(IF1), 전하 축적막(EC) 및 절연막(IF2) (후술할 도 13 참조)을 형성할 때, 반도체 기판(SB)에 예를 들어 1150℃ 정도의 고온에서 2시간 정도의 열처리를 수행한 경우라도 막(CF1)의 결정립 성장을 방지 또는 억제할 수 있다. 그러므로 그 후에 병렬로 연결된 N개(N은 복수)의 저항 소자로 이루어지는 각 세트에 있어서 N개의 저항 소자 사이의 저항차의 편차를 방지 또는 억제할 수 있어, 소위 저항의 미스매칭 특성의 열화를 방지 또는 억제할 수 있다. 여기서 막(CF1)에 불순물(IM21)을 도입하는 방법으로서 이온 주입법 이외의 방법을 사용할 수도 있다.
상기 불순물(IM21)로서는 예를 들어 탄소(C), 실리콘(Si), 게르마늄(Ge), 질소(N), 아르곤(Ar), 헬륨(He) 및 크세논(Xe)으로 이루어지는 군으로부터 선택된 적어도 하나의 원소, 또는 이들 원소의 화학적 성질과 유사한 화학적 성질을 가지는 원소를 사용할 수 있다. 즉, 결정립 성장을 억제하기 위한 불순물(IM21)로서는 제14족 원소, 질소(N) 및 제18족 원소로 이루어지는 군으로부터 선택된 적어도 하나의 원소를 사용할 수 있다.
그리고, 패터닝된 레지스트막(PR2)을 마스크로 한 이온 주입법에 의해 레지스트막(PR2)으로부터 노출된 부분의 막(CF1)에 예를 들어 붕소(B) 등과 같은 p형 불순물(IM31)을 도입한다. 즉, 레지스트막(PR2)으로부터 노출된 부분의 막(CF1)에 p형 불순물 이온(IM3)을 주입한다.
이로써 저항 소자 형성 영역(RR)에서 불순물(IM21) 및 p형 불순물(IM31)이 이온 주입된 부분의 막(CF1)으로 이루어지는 막부(CF12)가 형성된다. 막부(CF12)의 p형 불순물 농도는 저항체(RB) (후술할 도 16 참조)의 저항값이 소망하는 저항값으로 되도록 조정된다.
불순물 이온(IM2)을 주입하는 공정과 불순물 이온(IM3)을 주입하는 공정은 어느 쪽을 앞서 수행해도 좋고, 한쪽과 다른 쪽을 동시에 수행해도 좋지만, p형 불순물 이온(IM3)을 주입하는 공정 전에 불순물 이온(IM2)을 주입하는 공정을 수행하는 것이 바람직하다. 이로써, 불순물 이온(IM2)을 막(CF1)의 상면(TS)으로부터 하면(BS)까지의 어느 깊이 위치에도 확실하게 주입할 수 있으므로 막(CF1)의 상면(TS)으로부터 하면(BS)까지의 어느 깊이 위치에서도 결정립 성장을 확실하게 억제할 수 있게 된다.
바람직하게는 막부(CF12)의 두께 방향을 따른 불순물 이온(IM2), 즉 불순물(IM21)의 농도 분포는 막부(CF12)의 상면(TS)과 막부(CF12)의 하면(BS) 사이에 피크를 가지며, 피크는 상면(TS)과 하면(BS)의 중간에 위치하는 중간면(MS)보다 더 하면(BS)측에 배치된다. 이로써, 막부(CF12)의 두께 방향의 중간면(MS)보다 더 하면(BS)측에 배치된 부분의 막부(CF12)에도 불순물(IM21)을 충분히 도입할 수 있다. 그리고 막부(CF12)의 두께 방향의 중간면(MS)보다 더 하면(BS)측에 배치된 부분의 막부(CF12)에서도 다결정 실리콘막의 결정립 성장을 확실하게 억제할 수 있다.
이는 저항 소자 형성 영역(RR)에서는 저항 소자 형성 영역(RR) 이외의 영역과 달리 막(CF1) 아래에 절연막(IFL)의 막 두께보다 두꺼운 막 두께를 가지는 소자 분리 영역(STI)이 형성되어 있어 주입된 불순물 이온(IM2)이 소자 분리 영역(STI)을 관통할 우려가 없기 때문이다.
그 후, 패터닝된 레지스트막(PR2)을 예를 들어 애싱에 의해 제거한다.
다음으로, 도 12에 나타내는 바와 같이 메모리 형성 영역(MR)에서 p형 웰(PWM)을 형성한다 (도 5의 스텝(S7)).
이 스텝(S7)에서는 우선 도 12에 나타내는 바와 같이 반도체 기판(SB)의 상면(PS)에 레지스트막(PR3)을 도포하고, 도포된 레지스트막(PR3)을 포토리소그래피 기술을 이용해서 패터닝한다. 레지스트막(PR3)은 저내압 MISFET 형성 영역(LR), 파워 트랜지스터 형성 영역(PWR) 및 저항 소자 형성 영역(RR)에서 막(CF1)을 피복하고, 메모리 형성 영역(MR)에서 막(CF1)이 레지스트막(PR3)으로부터 노출되도록 패터닝한다.
이 스텝(S7)에서는 그 다음에 패터닝된 레지스트막(PR3)을 마스크로 한 에칭 기술에 의해 메모리 형성 영역(MR)에서 레지스트막(PR3)으로부터 노출된 부분의 막(CF1) 및 절연막(IFL)을 제거한다. 이로써, 메모리 형성 영역(MR)에서 p-형 에피택셜층(EP)이 레지스트막(PR3)으로부터 노출된다. 또한, 저내압 MISFET 형성 영역(LR) 및 파워 트랜지스터 형성 영역(PWR)에서 도전막(CF11)을 남기고, 저항 소자 형성 영역(RR)에서 막부(CF12)를 남긴다.
계속해서, 패터닝된 레지스트막(PR3)을 마스크로 한 이온 주입법에 의해 레지스트막(PR3)으로부터 노출된 부분의 p-형 에피택셜층(EP)에 예를 들어 붕소(B) 등과 같은 p형 불순물(IM41)을 도입한다. 즉, 레지스트막(PR3)으로부터 노출된 부분의 p-형 에피택셜층(EP)에 p형 불순물 이온(IM4)을 주입한다. 이로써, 메모리 형성 영역(MR)에서 p-형 에피택셜층(EP) 내부에 p형 웰(PWM)을 형성한다. 즉, 메모리 형성 영역(MR)에서 반도체 기판(SB)의 상면(PS)측에 p형 반도체 영역으로서의 p형 웰(PWM)을 형성한다.
아울러, p형 웰(PWM)에 예를 들어 비소(As) 등과 같은 n형 불순물 또는 붕소(B) 등과 같은 p형 불순물을 이온 주입한다. 이로써, 메모리 형성 영역(MR)에서 p형 웰(PWM)의 상층부, 즉 채널 영역을 형성할 부분에 p형 반도체 영역(VMG)을 형성한다. p형 반도체 영역(VMG)은 MONOS형 트랜지스터의 임계값 전압을 조정하기 위한 것이다. 그 후, 패터닝된 레지스트막(PR3)을 예를 들어 애싱에 의해 제거한다.
이와 같이, 불순물 이온(IM2)을 주입한 후에 메모리 형성 영역(MR)에서 막(CF1) 및 절연막(IFL)을 제거할 경우, p형 불순물 이온(IM4)을 주입하기 위한 마스크인 레지스트막(PR3)을 평탄한 막(CF1) 상에 형성할 수 있으므로, 패터닝된 레지스트막(PR3)의 형상 정밀도를 향상시킬 수 있다.
다음으로, 도 13에 나타내는 바와 같이 절연막(IFG)을 형성한다 (도 5의 스텝(S8)). 이 스텝(S8)에서는 우선 메모리 형성 영역(MR), 저내압 MISFET 형성 영역(LR), 파워 트랜지스터 형성 영역(PWR) 및 저항 소자 형성 영역(RR)에서 반도체 기판(SB)의 상면(PS)에 절연막(IF1)을 형성(퇴적)하고, 절연막(IF1) 상에 전하 축적막(EC)을 형성(퇴적)하고, 전하 축적막(EC) 상에 절연막(IF2)을 형성(퇴적)한다. 이로써, 절연막(IF1)과 전하 축적막(EC)과 절연막(IF2)에 의해 절연막(IFG)이 형성된다. 즉, 절연막(IFG)은 절연막(IF1)과 전하 축적막(EC)과 절연막(IF2)을 포함하며, 내부에 전하 축적부로서의 전하 축적막(EC)을 가지는 절연막이다.
절연막(IF1)은 저내압 MISFET 형성 영역(LR) 및 파워 트랜지스터 형성 영역(PWR)에서는 도전막(CF11) 상에, 바람직하게는 도전막(CF11) 표면에 형성되고, 저항 소자형성 영역(RR)에서는 막부(CF12) 상에 형성된다. 절연막(IF1)은 예를 들어 산화 실리콘으로 이루어진다. 바람직하게는 절연막(IF1)은 ISSG 산화법에 의해 형성할 수 있고, 이로써 치밀하고 좋은 막질의 산화 실리콘으로 이루어지는 절연막(IF1)을 형성할 수 있다. 절연막(IF1)의 두께는 예를 들어 4nm 정도이다.
전하 축적막(EC)은 예를 들어 질화 실리콘으로 이루어진다. 전하 축적막(EC)은 예를 들어 CVD(Chemical Vapor Deposition)법에 의해 형성할 수 있다. 전하 축적막(EC)의 두께는 예를 들어 10nm 정도이다.
절연막(IF2)은 예를 들어 산화 실리콘으로 이루어진다. 바람직하게는 절연막(IF2)은 예를 들어 HTO(High Temperature Oxide)법에 의해 형성할 수 있고, 이로써 치밀하고 좋은 막질의 산화 실리콘으로 이루어지는 절연막(IF2)을 형성할 수 있다. 절연막(IF2)의 두께는 예를 들어 5nm 정도이다.
이상과 같이 해서 반도체 기판(SB)의 상면(PS)에 치밀하고 절연 내성이 우수한 좋은 막질의 적층 절연막으로서의 절연막(IFG)을 형성할 수 있다. 절연막(IFG)은 ONO(Oxide Nitride Oxide)막이라고도 지칭한다. 절연막(IFG)을 형성하는 과정에서 막질 및 계면 특성을 개선해서 메모리 소자의 신뢰성을 향상시키기 위해 1050 내지 1150℃ 정도의 고온에서 10분 내지 2시간 정도의 열처리를 수행한다. 예컨대 절연막(IFG)을 퇴적한 후에 반도체 기판(SB)을 열처리할 수도 있다. 혹은, 절연막(IFG)을 퇴적함과 함께, 즉 절연막(IFG)을 퇴적함과 동시에 반도체 기판(SB)을 열처리할 수도 있다. 예컨대 절연막(IF1)을 퇴적한 후, 전하 축적막(EC)을 퇴적하기 전에 반도체 기판(SB)을 열처리하는 것이 더욱 바람직하다.
여기서 절연막(IFG)은 적어도 메모리 형성 영역(MR)에 형성하면 되고, 저내압 MISFET 형성 영역(LR), 파워 트랜지스터 형성 영역(PWR) 및 저항 소자형성 영역(RR)에는 형성하지 않더라도 된다.
다음으로, 도 13에 나타내는 바와 같이 도전막(CF2)을 형성한다 (도 5의 스텝(S9)). 이 스텝(S9)에서는 메모리 형성 영역(MR), 저내압 MISFET 형성 영역(LR) 및 파워 트랜지스터 형성 영역(PWR)에서 절연막(IFG) 상에 저내압 MISFET(Q1) (후술할 도 20 참조) 및 파워 트랜지스터(Q2) (후술할 도 21 참조)의 게이트 전극을 위한 도전막(CF2)을 형성한다.
바람직하게는 도전막(CF2)은 다결정 실리콘, 즉 폴리 실리콘으로 이루어진다. 이와 같은 도전막(CF2)은 CVD법 등을 사용해서 형성할 수 있다. 도전막(CF2)의 두께는 절연막(IFG)을 피복하는 데 충분한 정도의 두께로 할 수 있다. 또한, 도전막(CF2)의 형성 시에 도전막(CF2)을 비정질 실리콘막으로 형성하고, 그 후에 열처리에서 비정질 실리콘막을 다결정 실리콘막으로 할 수도 있다.
도전막(CF2)으로서는 예를 들어 인(P) 또는 비소(As) 등과 같은 n형 불순물 혹은 붕소(B) 등과 같은 p형 불순물을 도입해서 저항률을 낮춘 것을 사용하는 것이 바람직하다. 불순물은 도전막(CF2) 형성 시 또는 형성 후에 도입할 수 있다. 도전막(CF2) 형성시에 불순물을 도입할 경우에는 도전막(CF2)을 형성하기 위한 가스에 도핑 가스를 함유시킴으로써 불순물이 도입된 도전막(CF2)을 형성할 수 있다.
한편, 다결정 실리콘막 또는 비정질 실리콘막을 형성한 후에 불순물을 도입할 경우에는 의도적으로 불순물을 도입하지 않고, 실리콘막을 형성한 후 이 실리콘막에 이온 주입법 등에 의해 불순물을 도입함으로써 불순물이 도입된 도전막(CF2)을 형성할 수 있다.
다음으로, 도 14에 나타내는 바와 같이 도전막(CF2)을 패터닝한다 (도 5의 스텝(S10)).
이 스텝(S10)에서는 우선 반도체 기판(SB)의 상면(PS) 상에 레지스트막(PR4)을 도포하고, 도포된 레지스트막(PR4)을 포토리소그래피 기술에 의해 패터닝한다. 레지스트막(PR4)은 메모리 형성 영역(MR) 중 게이트 전극(CG)을 형성할 영역에 배치된 부분의 도전막(CF2)을 피복하고, 메모리 형성 영역(MR) 중 게이트 전극(CG)을 형성할 영역 이외의 영역에 배치된 부분의 도전막(CF2)이 레지스트막(PR4)으로부터 노출되도록 패터닝한다. 또한, 레지스트막(PR4)은 저내압 MISFET 형성 영역(LR) 및 파워 트랜지스터 형성 영역(PWR)에서 도전막(CF2)이 레지스트막(PR4)으로부터 노출되도록 패터닝한다.
다음으로, 패터닝된 레지스트막(PR4)을 마스크로 해서 예를 들어 드라이 에칭 등에 의해 도전막(CF2)을 패터닝한다. 이로써, 메모리 형성 영역(MR)에서 도전막(CF2)으로 이루어지는 게이트 전극(CG)을 형성한다. 그 후, 패터닝된 레지스트막(PR4)을 예를 들어 애싱에 의해 제거한다.
이 스텝(S10)에서는 바람직하게는 도전막(CF2)을 에치백한다. 이로써, 경계 영역(BR)에서 도전막(CF11)의 측면에 절연막(IFG)을 개재해서 도전막(CF2)을 남겨서 측벽부로서의 잔사(殘渣)부(LFT3)를 형성하고, 도전막(CF11)의 상면에 절연막(IFG)을 개재해서 형성된 부분의 도전막(CF2)을 제거하고, 막부(CF12) 상에 절연막(IFG)을 개재해서 형성된 부분의 도전막(CF2)을 제거한다.
다음으로, 도 15에 나타내는 바와 같이 도전막(CF2)으로부터 노출된 부분의 절연막(IFG)을 제거한다 (도 6의 스텝(S11)).
이 스텝(S11)에서는 메모리 형성 영역(MR)에서 도전막(CF2)으로 이루어지는 게이트 전극(CG)을 마스크로 해서 도전막(CF2)으로부터 노출된 부분의 절연막(IFG), 즉 절연막(IF2)과 전하 축적막(EC)과 절연막(IF1)을 예를 들어 드라이 에칭 등으로 제거한다. 즉, 이 스텝(S11)에서는 저항체(RB)와 게이트 전극(GE1 및 GE2)과 게이트 절연막(GI1 및 GI2)을 형성하기 전에 도전막(CF2)으로부터 노출된 부분의 절연막(IFG)을 제거한다.
이로써 메모리 형성 영역(MR)에서 게이트 전극(CG)과 반도체 기판(SB)의 p형 웰(PWM) 사이의 부분의 절연막(IFG)으로 이루어지는 게이트 절연막(GIM)이 형성된다. 즉, 게이트 전극(CG)은 메모리 형성 영역(MR)에서 반도체 기판(SB)의 p형 웰(PWM) 상에 게이트 절연막(GIM)을 개재해서 형성된다.
한편, 경계 영역(BR)에서는 측벽부로서의 잔사부(LFT3)와 도전막(CF11) 사이, 및 잔사부(LFT3)와 반도체 기판(SB), 즉 소자 분리 영역(STI) 사이에 배치된 부분의 절연막(IFG)으로 이루어지는 잔사부(LFT2)가 형성되게 된다.
다음으로, 도 16에 나타내는 바와 같이 도전막(CF11)을 패터닝한다 (도 6의 스텝(S12)).
이 스텝(S12)에서는 우선 반도체 기판(SB)의 상면(PS) 상에 레지스트막(PR5)을 도포하고, 도포된 레지스트막(PR5)을 포토리소그래피 기술을 이용해서 패터닝한다.
레지스트막(PR5)은 메모리 형성 영역(MR)에서 게이트 전극(CG), 게이트 절연막(GIM) 및 p형 웰(PWM)을 피복하도록 패터닝한다. 또한, 레지스트막(PR5)은 저내압 MISFET 형성 영역(LR)에서 게이트 전극(GE1)을 형성할 영역에 배치된 부분의 도전막(CF11)을 피복하고, 게이트 전극(GE1)을 형성할 영역 이외의 영역에 배치된 부분의 도전막(CF11)이 레지스트막(PR5)으로부터 노출되도록 패터닝한다.
또한, 레지스트막(PR5)은 파워 트랜지스터 형성 영역(PWR)에서 게이트 전극(GE2)을 형성할 영역에 배치된 부분의 도전막(CF11)을 피복하고, 게이트 전극(GE2)을 형성할 영역 이외의 영역에 배치된 부분의 도전막(CF11)이 레지스트막(PR5)으로부터 노출되도록 패터닝한다. 또한, 레지스트막(PR5)은 저항 소자형성 영역(RR)에서 저항체(RB)를 형성할 영역에 배치된 부분의 막부(CF12)를 피복하고, 저항체(RB)를 형성할 영역 이외의 영역에 배치된 부분의 막부(CF12)가 레지스트막(PR5)으로부터 노출되도록 패터닝한다.
다음으로, 패터닝된 레지스트막(PR5)을 마스크로 해서 도전막(CF11） 및 막부(CF12)를 예를 들어 드라이 에칭 등으로 패터닝한다. 이로써, 저내압 MISFET 형성 영역(LR)에서 도전막(CF11)으로 이루어지는 게이트 전극(GE1)이 형성되고, 게이트 전극(GE1)과 반도체 기판(SB) 사이의 절연막(IFL)으로 이루어지는 게이트 절연막(GI1)이 형성된다. 또한, 파워 트랜지스터 형성 영역(PWR)에서 도전막(CF11)으로 이루어지는 게이트 전극(GE2)이 형성되고, 게이트 전극(GE2)과 반도체 기판(SB) 사이의 절연막(IFL)으로 이루어지는 게이트 절연막(GI2)이 형성된다. 또한, 저항 소자 형성 영역(RR)에서 막부(CF12)로 이루어지는 저항체(RB)가 형성되고, 저항체(RB)에 의해 저항 소자(R1)가 형성된다. 즉, 저항체(RB)는 막(CF1)으로 이루어진다.
한편, 경계 영역(BR)에서는 도전막(CF11)으로 이루어지는 더미 전극으로서의 잔사부(LFT1)가 형성된다. 그 결과, 경계 영역(BR)에는 잔사부(LFT1)의 측면에 잔사부(LFT2)를 개재해서 측벽부로서의 잔사부(LFT3)가 형성되고, 잔사부(LFT1, LFT2 및 LFT3)로 이루어지는 잔사 패턴(LFT)이 남게 된다.
그 후, 패터닝된 레지스트막(PR5)을 애싱에 의해 제거한다.
다음으로, 도 17에 나타내는 바와 같이 n-형 반도체 영역(LDM)을 형성한다 (도 6의 스텝(S13)).
이 스텝(S13)에서는 우선 반도체 기판(SB)의 상면(PS) 상에 레지스트막(PR6)을 도포하고, 도포된 레지스트막(PR6)을 포토리소그래피 기술을 이용해서 패터닝한다. 레지스트막(PR6)은 저내압 MISFET 형성 영역(LR), 파워 트랜지스터 형성 영역(PWR) 및 저항 소자형성 영역(RR)에서 반도체 기판(SB)의 상면(PS)을 피복하도록 패터닝한다. 또한, 레지스트막(PR6)은 메모리 형성 영역(MR)에서 반도체 기판(SB)의 상면(PS)이 레지스트막(PR6)으로부터 노출되도록 패터닝한다.
다음으로, 패터닝된 레지스트막(PR6)을 마스크로 해서 예를 들어 비소(As) 또는 인(P) 등과 같은 n형 불순물을 반도체 기판(SB)에 이온 주입법으로 도입한다. 이 때, 메모리 형성 영역(MR)에서는 게이트 전극(CG)을 마스크로 해서 반도체 기판(SB)에 n형 불순물 이온을 주입하게 된다.
이로써, 메모리 형성 영역(MR)에서는 평면에서 보았을 때 게이트 전극(CG)을 끼워서 양측에 위치하는 부분의 p형 웰(PWM)의 상층부에 n-형 반도체 영역(LDM)이 각각 형성된다. n-형 반도체 영역(LDM)은 게이트 전극(CG)의 양측면에 각각 정렬되게 형성된다. 즉, 평면에서 보았을 때 게이트 전극(CG)에 인접한 부분의 p형 웰(PWM)의 상층부에 p형 웰(PWM)의 도전형의 반대 도전형인 n-형 반도체 영역(LDM)이 형성된다. 그 후, 패터닝된 레지스트막(PR6)을 예를 들어 애싱에 의해 제거한다.
다음으로, 도 18에 나타내는 바와 같이 n-형 반도체 영역(LDL)을 형성한다 (도 6의 스텝(S14)).
이 스텝(S14)에서는 우선 반도체 기판(SB)의 상면(PS) 상에 레지스트막(PR7)을 도포하고, 도포된 레지스트막(PR7)을 포토리소그래피 기술을 이용해서 패터닝한다. 레지스트막(PR7)은 메모리 형성 영역(MR), 파워 트랜지스터 형성 영역(PWR) 및 저항 소자 형성 영역(RR)에서 반도체 기판(SB)의 상면(PS)을 피복하도록 패터닝한다. 또한, 레지스트막(PR7)은 저내압 MISFET 형성 영역(LR)에서 반도체 기판(SB)의 상면(PS)이 레지스트막(PR6)으로부터 노출되도록 패터닝한다.
다음으로, 패터닝된 레지스트막(PR7)을 마스크로 해서 예를 들어 비소(As) 또는 인(P) 등과 같은 n형 불순물을 반도체 기판(SB)에 이온 주입법으로 도입한다. 이 때, 저내압 MISFET 형성 영역(LR)에서는 게이트 전극(GE1)을 마스크로 해서 반도체 기판(SB)에 n형 불순물 이온을 주입하게 된다.
이로써, 메모리 형성 영역(MR)에서는 평면에서 보았을 때 게이트 전극(GE1)을 끼워서 양측에 위치하는 부분의 p형 웰(PW)의 상층부에 n-형 반도체 영역(LDL)이 각각 형성된다. n-형 반도체 영역(LDL)은 게이트 전극(GE1)의 양측면에 각각 정렬되게 형성된다. 즉, 평면에서 보았을 때 게이트 전극(GE1)에 인접한 부분의 p형 웰(PW)의 상층부에 p형 웰(PW)의 도전형의 반대 도전형인 n-형 반도체 영역(LDL)이 형성된다. 그 후, 패터닝된 레지스트막(PR7)을 예를 들어 애싱에 의해 제거한다.
다음으로, 도 19에 나타내는 바와 같이 사이드월 스페이서(SW)를 형성한다 (도 6의 스텝(S15)).
이 스텝(S15)에서는 우선 반도체 기판(SB)의 상면(PS) 전체에 사이드월 스페이서를 위한 절연막(IFS)을 형성한다. 절연막(IFS)은 예를 들어 산화 실리콘막, 질화 실리콘막 또는 이들의 적층막 등으로 이루어진다.
다음으로, 절연막(IFS)을 예를 들어 이방성 에칭에 의해 에치백한다. 이와 같이 해서 메모리 형성 영역(MR)에서 게이트 전극(CG)의 양측면에 선택적으로 절연막(IFS)을 남김으로써 게이트 전극(CG)의 양측면 각각에 절연막(IFS)으로 이루어지는 사이드월 스페이서(SW)를 형성한다. 이 때, 사이드월 스페이서(SW)는 게이트 절연막(GIM)의 양측면에도 형성된다.
또한, 저내압 MISFET 형성 영역(LR)에서는 게이트 전극(GE1)의 양측면에 선택적으로 절연막(IFS)을 남김으로써 게이트 전극(GE1)의 양측면 각각에 절연막(IFS)으로 이루어지는 사이드월 스페이서(SW)를 형성한다. 이 때, 사이드월 스페이서(SW)는 게이트 절연막(GI1)의 양측면에도 형성된다.
또한, 파워 트랜지스터 형성 영역(PWR)에서는 게이트 전극(GE2)의 양측면에 선택적으로 절연막(IFS)을 남김으로써 게이트 전극(GE2)의 양측면 각각에 절연막(IFS)으로 이루어지는 사이드월 스페이서(SW)를 형성한다. 이 때, 사이드월 스페이서(SW)는 게이트 절연막(GI2)의 양측면에도 형성된다.
아울러, 저항 소자 형성 영역(RR)에서는 저항체(RB)의 양측면에 선택적으로 절연막(IFS)을 남김으로써 저항체(RB)의 양측면 각각에 절연막(IFS)으로 이루어지는 사이드월 스페이서(SW)를 형성한다. 이 때, 잔사 패턴(LFT)의 측면에도 절연막(IFS)으로 이루어지는 사이드월 스페이서(SW)가 형성된다.
다음으로, 도 20에 나타내는 바와 같이 n+형 반도체 영역(NDM, NDL 및 NDF)을 형성한다 (도 6의 스텝(S16)).
이 스텝(S16)에서는 우선 반도체 기판(SB)의 상면(PS) 상에 레지스트막(PR8)을 도포하고, 도포된 레지스트막(PR8)을 포토리소그래피 기술을 이용해서 패터닝한다. 레지스트막(PR8)은 저항 소자 형성 영역(RR)에서 반도체 기판(SB)의 상면(PS)을 피복하고, 메모리 형성 영역(MR), 저내압 MISFET 형성 영역(LR) 및 파워 트랜지스터 형성 영역(PWR)에서 반도체 기판(SB)의 상면(PS)이 레지스트막(PR8)으로부터 노출되도록 패터닝한다.
다음으로, 패터닝된 레지스트막(PR8)을 마스크로 해서 예를 들어 비소(As) 또는 인(P) 등과 같은 n형 불순물을 반도체 기판(SB)에 이온 주입법으로 도입한다. 이 때, 메모리 형성 영역(MR), 저내압 MISFET 형성 영역(LR) 및 파워 트랜지스터 형성 영역(PWR)에서는 게이트 전극(CG, GE1 및 GE2)과 사이드월 스페이서(SW)를 마스크로 해서 반도체 기판(SB)에 n형 불순물 이온을 주입하게 된다.
이로써, 메모리 형성 영역(MR)에서는 평면에서 보았을 때 사이드월 스페이서(SW)를 끼워서 게이트 전극(CG)의 반대측에 위치하는 부분의 p형 웰(PWM)의 상층부에 n+형 반도체 영역(NDM)이 형성된다. 또한, 저내압 MISFET 형성 영역(LR)에서는 평면에서 보았을 때 사이드월 스페이서(SW)를 끼워서 게이트 전극(GE1)의 반대측에 위치하는 부분의 p형 웰(PWL)의 상층부에 n+형 반도체 영역(NDL)이 형성된다. 또한, 파워 트랜지스터 형성 영역(PWR)에서는 평면에서 보았을 때 사이드월 스페이서(SW)를 끼워서 게이트 전극(GE2)의 반대측에 위치하는 부분의 n형 웰(NW)의 상층부에 n+형 반도체 영역(NDF)이 형성된다. 아울러, 파워 트랜지스터 형성 영역(PWR)에서는 평면에서 보았을 때 사이드월 스페이서(SW)를 끼워서 게이트 전극(GE2)의 반대측에 위치하는 부분의 p형 웰(PW)의 상층부에 n+형 반도체 영역(NDF)이 형성된다.
n+형 반도체 영역(NDM)은 메모리 형성 영역(MR)에서 사이드월 스페이서(SW)에 정렬되게 형성된다. 또한, n+형 반도체 영역(NDL)은 저내압 MISFET 형성 영역(LR)에서 사이드월 스페이서(SW)에 정렬되게 형성되고, n+형 반도체 영역(NDF)은 파워 트랜지스터 형성 영역(PWR)에서 사이드월 스페이서(SW)에 정렬되게 형성된다. n+형 반도체 영역(NDM)의 n형 불순물 농도는 n-형 반도체 영역(LDM)의 n형 불순물 농도보다 높다. n+형 반도체 영역(NDL)의 n형 불순물 농도는 n-형 반도체 영역(LDL)의 n형 불순물 농도보다 높다. 또한, n+형 반도체 영역(NDF)의 n형 불순물 농도는 n형 웰(NW)의 n형 불순물 농도보다 높다.
이로써, 도 20에 나타내는 바와 같이 메모리 형성 영역(MR)에서 p형 웰(PWM)과, 게이트 절연막(GIM)과, 게이트 전극(CG)과, 사이드월 스페이서(SW)와, n-형 반도체 영역(LDM)과, n+형 반도체 영역(NDM)에 의해 MONOS형 트랜지스터(MC)가 형성된다. 또한, MONOS형 트랜지스터(MC)에 의해 비휘발성 메모리로서의 메모리 셀이 형성된다.
한편, 도 20에 나타내는 바와 같이 저내압 MISFET 형성 영역(LR)에서는 p형 웰(PWL)과, 게이트 절연막(GI1)과, 게이트 전극(GE1)과, 사이드월 스페이서(SW)와, n-형 반도체 영역(LDL)과, n+형 반도체 영역(NDL)에 의해 저내압 MISFET(Q1)가 형성된다.
이와 같이, 본 실시형태에서는 MONOS형 트랜지스터(MC)의 n+형 반도체 영역(NDM)과, 저내압 MISFET(Q1)의 n+형 반도체 영역(NDL)과, 파워 트랜지스터(Q2)의 n+형 반도체 영역(NDF)을 동시에 형성한다. 이로써, MONOS형 트랜지스터의 n+형 반도체 영역(NDM)을 별도로 형성하기 위한 추가적인 마스크가 필요없게 된다. 따라서, 본 실시형태에 따르면 MONOS형 트랜지스터를 혼재하는 것으로 인한 추가적인 마스크를 절감할 수 있다.
그 후, 패터닝된 레지스트막(PR8)을 예를 들어 애싱에 의해 제거한다.
다음으로, 도 21에 나타내는 바와 같이 p+형 반도체 영역(PDF)을 형성한다 (도 6의 스텝(S17)).
이 스텝(S17)에서는 우선 반도체 기판(SB)의 상면(PS) 상에 레지스트막(PR9)을 도포하고, 도포된 레지스트막(PR9)을 포토리소그래피 기술을 이용해서 패터닝한다. 레지스트막(PR9)은 저항 소자 형성 영역(RR)에서 반도체 기판(SB)의 상면(PS)을 피복하고, 메모리 형성 영역(MR) 및 저내압 MISFET 형성 영역(LR)에서 반도체 기판(SB)의 상면(PS)이 레지스트막(PR9)으로부터 노출되도록 패터닝한다. 또한, 레지스트막(PR9)은 파워 트랜지스터 형성 영역(PWR) 중p+형 반도체 영역(PDF)을 형성할 영역에서 반도체 기판(SB)의 상면(PS)이 레지스트막(PR9)으로부터 노출되고, p+형 반도체 영역(PDF)을 형성할 영역 이외의 영역에서 반도체 기판(SB)의 상면(PS)을 피복하도록 패터닝한다.
다음으로, 패터닝된 레지스트막(PR9)을 마스크로 해서 예를 들어 붕소(B) 등과 같은 p형 불순물을 반도체 기판(SB)에 이온 주입법으로 도입한다. 이 때, 파워 트랜지스터 형성 영역(PWR)에서는 패터닝된 레지스트막(PR9)을 마스크로 해서 반도체 기판(SB)에 p형 불순물 이온을 주입하게 된다.
이로써, 파워 트랜지스터 형성 영역(PWR)에서는 p형 웰(PW)의 상층부 중 n+형 반도체 영역(NDF)에 인접한 부분에 p+형 반도체 영역(PDF)이 형성된다. 그리고, 파워 트랜지스터 형성 영역(PWR)에서는 n형 웰(NWL)과, n형 웰(NW)과, p형 웰(PW)과, 게이트 절연막(GI2)과, 게이트 전극(GE2)과, 사이드월 스페이서(SW)와, n+형 반도체 영역(NDF)과, p+형 반도체 영역(PDF)에 의해 n채널형 파워 트랜지스터(Q2)가 형성된다. n형 웰(NW)의 상층부에 형성되는 n+형 반도체 영역(NDF)은 파워 트랜지스터(Q2)의 드레인 영역이다. 또한, p형 웰(PW)은 파워 트랜지스터(Q2)의 보디 영역이고, p형 웰(PW)의 상층부에 형성되는 n+형 반도체 영역(NDF)은 파워 트랜지스터(Q2)의 소스 영역이고, p형 웰(PW)의 상층부에 형성되는 p+형 반도체 영역(PDF)은 보디 콘택트 영역이다.
여기서, 도 19 내지 도 21의 이온 주입에 의해 도입된 n형 불순물 및 p형 불순물을 활성화시키기 위해서 1000 내지 1050℃ 정도의 고온에서 열처리를 수행한다. 불순물이 과도하게 확산되어 트랜지스터의 단채널 특성이 열화됨을 방지하기 위해서 고온 유지 시간은 1초 이하의 단시간 동안으로 할 필요가 있다. 이온 주입으로 안한 대미지를 회복시키기 위해 도 19 내지 도 20의 이온 주입 후에 열처리를 수행할 수도 있으나, 1000 내지 1050℃ 정도의 고온에서 수행할 경우에는 고온 유지 시간을 1초 이하의 단시간 동안으로 하고, 고온유지 시간을 10분 내지 1시간으로 할 경우에는 온도를 850 내지 950℃까지 낮출 필요가 있다.
이 때, 예를 들어 n+형 반도체 영역(NDL 및 NDF)을 형성하는 공정은 n형 불순물을 이온 주입하는 공정과, 그 후에 반도체 기판(SB)을 열처리해서 이온 주입된 불순물을 활성화시키는 공정을 포함한다. 또한, 절연막(IFG) (도 13 참조)을 형성하는 공정에서의 열처리 온도는 n+형 반도체 영역(NDL 및 NDF)을 형성하는 공정에서의 열처리 온도보다 높다. 또한, 절연막(IFG) (도 13 참조)을 형성하는 공정에서의 열처리 시간은 n+형 반도체 영역(NDL 및 NDF)을 형성하는 공정에서의 열처리 시간보다 길다.
다음으로, 도 22에 나타내는 바와 같이 깊은 홈 분리 영역(DTI)을 형성한다 (도 6의 스텝(S18)).
이 스텝(S18)에서는 파워 트랜지스터 형성 영역(PWR)을 구획하는 소자 분리 영역(STI)에 p-형 에피택셜층(EP)을 관통해서 n형 매립 영역(NBR)에 이르는 깊은 홈 분리 영역(DTI)을 형성한다.
다음으로, 도 3에 나타내는 바와 같이 층간 절연막(IL1) 및 플래그(PG)를 형성한다 (도 6의 스텝(S19)).
이 스텝(S19)에서는 우선 반도체 기판(SB)의 상면(PS) 전체에 MONOS형 트랜지스터(MC), 저내압 MISFET(Q1), 파워 트랜지스터(Q2) 및 저항체(RB)를 피복하도록 층간 절연막(IL1)을 형성한다. 층간 절연막(IL1)은 예를 들어 산화 실리콘막, 또는 질화 실리콘막과 산화실리콘막의 적층막 등으로 이루어진다. 층간 절연막(IL1)을 예를 들어 CVD법으로 형성한 후, 층간 절연막(IL1)의 상면을 평탄화한다.
이 스텝(S19)에서는 이어서 층간 절연막(IL1)을 관통하는 플래그(PG)를 형성한다. 우선, 포토리소그래피 기술을 이용해서 층간 절연막(IL1) 상에 형성한 레지스트 패턴(미도시)을 에칭 마스크로 해서 층간 절연막(IL1)을 드라이 에칭함으로써 층간 절연막(IL1)에 콘택트 홀(CNT)을 형성한다. 그리고, 콘택트 홀(CNT) 내부에 도전체부로서 예를 들어 텅스텐(W) 등으로 이루어지는 도전성 플래그(PG)를 형성한다.
플래그(PG)를 형성하는 데는 예를 들어 콘택트 홀(CNT) 내부를 포함하는 층간 절연막(IL1) 상에 예를 들어 티타늄(Ti)막, 질화 티타늄(TiN)막 또는 이들의 적층막으로 이루어지는 배리어 도체막을 형성한다. 그리고, 이 배리어 도체막 상에 예를 들어 텅스텐(W)막 등으로 이루어지는 주 도체막을 콘택트 홀(CNT)을 매립하도록 형성하고, 층간 절연막(IL1) 상부의 불필요한 주 도체막 및 배리어 도체막을 CMP법 또는 에치백법 등으로 제거한다. 이로써, 플래그(PG)를 형성할 수 있다. 참고로, 도면의 간략화를 위해 도 3에서는 플래그(PG)를 구성하는 배리어 도체막 및 주 도체막을 일체화해서 나타내고 있다.
콘택트 홀(CNT) 및 그 내부에 매립된 플래그(PG)는 n+형 반도체 영역(NDM, NDL 및 NDF)과 p+형 반도체 영역(PDF)의 상부에 형성되고, 도시를 생략하지만 게이트 전극(CG, GE1 및 GE2)과 저항체(RB)의 상부 등에도 형성된다.
다음으로, 도 3에 나타내는 바와 같이 층간 절연막(IL2) 및 배선(ML1)을 형성한다 (도 6의 스텝(S20)).
이 스텝(S20)에서는 우선 도 3에 나타내는 바와 같이 플래그(PG)가 형성된 층간 절연막(IL1) 상에 예를 들어 산화 실리콘으로 이루어지는 층간 절연막(IL2)을 형성한다. 그리고, 포토리소그래피 기술 및 에칭 기술을 이용해서 층간 절연막(IL2)에 배선홈을 형성한다. 그 후, 배선홈 내부를 포함하는 층간 절연막(IL2) 상에 동(Cu)막을 형성한다. 그 후, 배선홈 내부 이외의 층간 절연막(IL2) 상에 노출된 동막을 예를 들어 CMP법으로 연마해서 제거함으로써 층간 절연막(IL2)에 형성된 배선홈 내부만에 동막을 남긴다. 이로써, 배선(ML1)을 형성할 수 있다. 이와 같이 해서 본 실시형태의 반도체 장치로서의 반도체 칩(CHP)을 형성할 수 있다.
본 실시형태에서는 저항 소자 형성 영역(RR)과, 저내압 MISFET 형성 영역(LR) 및 파워 트랜지스터 형성 영역(PWR) 사이에 일체적으로 막(CF1)을 형성하는 예에 대해 설명했다. 그러나, 막(CF1)은 저항 소자 형성 영역(RR)과, 저내압 MISFET 형성 영역(LR) 및 파워 트랜지스터 형성 영역(PWR) 사이에 일체적으로 형성되지 않아도 된다. 따라서, 저내압 MISFET 형성 영역(LR) 및 파워 트랜지스터 형성 영역(PWR)에서는 저항 소자 형성 영역(RR)에 막(CF1)을 형성하는 공정과 다른 공정에서 막(CF1)에 상당하는 막을 형성할 수도 있다.
단, 저항 소자형성 영역(RR)과, 저내압 MISFET 형성 영역(LR) 및 파워 트랜지스터 형성 영역(PWR) 사이에 막(CF1)을 일체적으로 형성할 경우에는 막(CF1)을 일체적으로 형성하지 않을 경우에 비해 반도체 장치의 제조 공정수를 삭감할 수 있다.
또한, 본 실시형태에서는 동막으로 이루어지는 배선(ML1)을 형성하는 예에 대해 설명했으나, 예를 들어 알루미늄(Al)막으로 이루어지는 배선(ML1)을 형성할 수도 있다.
<저항 소자의 미스매칭 특성>
다음으로, 저항 소자의 미스매칭 특성에 대해 비교예 1 및 비교예 2의 반도체 장치와 비교하면서 설명한다. 여기서, 비교예 1의 반도체 장치의 제조 방법은 불순물 이온(IM2)을 주입하는 공정을 수행하지 않는 점을 제외하고 본 실시형태의 반도체 장치의 제조 방법과 동일하다. 또한, 비교예 2의 반도체 장치는 비휘발성 메모리, 즉 메모리 형성 영역(MR) (도 3 참조)을 가지지 않는 점에서 비교예 1의 반도체 장치 및 실시형태의 반도체 장치 어느 것과도 다르다. 즉, 비교예 2의 반도체 장치는 비휘발성 메모리에 의해 애드온 회로가 구성되어 있지 않다.
도 23은 비교예 1 및 비교예 2의 반도체 장치에서의 저항 소자의 미스매칭 특성을 나타내는 그래프이다. 도 23의 세로축은 병렬로 연결된 N개의 저항 소자들 사이의 저항차의 표준 편차(σ)이다. 도 23의 세로축에 나타내지는 저항차는 저항차(ΔR)를 일정한 저항값(R)으로 규격화해서 백분율로 나타낸 것이다. 한편, 도 23의 가로축은 N개의 저항 소자(R1)들의 총 면적의 평방근의 역수이다. 평면에서 보았을 때의 저항 소자(R1)의 저항체(RB)의 길이 및 폭을 각각 L(μm) 및 W(μm)로 할 때, N개의 저항 소자(R1)들의 총 면적의 평방근의 역수는 1/ (L·W·N) 1/2로 나타내진다. 여기서 병렬로 연결된 N개의 저항 소자(R1)들 사이의 저항차를 미스매칭 특성이라고 칭하고, 도 23과 같은 플롯을 Pelgrom 플롯이라고 칭한다.
도 24는 비교예 1의 MONOS형 트랜지스터 및 저항 소자의 주변을 확대해서 나타내는 단면도이다. 도 25는 본 실시형태의 MONOS형 트랜지스터 및 저항 소자의 주변을 확대해서 나타내는 단면도이다. 또한, 도 24 및 도 25에서는 2점 쇄선으로 둘러싸인 영역(RG1 및 RG2)을 확대해서 나타낸다.
도 23에 나타낸 바와 같이, 비교예 1은 비교예 2에 비해서 저항 소자(R1)의 저항 편차가 크므로 미스매칭 특성이 열화된다. 이는 비교예 1에서는 비교예 2와 달리 비휘발성 메모리 형성 시에 열처리가 추가되므로 저항 소자(R1)의 저항체(RB)에 포함되는 다결정 실리콘으로 이루어지는 막부(CF12)의 결정립이 성장되어 입경이 커지기 때문이라고 생각된다.
비교예 1은 비교예 2에 비해서 반도체 장치의 제조 공정에서의 열처리 최고 온도가 높다. 반도체 장치의 제조 공정에서의 열처리 최고 온도가 높아지면 다결정 실리콘막의 결정립 성장이 촉진된다. 즉, 열처리 온도는 다결정 실리콘막의 결정립 성장에 영향을 미친다.
상술한 바와 같이, 절연막(IFG)을 형성하는 공정에서의 열처리 온도는 n+형 반도체 영역(NDL 및 NDF)을 형성하는 공정에서의 열처리 온도보다 높다. 따라서, 열처리 온도의 관점에서 절연막(IFG)을 형성하는 공정에서의 열처리가 다결정 실리콘막의 결정립 성장에 미칠 영향은 n+형 반도체 영역(NDL 및 NDF), 즉 트랜지스터의 소스 영역 및 드레인 영역을 형성하는 공정에서의 열처리가 다결정 실리콘막의 결정립 성장에 미칠 영향보다 크다.
특히, MONOS형 트랜지스터(MC)의 게이트 절연막용 절연막(IF1), 전하 축적막(EC) 및 절연막(IF2)을 형성할 때에는 예를 들어 1150℃ 정도의 고온에서 2시간 정도의 열처리를 수행하므로 저항 소자(R1)의 저항체(RB)에 포함되는 다결정 실리콘막의 결정립 성장이 촉진된다. 도 24에 나타내는 바와 같이 비교예 1에서는 저항 소자(R1)의 저항체(RB)에 포함되는 막부(CF12)를 구성하는 다결정 실리콘의 결정립(GRN2)의 입경은 저내압 MISFET(Q1)의 게이트 전극(GE1)에 포함되는 도전막(CF11)을 구성하는 다결정 실리콘의 결정립(GRN1)의 입경과 마찬가지로 크다.
한편, 반도체 장치의 제조 공정에서의 열처리 시간이 길어지면 다결정 실리콘막의 결정립 성장이 촉진된다. 즉, 열처리 시간은 다결정 실리콘막의 결정립 성장에 영향을 미친다. 또한, 상술한 바와 같이 절연막(IFG)을 형성하는 공정에서의 열처리 시간은 n+형 반도체 영역(NDL 및 NDF)을 형성하는 공정에서의 열처리 시간보다 길다. 따라서, 열처리 시간의 관점에서도 절연막(IFG)을 형성하는 공정에서의 열처리가 다결정 실리콘막의 결정립 성장에 미칠 영향은 n+형 반도체 영역(NDL 및 NDF), 즉 트랜지스터의 소스 영역 및 드레인 영역을 형성하는 공정에서의 열처리가 다결정 실리콘막의 결정립 성장에 미칠 영향보다 크다.
저항 소자(R1)의 저항체(RB)에 포함되는 다결정 실리콘으로 이루어지는 막부(CF12)의 결정립(GRN2)의 성장이 촉진될 경우에는 병렬로 연결된 N개(N은 복수)의 저항 소자(R1)로 이루어지는 각 세트에 있어서 N개의 저항 소자(R1)들 사이의 저항값의 편차, 소위 저항의 미스매칭 특성의 열화를 방지 또는 억제할 수 없다. 그러므로 반도체 장치의 성능이 저하된다.
혹은, 저항의 미스매칭 특성의 열화를 방지 또는 억제하기 위해서 저항체(RB)의 길이(L) 및 폭(W)을 크게 하는 것도 생각된다. 그러나, 저항체(RB)의 길이(L) 및 폭(W)을 크게 할 경우에는 반도체 장치를 용이하게 소형화 또는 집적화할 수 없게 된다.
한편, 본 실시형태에서는 절연막(IFG)을 형성하기 전에 막(CF1)에 불순물 이온(IM2)을 주입하는 공정을 수행한다. 불순물(IM21)이 주입된 막(CF1)으로 이루어지는 막부(CF12)는 불순물(IM21)이 주입되지 않는 막(CF1), 예를 들어 도전막(CF11)에 비해서 결정립 성장이 억제된다. 그러므로, 병렬로 연결된 N개(N은 복수)의 저항 소자(R1)로 이루어지는 각 세트에 있어서 N개의 저항 소자(R1)들 사이의 저항값의 편차를 방지 또는 억제할 수 있어, 소위 저항의 미스매칭 특성의 열화를 방지 또는 억제할 수 있으므로 반도체 장치의 성능을 향상시킬 수 있다.
도 25에 나타내는 바와 같이, 본 실시형태에서는 저항 소자(R1)의 저항체(RB)에 포함되는 막부(CF12)를 구성하는 다결정 실리콘의 결정립(GRN2)의 입경은 저내압 MISFET(Q1)의 게이트 전극(GE1)에 포함되는 도전막(CF11)을 구성하는 다결정 실리콘의 결정립(GRN1)의 입경보다 작다.
불순물 이온(IM2)은 다결정 실리콘막에 도전성을 부여하기 위해서 이온 주입하는 불순물, 즉 인(P) 또는 비소(As)로 이루어지는 n형 불순물, 혹은 붕소(B)로 이루어지는 p형 불순물과 다르다. 상술한 바와 같이, 결정립 성장을 억제하기 위한 불순물로서는 제14족 원소, 질소(N) 및 제18족 원소로 이루어지는 군으로부터 선택된 적어도 하나의 원소를 사용할 수 있다.
상술한 바와 같이, 절연막(IFG)을 형성하는 공정에서의 열처리 온도는 n+형 반도체 영역(NDL)을 형성하는 공정에서의 열처리 온도보다 높다. 또한, 절연막(IFG)을 형성하는 공정에서의 열처리 시간은 n+형 반도체 영역(NDL 및 NDF)을 형성하는 공정에서의 열처리 시간보다 길다. 그러므로, 본 실시형태의 반도체 장치의 제조 방법, 즉 MONOS형 트랜지스터(MC)를 가지는 반도체 장치의 제조 방법에 있어서 다결정 실리콘의 결정립 성장을 억제하는 효과는 MONOS형 트랜지스터(MC)를 포함하지 않는 반도체 장치의 제조 방법에 있어서 다결정 실리콘의 결정립 성장을 억제하는 효과에 비해서 크다.
또한, 본 실시형태의 경우에는 저항의 미스매칭 특성의 열화를 방지 또는 억제하기 위해서 저항 소자(R1)의 저항체(RB)의 길이(L) 및 폭(W)을 크게 하지 않아도 좋다. 그러므로, 저항 소자(R1)의 길이(L) 및 폭(W)을 크게 한 경우에는 반도체 장치를 용이하게 소형화 또는 집적화할 수 있게 된다.
<저내압 MISFET의 게이트 전극과 동일한 층에 형성된 저항체>
다음으로, 저항 소자(R1)의 저항체가 저내압 MISFET(Q1)의 게이트 전극(GE1)과 동일한 층에 형성되는 이점에 대해 비교예 3의 반도체 장치와 비교하면서 설명한다. 비교예 3의 반도체 장치는 저항 소자 형성 영역(RR)에 형성된 저항 소자(R101)의 저항체(RB100)가 저내압 MISFET 형성 영역(LR)에 형성된 게이트 전극(GE1)과 동일한 층에 형성되지 않으며, 메모리 형성 영역(MR)에 형성된 게이트 전극(CG)과 동일한 층에 형성되는 점에서 본 실시형태의 반도체 장치와 다르다.
도 26은 비교예 3의 반도체 장치의 주요부 평면도이다. 도 27은 실시형태의 반도체 장치의 주요부 평면도이다. 여기서, 도 27의 A-A선, B-B선 및 C-C선을 따른 단면도는 각각 도 3의 메모리 형성 영역(MR), 저내압 MISFET 형성 영역(LR) 및 저항 소자 형성 영역(RR)의 단면도에 상당한다. 또한, 도 26 및 도 27에서는 잔사 패턴(LFT) 중 잔사부(LFT2 및 LFT3)와 소자 분리 영역(STI) (도 3 참조)의 도시를 생략한다. 또한, 도 26에서는 본 실시형태의 저항체(RB)를 2점 쇄선으로 나타내고, 도 27에서는 비교예 3의 저항체(RB100) 및 잔사부(LFT101)를 2점 쇄선으로 나타낸다.
도 26 및 도 27에 나타내는 바와 같이, 비교예 3의 반도체 장치 및 본 실시형태의 반도체 장치는 모두 메모리 형성 영역(MR)을 둘러싸도록 경계 영역(BR)이 설치되며, 경계 영역(BR)에 잔사부(LFT1)가 형성되어 있다. 즉, 잔사부(LFT1)는 MONOS형 트랜지스터(MC)를 둘러싸도록 형성되어 있다. 이는 메모리 형성 영역(MR)의 내부에 형성된 게이트 전극(CG)에 포함되는 도전막(CF2)을 형성하는 공정이 메모리 형성 영역(MR)의 외부에 형성된 예를 들어 게이트 전극(GE1)에 포함되는 도전막(CF11)을 형성하는 공정 후에 수행되기 때문이다(MONOS-LAST).
상술한 도 7 내지 도 22를 사용해서 설명한 바와 같이, MONOS-LAST라고 불리는 제조 방법에서는 주 회로 형성 영역(AR)에서 저내압 MISFET(Q1) 및 파워 트랜지스터(Q2) 등의 웰과 게이트 전극용 도전막을 형성한 후, 메모리 형성 영역(MR)에서 MONOS형 트랜지스터(MC)의 웰과 게이트 절연막용 절연막을 형성한다. 이로써, 주 회로 형성 영역(AR)에서 웰 또는 게이트 전극용 도전막을 형성할 때 MONOS형 트랜지스터(MC)에 대해서 과잉한 열 부하가 인가됨을 억제할 수 있다. 한편, 비교예 3의 반도체 장치에서는 본 실시형태와 달리 저항 소자 형성 영역(RR)을 둘러싸도록 경계 영역(BR100)이 설치되며, 경계 영역(BR100)에 잔사부(LFT101)가 형성된다. 즉, 잔사부(LFT101)는 저항 소자(R101)의 저항체(RB100)를 둘러싸도록 형성된다.
이는, 비교예 3의 경우 본 실시형태와 달리 저항 소자(R101)의 저항체(RB100)에 포함되는 다결정 실리콘으로 이루어지는 막부(CF112)가 MONOS형 트랜지스터(MC)의 게이트 전극(CG)에 포함되는 도전막(CF2)과 동일한 층에 형성되기 때문이다. 즉, 비교예 3에서는 저항 소자 형성 영역(RR)의 내부에 형성된 저항 소자(R101)의 저항체(RB100)에 포함되는 막부(CF112)를 형성하는 공정이 저항 소자 형성 영역(RR)의 외부에 형성된 예를 들어 저내압 MISFET(Q1)의 게이트 전극(GE1)에 포함되는 도전막(CF11)을 형성하는 공정 후에 수행되기 때문이다.
비교예 3의 반도체 장치에서는 저항 소자(R101)를 둘러싸도록 잔사부(LFT101)를 형성하므로 저항 소자(R101)의 주위에 잔사부(LFT101)가 배치될 만큼 면적이 증가된다. 그러므로, 비교예 3의 반도체 장치를 용이하게 소형화 또는 집적화할 수 없다.
한편, 도 27에 나타내는 바와 같이 본 실시형태의 반도체 장치에서는 저항체(RB)가 저내압 MISFET(Q1)의 게이트 전극(GE1)과 동일한 층에 형성되므로 비교예 3의 반도체 장치와 달리 저항 소자(R1)의 주위에 잔사부가 형성되지 않는다. 그러므로, 본 실시형태의 반도체 장치는 비교예 3의 반도체 장치에 비해서 저항 소자(R1)의 주위에 잔사부가 배치되지 않을 맡큼 면적의 증가를 방지할 수 있다. 따라서, MONOS-LAST라고 불리는 제조 방법을 사용해서 MONOS형 트랜지스터에 대한 과잉한 열 부하의 인가를 억제하면서 본 실시형태의 반도체 장치를 용이하게 소형화 또는 집적화할 수 있다.
또한, 도 27에서는 도시를 생략했으나 저항체(RB)가 파워 트랜지스터(Q2)의 게이트 전극(GE2)과 동일한 층에 형성되는 이점도 또한 저항체(RB)가 저내압 MISFET(Q1)의 게이트 전극(GE1)과 동일한 층에 형성되는 이점과 동일하다.
이상으로, 본 발명자에 의해서 이루어진 발명을 실시형태에 기초하여 구체적으로 설명했으나 본 발명은 상기 실시형태에 한정되는 것은 아니고 그 요지로부터 벗어나지 않는 범위에서 다양하게 변경이 가능한 것은 말할 나위도 없다.
4 : 아날로그 회로
5 : 비휘발성 메모리
6 : I/O 회로
7 : 로직 회로
8 : 드라이버 회로
10 : 메모리 어레이
11 : 직접 주변 회로부
12 : 간접 주변 회로부
AR : 주 회로 형성 영역
BR : 경계 영역
BS : 하면
CF1 : 막
CF11, CF2 : 도전막
CF12 : 막부
CG : 게이트 전극
CHP 반도체 칩
CNT : 콘택트 홀
CT1 내지 CT8 : 셀 트랜지스터
DL1 내지 DL4 : 데이터선
DTI : 깊은 홈 분리 영역
EC : 전하 축적 막
EP : p-형 에피택셜층
GE1, GE2 : 게이트 전극
GI1, GI2, GIM : 게이트 절연막
GRN1, GRN2 : 결정립
IF1, IF2, IFG, IFL, IFS : 절연막
IL1, IL2 : 층간 절연막
IM1, IM2, IM3, IM4 : 불순물 이온
IM11, IM21, IM31, IM41 : 불순물
LDL, LDM : n-형 반도체 영역
LFT : 잔사 패턴
LFT1, LFT2, LFT3 : 잔사부
LR : 저내압 MISFET 형성 영역
MC : MONOS형 트랜지스터
ML1 : 배선
MR : 메모리 형성 영역
MS : 중간면
NBR : n형매립 영역
NDF, NDL, NDM : n+형 반도체 영역
NW, NWL : n형 웰
OIF : 오프셋 절연막
PDF : p+형 반도체 영역
PG : 플래그
PR1 내지 PR9 : 레지스트막
PS : 상면
PW, PWL, PWM : p형 웰
PWR : 파워 트랜지스터 형성 영역
Q1 : 저내압 MISFET
Q2 : 파워 트랜지스터
R1 : 저항 소자
RB : 저항체
RG1, RG2 : 영역
RR : 저항 소자 형성 영역
SB : 반도체 기판
SL1 내지 SL4 : 소스선
STI : 소자 분리 영역
SW : 사이드월 스페이서
TS : 상면
VMG : p형 반도체 영역
WE1, WE2 : 웰
WL1, WL2 : 워드선

Claims (14)

  1. (a) 반도체 기판을 마련하는 공정,
    (b) 상기 반도체 기판의 주면의 제1 영역에서 상기 반도체 기판의 상기 주면에 제1 절연막을 형성하는 공정,
    (c) 상기 반도체 기판의 상기 주면의 제2 영역에서 상기 반도체 기판의 상기 주면에 제2 절연막을 형성하는 공정,
    (d) 상기 제1 절연막 및 상기 제2 절연막 상에 실리콘으로 이루어지는 제1 막을 형성하는 공정,
    (e) 상기 제2 절연막 상에 형성된 부분의 상기 제1 막에 제1 도전형의 제1 불순물을 이온 주입해서 상기 제1 불순물이 이온 주입된 부분의 상기 제1 막으로 이루어지는 제1 도전막을 형성하는 공정,
    (f) 상기 제1 절연막 상에 형성된 부분의 상기 제1 막에 제2 불순물을 이온 주입해서 상기 제2 불순물이 이온 주입된 부분의 상기 제1 막으로 이루어지는 제1 막부를 형성하는 공정,
    (g) 상기 (f) 공정 후, 상기 반도체 기판의 상기 주면의 제3 영역에서 상기 반도체 기판의 상기 주면에 내부에 전하 축적부를 가지는 제3 절연막을 형성하는 공정,
    (h) 상기 제3 절연막 상에 제2 도전막을 형성하는 공정,
    (i) 상기 제2 도전막을 패터닝해서 상기 제2 도전막으로 이루어지는 제1 게이트 전극을 형성하고, 상기 제1 게이트 전극과 상기 반도체 기판 사이의 부분의 상기 제3 절연막으로 이루어지는 제1 게이트 절연막을 형성하는 공정,
    (j) 상기 제1 막부를 패터닝해서 상기 제1 막부로 이루어지는 저항체를 형성하는 공정,
    (k) 상기 제1 도전막을 패터닝해서 상기 제1 도전막으로 이루어지는 제2 게이트 전극을 형성하고, 상기 제2 게이트 전극과 상기 반도체 기판 사이의 부분의 상기 제2 절연막으로 이루어지는 제2 게이트 절연막을 형성하는 공정
    을 가지는 반도체 장치의 제조 방법으로서,
    상기 (a) 공정에서는 상기 제2 영역에서 상기 반도체 기판의 상기 주면측에 형성된 제2 도전형의 제1 반도체 영역을 가지는 상기 반도체 기판을 마련하고,
    상기 반도체 장치의 제조 방법은 게다가,
    (l) 평면에서 보았을 때 상기 제2 게이트 전극에 인접한 부분의 상기 제1 반도체 영역의 상층부에 상기 제2 도전형의 반대인 제3 도전형의 제2 반도체 영역을 형성하는 공정
    을 가지며,
    상기 (g) 공정은
    (g1) 상기 제3 영역에서 상기 반도체 기판의 상기 주면에 상기 제3 절연막을 퇴적하는 공정,
    (g2) 상기 반도체 기판을 열처리하는 공정
    을 포함하고,
    상기 (l) 공정은
    (l1) 평면에서 보았을 때 상기 제2 게이트 전극에 인접한 부분의 상기 제1 반도체 영역의 상층부에 상기 제3 도전형의 제3 불순물을 이온 주입하는 공정,
    (l2) 상기 (l1) 공정 후, 상기 반도체 기판을 열처리하는 공정
    을 포함하며,
    상기 제2 불순물은 제14족 원소 및 제18족 원소로 이루어지는 군으로부터 선택된 적어도 하나의 원소로 이루어지고,
    상기 (g2) 공정에서의 열처리 온도는 상기 (l2) 공정에서의 열처리 온도보다 높은 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 (g2) 공정에서의 열처리 시간은 상기 (l2) 공정에서의 열처리 시간보다 긴 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 (d) 공정에서는 상기 제3 영역에서 상기 반도체 기판 상에 상기 제1 막을 형성하며,
    상기 (g) 공정에서는 상기 제1 막부 및 상기 제1 도전막 상에 상기 제3 절연막을 형성하고,
    상기 반도체 장치의 제조 방법은 게다가,
    (m) 상기 (f) 공정 후, 상기 (g) 공정 전에 상기 제3 영역에서 상기 제1 막을 제거하며, 상기 제1 영역에서 상기 제1 막부를 남기고, 상기 제2 영역에서 상기 제1 도전막을 남기는 공정
    을 가지는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 (f) 공정에서 형성된 상기 제1 막부의 두께 방향을 따른 상기 제2 불순물의 농도 분포는 상기 제1 막부의 상면과 상기 제1 막부의 하면 사이에 피크를 가지고,
    상기 피크는 상기 제1 막부의 상기 상면과 상기 제1 막부의 상기 하면의 중간보다 상기 제1 막부의 상기 하면측에 배치되는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    (n) 상기 (f) 공정 후, 상기 (g) 공정 전에 상기 제1 막부에 제4 도전형의 제4 불순물을 이온 주입하는 공정
    을 가지는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 제2 불순물은 탄소, 실리콘, 게르마늄 및 아르곤으로 이루어지는 군으로부터 선택된 적어도 하나의 원소로 이루어지는 반도체 장치의 제조 방법.
  7. 제3항에 있어서,
    상기 (g) 공정에서는 상기 제1 도전막의 표면에 상기 제3 절연막을 형성하며,
    상기 (i) 공정에서는 상기 제3 영역에서 상기 제1 게이트 전극을 형성하고,
    상기 (i) 공정에서는 상기 제2 도전막을 에치백함으로써 상기 제1 도전막의 측면에 상기 제3 절연막을 개재해서 상기 제2 도전막을 남겨 측벽부를 형성하며, 상기 제1 도전막의 상면에 상기 제3 절연막을 개재해서 형성된 부분의 상기 제2 도전막을 제거하고, 상기 제1 막부 상에 상기 제3 절연막을 개재해서 형성된 부분의 상기 제2 도전막을 제거하며,
    상기 반도체 장치의 제조 방법은 게다가,
    (o) 상기 (i) 공정 후, 상기 (j) 공정 및 상기 (k) 공정 중 어느 하나보다 전에 상기 제2 도전막으로부터 노출된 부분의 상기 제3 절연막을 제거하는 공정
    을 가지는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    (p) 상기 (g) 공정 전에 상기 제3 영역에서 상기 반도체 기판의 상기 주면측에 제5 도전형의 제2 반도체 영역을 형성하는 공정,
    (q) 평면에서 보았을 때 상기 제1 게이트 전극에 인접한 부분의 상기 제2 반도체 영역의 상층부에 상기 제5 도전형의 반대인 제6 도전형의 제3 반도체 영역을 형성하는 공정
    을 가지는 반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 제3 절연막은 제1 산화 실리콘막과, 상기 제1 산화 실리콘막 상의 질화 실리콘막과, 상기 질화 실리콘막 상의 제2 산화 실리콘막을 포함하고,
    상기 (g1) 공정은
    (g3) 상기 제3 영역에서 상기 반도체 기판의 상기 주면에 상기 제1 산화 실리콘막을 퇴적하는 공정,
    (g4) 상기 제1 산화 실리콘막 상에 상기 질화 실리콘막을 퇴적하는 공정,
    (g5) 상기 질화 실리콘막 상에 상기 제2 산화 실리콘막을 퇴적하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  10. 제1항에 있어서,
    상기 반도체 장치는 저항 소자, 트랜지스터 및 비휘발성 메모리를 가지며,
    상기 저항 소자는 상기 저항체에 의해 형성되고,
    상기 트랜지스터는 상기 제2 게이트 전극 및 상기 제2 게이트 절연막에 의해 형성되며,
    상기 비휘발성 메모리는 상기 제1 게이트 전극 및 상기 제1 게이트 절연막에 의해 형성되는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 트랜지스터는 LDMOSFET인 반도체 장치의 제조 방법.
  12. (a) 반도체 기판을 마련하는 공정,
    (b) 상기 반도체 기판의 주면의 제1 영역에서 상기 반도체 기판의 상기 주면에 제1 절연막을 형성하는 공정,
    (c) 상기 반도체 기판의 상기 주면의 제2 영역에서 상기 반도체 기판의 상기 주면에 제2 절연막을 형성하는 공정,
    (f) 상기 제1 절연막 상에 실리콘으로 이루어지는 제1 막을 형성한 후, 상기 제1 막에 제2 불순물을 이온 주입하여 상기 제2 불순물이 이온주입된 부분의 상기 제1 막으로 이루어지는 제1 막부를 형성하는 공정,
    (g) 상기 (f) 공정 후, 상기 반도체 기판의 상기 주면의 제3 영역에서 상기 반도체 기판의 상기 주면에 내부에 전하 축적부를 가지는 제3 절연막을 형성하는 공정,
    (h) 상기 제3 절연막 상에 제2 도전막을 형성하는 공정,
    (i) 상기 제2 도전막을 패터닝하여 상기 제2 도전막으로 이루어지는 제1 게이트 전극을 형성하고, 상기 제1 게이트 전극과 상기 반도체 기판 사이의 부분의 상기 제3 절연막으로 이루어지는 제1 게이트 절연막을 형성하는 공정,
    (j) 상기 제1 막부를 패터닝하여 상기 제1 막부로 이루어지는 저항체를 형성하는 공정
    을 가지는 반도체 장치의 제조 방법으로서,
    상기 (g) 공정은
    (g1) 상기 제3 영역에서 상기 반도체 기판의 상기 주면에 상기 제3 절연막을 퇴적하는 공정,
    (g2) 상기 반도체 기판을 열처리하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 제2 불순물은 제14족 원소 및 제18족 원소로 이루어지는 군으로부터 선택된 적어도 하나의 원소로 이루어지는 반도체 장치의 제조 방법.
  14. 제12항에 있어서,
    상기 제2 불순물은 탄소, 실리콘, 게르마늄 및 아르곤으로 이루어지는 군으로부터 선택된 적어도 하나의 원소로 이루어지는 반도체 장치의 제조 방법.
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