CN106469733A - 半导体装置的制造方法 - Google Patents

半导体装置的制造方法 Download PDF

Info

Publication number
CN106469733A
CN106469733A CN201610675875.0A CN201610675875A CN106469733A CN 106469733 A CN106469733 A CN 106469733A CN 201610675875 A CN201610675875 A CN 201610675875A CN 106469733 A CN106469733 A CN 106469733A
Authority
CN
China
Prior art keywords
film
semiconductor substrate
dielectric film
forming region
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610675875.0A
Other languages
English (en)
Other versions
CN106469733B (zh
Inventor
山本有纪
山下朋弘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN106469733A publication Critical patent/CN106469733A/zh
Application granted granted Critical
Publication of CN106469733B publication Critical patent/CN106469733B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供一种能够提高半导体装置的性能的半导体装置的制造方法。在电阻元件形成区域(RR)中，在半导体基板(SB)上形成由硅构成的膜(CF1)，向膜(CF1)离子注入由从第14族元素及第18族元素所构成的组中选择出的至少一种元素形成的杂质，形成由离子注入了杂质的部分的膜(CF1)构成的膜部(CF12)。接下来，在存储器形成区域(MR)中，在半导体基板(SB)上形成内部具有电荷蓄积部的绝缘膜(IFG)，在绝缘膜(IFG)上形成导电膜(CF2)。

Description

半导体装置的制造方法
技术领域
本发明涉及半导体装置的制造技术，例如涉及在应用于如下的半导体装置的制造技术时有效的技术，该半导体装置混载作为向包含电场效应晶体管的主电路附加的添加电路的非易失性存储器。
背景技术
在形成有包含作为电场效应晶体管的MISFET(Metal Insulator SemiconductorField Effect Transistor)的主电路的半导体装置中，存在与实现半导体装置的主功能的主电路另行地形成向主电路附加的附加电路(添加电路)的情况。例如，作为附加电路的一例，可举出存储修整信息的存储器等。
作为这样的存储修整信息的存储器，正在使用适合与主电路包含的电场效应晶体管混载的浮游栅极构造的非易失性存储器(NV存储器)。而且，作为能够缩小存储器单元的尺寸的非易失性存储器，正在研究使用具有MONOS(Metal Oxide Nitride OxideSemiconductor)构造的非易失性存储器。
在日本特开2007-281091号公报(专利文献1)中公开了如下的技术：在半导体基板的主面上具备多个非易失性存储器的半导体装置中，在半导体基板的主面上堆积了例如由多晶硅构成的导体膜之后，通过对导体膜进行蚀刻来形成栅极电极及电阻体。
在日本特开平11-297848号公报(专利文献2)中公开了如下的技术：在半导体装置的制造方法中，利用半导体基板表面的一次成膜工序一并形成多个种类的晶体管的栅极绝缘膜，在该栅极绝缘膜上，根据晶体管的种类改变颗粒尺寸来形成多晶栅极电极层。
在先技术文献
专利文献
专利文献1：日本特开2007-281091号公报
专利文献2：日本特开平11-297848号公报
发明内容
发明要解决的课题
在存储器形成区域形成这样的作为添加电路的非易失性存储器的情况下，在主电路形成区域中形成了功率晶体管等的阱及栅极电极之后，在存储器形成区域中形成MONOS构造的非易失性存储器的栅极电极。由此，在主电路形成区域中形成阱或栅极电极时，能够抑制对非易失性存储器施加过剩的热负荷。
另一方面，在主电路形成区域中形成功率晶体管等的阱及栅极电极时，存在形成电阻元件的电阻体用的多晶硅膜的情况。在这样的情况下，通过之后实施在存储器形成区域中形成具有MONOS构造的非易失性存储器时的热处理，会促进电阻元件的电阻体包含的多晶硅膜的晶粒的生长。并且，在促进了晶粒的生长的情况下，在由并联连接的多个电阻元件构成的各组中，无法防止或抑制多个电阻元件间的电阻差不均，也就是所谓的电阻的失配特性劣化，从而半导体装置的性能下降。
其他的课题和新颖的特征将会通过本说明书的记述及附图而变得明了。
用于解决课题的方案
根据一实施方式，在半导体装置的制造方法中，在电阻元件形成区域中，在半导体基板上形成由硅构成的膜，向该膜离子注入由从第14族元素及第18族元素所构成的组中选择出的至少一种元素形成的杂质，形成由离子注入了该杂质的部分的膜构成的膜部。接下来，在存储器形成区域中，在半导体基板上形成内部具有电荷蓄积部的MONOS型晶体管的栅极绝缘膜用的绝缘膜，在该绝缘膜上形成MONOS型晶体管的栅极电极用的导电膜。
发明效果
根据一实施方式，能够提高半导体装置的性能。
附图说明
图1是表示实施方式中的半导体芯片的布局构成例的图。
图2是表示非易失性存储器的电路框结构的一例的图。
图3是实施方式的半导体装置的主要部分剖视图。
图4是表示非易失性存储器的存储器阵列构造和动作条件的一例的说明图。
图5是表示实施方式的半导体装置的制造工序的一部分的工艺流程图。
图6是表示实施方式的半导体装置的制造工序的一部分的工艺流程图。
图7是实施方式的半导体装置的制造工序中的主要部分剖视图。
图8是实施方式的半导体装置的制造工序中的主要部分剖视图。
图9是实施方式的半导体装置的制造工序中的主要部分剖视图。
图10是实施方式的半导体装置的制造工序中的主要部分剖视图。
图11是实施方式的半导体装置的制造工序中的主要部分剖视图。
图12是实施方式的半导体装置的制造工序中的主要部分剖视图。
图13是实施方式的半导体装置的制造工序中的主要部分剖视图。
图14是实施方式的半导体装置的制造工序中的主要部分剖视图。
图15是实施方式的半导体装置的制造工序中的主要部分剖视图。
图16是实施方式的半导体装置的制造工序中的主要部分剖视图。
图17是实施方式的半导体装置的制造工序中的主要部分剖视图。
图18是实施方式的半导体装置的制造工序中的主要部分剖视图。
图19是实施方式的半导体装置的制造工序中的主要部分剖视图。
图20是实施方式的半导体装置的制造工序中的主要部分剖视图。
图21是实施方式的半导体装置的制造工序中的主要部分剖视图。
图22是实施方式的半导体装置的制造工序中的主要部分剖视图。
图23是表示比较例1及比较例2的半导体装置中的电阻元件的失配特性的坐标图。
图24是将比较例1中的MONOS型晶体管及电阻元件的周边放大表示的剖视图。
图25是将实施方式中的MONOS型晶体管及电阻元件的周边放大表示的剖视图。
图26是比较例3的半导体装置的主要部分俯视图。
图27是实施方式的半导体装置的主要部分俯视图。
标号说明
4：模拟电路
5：非易失性存储器
6：I/O电路
7：逻辑电路
8：驱动器电路
10：存储器阵列
11：直接周边电路部
12：间接周边电路部
AR：主电路形成区域
BR：交界区域
BS：下表面
CF1：膜
CF11、CF2：导电膜
CF12：膜部
CG：栅极电极
CHP：半导体芯片
CNT：接触空穴
CT1～CT8：单元晶体管
DL1～DL4：数据线
DTI：深槽分离区域
EC：电荷蓄积膜
EP：p-型外延层
GE1、GE2：栅极电极
GI1、GI2、GIM：栅极绝缘膜
GRN1、GRN2：晶粒
IF1、IF2、IFG、IFL、IFS：绝缘膜IL1、IL2：层间绝缘膜
IM1、IM2、IM3、IM4：杂质离子
IM11、IM21、IM31、IM41：杂质
LDL、LDM：n-型半导体区域
LFT：残渣图案
LFT1、LFT2、LFT3：残渣部
LR：低耐压MISFET形成区域
MC：MONOS型晶体管
ML1：配线
MR：存储器形成区域
MS：中间面
NBR：n型埋入区域
NDF、NDL、NDM：n+型半导体区域
NW、NWL：n型阱
OIF：偏置绝缘膜
PDF：p+型半导体区域
PG：插塞
PR1～PR9：抗蚀膜
PS：上表面
PW、PWL、PWM：p型阱
PWR：功率晶体管形成区域
Q1：低耐压MISFET
Q2：功率晶体管
R1：电阻元件
RB：电阻体
RG1、RG2：区域
RR：电阻元件形成区域
SB：半导体基板
SL1～SL4：源极线
STI：元件分离区域
SW：侧壁间隔件
TS：上表面
VMG：p型半导体区域
WE1、WE2：阱
WL1、WL2：字线
具体实施方式
在以下的实施方式中，为了简便起见，在必要时，分割成多个部分或实施方式进行说明，但是除了特别明确说明的情况之外，这些部分或实施方式并非相互没有关系，一方是另一方的一部分或全部的变形例、详情、补充说明等。
而且，在以下的实施方式中，在提及要素的数目等(包括个数、数值、量、范围等)的情况下，除了特别明确说明的情况以及在原理上明确地限定为特定的数目的情况等之外，并不限定为该特定的数目，可以是特定的数目以上或以下。
此外，在以下的实施方式中，除了特别明确说明的情况以及在原理上明显认为必需的情况等之外，其构成要素(也包括要素步骤等)当然不一定是必需的。
同样，在以下的实施方式中，在提及构成要素等的形状、位置关系等时，除了特别明确说明的情况以及在原理上明显认为并非如此的情况等之外，也包括实质上接近或类似于该形状等的情况等。这一点关于上述数值及范围也是同样。
而且，在用于说明实施方式的所有附图中，对于同一构件原则上标注同一标号，省略重复的说明。需要说明的是，为了便于理解，即使是俯视图，有时也会标注剖面线。
(实施方式)
本实施方式中的技术思想是与如下的半导体装置相关的技术思想，该半导体装置在同一半导体芯片中包含实现半导体芯片的主功能的主电路和向主电路附加的被称为添加电路的附加电路，其中，添加电路由MONOS型的能够改写的非易失性存储器构成。
例如，若以SOC(System On Chip)为例，则作为主电路，可以举出以下电路。即，作为主电路，可举出DRAM(Dynamic Random Access Memory)或SRAM(Static Random AccessMemory)等的存储器电路，CPU(Central Processing Unit)或MPU(Micro ProcessingUnit)等的逻辑电路，或者这些存储器电路及逻辑电路的混杂电路等。
另一方面，作为添加电路，可以举出与主电路相关的存储比较小容量的信息的存储电路、电路的救济所使用的电子熔断器等。例如，作为比较小容量的信息，可以举出半导体芯片内的修整时所使用的元件的配置地址信息、在存储器电路的救济时所使用的存储器单元的配置地址信息、半导体装置的制造编号等。
<半导体芯片的布局结构例>
在以下所示的本实施方式中，以形成有实现主功能的系统的半导体芯片为例进行说明。本实施方式中的半导体芯片包括：以相对低的电压进行驱动的低耐压MISFET；大电力用途的功率晶体管，是为了能够进行高电压驱动而以相对高的电压进行驱动的高耐压MISFET；电阻元件；以及能够改写的非易失性存储器单元。
在MISFET中，耐压是指在构成MISFET的源极区域与半导体基板(阱)或者漏极区域与半导体基板(阱)的交界产生的pn结耐压、栅极绝缘膜的绝缘耐压。此时，在本实施方式中，在半导体基板形成有是耐压相对高的高耐压MISFET的功率晶体管和耐压相对低的低耐压MISFET。
图1是表示实施方式中的半导体芯片的布局结构例的图。在图1中，半导体芯片CHP具有模拟电路4、非易失性存储器5、I/O(Input/Output)电路6、逻辑电路7以及驱动器电路8。
模拟电路4是对时间上连续变化的电压或电流的信号即模拟信号进行处理的电路，例如由放大电路、转换电路、调制电路、振荡电路或电源电路等构成。这些模拟电路4在形成于半导体芯片CHP的元件之中，使用相对高耐压的功率晶体管。
在本实施方式中，作为高耐压MISFET即功率晶体管，对形成有横向扩散MOSFET(Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor：LDMOSFET)的例子进行说明。因此，如使用后述的图3所说明那样，在本实施方式中，半导体芯片CHP是形成有作为功率晶体管的BiC-DMOS(Bipolar Complementary Double-diffusedMetal Oxide Semiconductor)的半导体芯片CHP。
非易失性存储器5是写入动作及擦除动作都能够进行电改写的非易失性存储器的一种，也被称为能够电擦除的可编程读出专用存储器。在本实施方式中，该非易失性存储器5由MONOS型晶体管构成。在MONOS型晶体管的写入动作及擦除动作中，利用例如FowlerNordheim(FN)型隧道现象。需要说明的是，也可以使用热电子、热空穴进行写入动作、擦除动作。
在非易失性存储器5的写入动作时等，会向MONOS型晶体管施加高的电位差(12V左右)，因此，作为MONOS型晶体管，需要相对高耐压的晶体管。
I/O电路6是输入输出电路，是用于进行从半导体芯片CHP内向与半导体芯片CHP的外部连接的设备的数据输出、从与半导体芯片CHP的外部连接的设备向半导体芯片CHP内的数据输入的电路。该I/O电路6由相对高耐压的MISFET构成。
逻辑电路7例如由n沟道型的低耐压MISFET和p沟道型的低耐压MISFET构成。
驱动器电路8例如由n沟道型的功率晶体管和p沟道型的功率晶体管构成。
在此，由模拟电路4、逻辑电路7以及驱动器电路8构成了主电路，并由非易失性存储器5构成了添加电路。即，在本实施方式中的半导体芯片CHP中形成有实现主功能的主电路和向主电路附加的添加电路。并且，在本实施方式中，在该添加电路中应用MONOS型晶体管。
在本实施方式中，添加电路由晶片完成后的电压调整等所使用的电子熔断器构成，该电子熔断器由作为能够改写的非易失性存储器的MONOS型晶体管构成，由此，实现了在晶片状态、封装状态下能够多次调整的MTP(Multi Time Program)型的电子熔断器。
而且，例如，作为存储修整信息的存储器，正在使用适合与主电路包含的电场效应晶体管混载的浮游栅极构造的非易失性存储器(NV存储器)，但是存储器单元的尺寸变大。关于这一点，通过取代浮游栅极构造的非易失性存储器(NV存储器)而应用MONOS型晶体管，可以得到能够缩小存储器单元的尺寸的优点。此外，在MONOS型晶体管中，由于数据的改写使用FN隧道电流，因此能够进行低电流下的数据的改写而实现低功耗化。
本实施方式的半导体装置，在包含主电路和添加电路的半导体装置中实现应用了MONOS型晶体管作为添加电路的半导体装置时，在半导体装置的制造技术上具有特征。即，在本实施方式的半导体装置中，在与作为主电路的构成要素的低耐压MISFET和功率晶体管一起混载作为添加电路的构成要素的MONOS型晶体管的制造技术上具有特征。
<非易失性存储器的电路框结构>
接下来，图2是表示非易失性存储器的电路框结构的一例的图。在图2中，非易失性存储器5具有存储器阵列10、直接周边电路部11和间接周边电路部12。
存储器阵列10相当于非易失性存储器5的存储部，呈纵横二维状(阵列状)地配置有多个存储器单元。存储器单元是用于存储1位的单位信息的电路，由作为存储部的MONOS型晶体管构成。
直接周边电路部11是用于驱动存储器阵列10的电路即驱动电路，具有例如从电源电压生成数倍的电压的升压电路、升压用时钟产生电路、电压钳位电路、选择行和列的列译码器和行地址译码器、列锁存电路及WELL控制电路等。这些构成直接周边电路部11的MISFET在形成于半导体芯片CHP的元件之中，由相对地需要高耐压的MISFET形成。
而且，间接周边电路部12是存储器阵列的改写控制电路，具有设定电路、通常用改写时钟生成部、高速用改写时钟生成部以及改写定时控制部等。这些构成间接周边电路部12的MISFET在形成于半导体芯片CHP的元件之中，由以相对低的电压驱动且能够进行高速动作的低耐压MISFET形成。
<半导体装置的构造>
接下来，参照附图，说明作为实施方式的半导体装置的半导体芯片CHP的构造。图3是实施方式的半导体装置的主要部分剖视图。
如图3所示，作为实施方式的半导体装置的半导体芯片CHP具有存储器形成区域MR、主电路形成区域AR、以及由存储器形成区域MR和主电路形成区域AR夹着的交界区域BR。而且，主电路形成区域AR包括低耐压MISFET形成区域LR、功率晶体管形成区域PWR和电阻元件形成区域RR。
在存储器形成区域MR形成有图1所示的非易失性存储器5的存储器单元，该存储器单元由MONOS型晶体管MC形成。
在低耐压MISFET形成区域LR形成有为了能够进行高速动作而需要大的电流驱动力的低耐压MISFETQ1。作为这样的形成低耐压MISFETQ1的区域，例如可考虑逻辑电路7的形成区域等。低耐压MISFETQ1例如以1.5V左右的电源电压进行动作。需要说明的是，以下，虽然例示在低耐压MISFET形成区域LR形成n沟道型的低耐压MISFETQ1的情况而进行说明，但是也可以在低耐压MISFET形成区域LR形成p沟道型的低耐压MISFET。
在功率晶体管形成区域PWR形成有功率晶体管Q2。作为这样的形成功率晶体管Q2的区域，例如可考虑驱动器电路8的形成区域。需要说明的是，以下，虽然例示在功率晶体管形成区域PWR形成n沟道型的功率晶体管Q2的情况而进行说明，但是也可以在功率晶体管形成区域PWR形成p沟道型的功率晶体管。而且，在图3所示的例子中，如前所述，形成有LDMOSFET作为功率晶体管Q2。
在电阻元件形成区域RR形成有电阻元件R1。作为这样的形成电阻元件R1的区域，例如可考虑逻辑电路7或驱动器电路8的形成区域。
如图3所示，半导体芯片CHP具有半导体基板SB。半导体基板SB具有存储器形成区域MR、低耐压MISFET形成区域LR、功率晶体管形成区域PWR以及电阻元件形成区域RR作为主面即上表面PS的一部分区域。
在存储器形成区域MR、低耐压MISFET形成区域LR、功率晶体管形成区域PWR以及电阻元件形成区域RR中，在半导体基板SB的作为主面的上表面PS侧形成有作为n型的半导体区域的n型埋入区域NBR。而且，在n型埋入区域NBR上形成有作为p型的半导体区域的p-型外延层EP。
在此，“p型”是指主要的电荷载体为空穴的导电型。而且，“n型”是指主要的电荷载体为电子的与p型相反的导电型。
需要说明的是，作为半导体基板SB，也可以使用SOI(Silicon On Insulator)基板。即，也可以在半导体基板SB上取代n型埋入区域NBR而形成埋入绝缘层，并在该埋入绝缘层上取代p-型外延层EP而形成硅层。
在半导体基板SB的作为主面的上表面PS形成有将元件分离的元件分离区域STI。而且，由元件分离区域STI分离出的活性区域分别成为存储器形成区域MR、低耐压MISFET形成区域LR以及功率晶体管形成区域PWR。在对功率晶体管形成区域PWR进行划分的元件分离区域STI形成有贯通p-型外延层EP而到达n型埋入区域NBR的深槽分离区域DTI。
另一方面，在电阻元件形成区域RR中，遍及电阻元件形成区域RR整体而在半导体基板SB的作为主面的上表面PS形成有元件分离区域STI。
在存储器形成区域MR中，在半导体基板SB的上表面PS侧形成有p型阱PWM。而且，在p型阱PWM的上层部即形成沟道区域的部分形成有p型半导体区域VMG。
另一方面，在低耐压MISFET形成区域LR中，在半导体基板SB的上表面PS侧形成有p型阱PWL，在功率晶体管形成区域PWR中，在半导体基板SB的上表面PS侧相互分离地形成有n型阱NWL和p型阱PW。而且，以内保于n型阱NWL的方式形成有n型阱NW。
而且，在本实施方式中，虽然例示在低耐压MISFET形成区域LR形成有n沟道型的MISFET的例子而进行说明，但是也可以在低耐压MISFET形成区域LR形成p沟道型的MISFET。而且，在实施方式中，虽然例示在功率晶体管形成区域PWR形成有n沟道型的功率晶体管的例子而进行说明，但是也可以在功率晶体管形成区域PWR形成p沟道型的功率晶体管。
接下来，对形成于存储器形成区域MR的MONOS型晶体管MC进行说明。MONOS型晶体管MC具有p型阱PWM、栅极绝缘膜GIM、栅极电极CG、侧壁间隔件SW、n-型半导体区域LDM和n+型半导体区域NDM。即，非易失性存储器由栅极电极CG及栅极绝缘膜GIM形成。而且，栅极绝缘膜GIM包括例如由氧化硅构成的绝缘膜IF1、例如由氮化硅构成的作为绝缘膜的电荷蓄积膜EC和例如由氧化硅构成的绝缘膜IF2，也被称为ONO(Oxide-Nitride-Oxide)膜。
在半导体基板SB的上表面PS侧形成的p型阱PWM上形成绝缘膜IF1，在绝缘膜IF1上形成电荷蓄积膜EC。并且，在电荷蓄积膜EC上形成绝缘膜IF2，在绝缘膜IF2上形成由导电膜构成的栅极电极CG。栅极电极CG例如由多晶硅构成。
需要说明的是，在本申请说明书中，导电膜是指例如电阻率为10-3Ωm左右以下。
在栅极电极CG的两侧面为了形成LDD(Lightly Doped Drain)构造而形成有例如由绝缘膜构成的作为侧壁部的侧壁间隔件SW。在位于侧壁间隔件SW下方的部分的p型阱PWM的上层部形成n-型半导体区域LDM，在俯视观察下，在位于n-型半导体区域LDM的外侧的部分的p型阱PWM的上层部形成n+型半导体区域NDM。n+型半导体区域NDM与n-型半导体区域LDM接触，n+型半导体区域NDM的杂质浓度比n-型半导体区域LDM的杂质浓度高。而且，在位于绝缘膜IF1的正下方的部分的p型阱PWM即p型半导体区域VMG的上层部形成有沟道区域。需要说明的是，虽然图示省略，但是在栅极电极CG的上表面及n+型半导体区域NDM的上表面也可以为了实现低电阻化而形成有硅化物膜。
绝缘膜IF1例如由氧化硅膜构成。在从半导体基板SB经由绝缘膜IF1向电荷蓄积膜EC注入电子或者将蓄积于电荷蓄积膜EC的电子向半导体基板SB放出而进行数据的存储或擦除的情况下，绝缘膜IF1作为隧道绝缘膜发挥功能。
电荷蓄积膜EC是作为蓄积有助于数据存储的电荷的电荷蓄积部而设置的绝缘膜，例如由氮化硅构成。因此，栅极绝缘膜GIM在内部具有作为电荷蓄积部的电荷蓄积膜EC。
以往，作为电荷蓄积膜EC，主要使用了多晶硅膜，但是在使用多晶硅膜作为电荷蓄积膜EC的情况下，若在包围电荷蓄积膜EC的氧化膜的某一部分存在缺陷，则因为电荷蓄积膜EC为导体，因此可能出现蓄积于电荷蓄积膜EC的电荷因异常漏泄而全部脱离的情况。
因此，如上所述，使用由氮化硅膜构成的绝缘膜作为电荷蓄积膜EC。这种情况下，有助于数据存储的电荷被蓄积于电荷蓄积膜EC中存在的离散性的陷阱能级(捕获能级)。因此，即使在包围电荷蓄积膜EC的氧化膜中的一部分产生缺陷，由于电荷蓄积于电荷蓄积膜EC的离散性的陷阱能级，所以不会出现全部电荷从电荷蓄积膜EC脱离的情况。因此，能够实现数据保持的可靠性提高。
出于这样的理由，作为电荷蓄积膜EC，并不局限于由氮化硅构成的绝缘膜，通过使用包含离散性的陷阱能级的膜，能够实现数据保持的可靠性提高。
绝缘膜IF2例如由氧化硅膜构成。在从栅极电极CG经由绝缘膜IF2向电荷蓄积膜EC注入电子或者将蓄积于电荷蓄积膜EC的电子向栅极电极CG放出而进行数据的存储或擦除的情况下，绝缘膜IF2作为隧道绝缘膜发挥功能。
侧壁间隔件SW是为了使MONOS型晶体管MC的半导体区域即源极区域及漏极区域成为LDD构造而形成的结构。即，MONOS型晶体管MC的源极区域及漏极区域分别由n-型半导体区域LDM及n+型半导体区域NDM形成。此时，通过使栅极电极CG下的部分的源极区域及栅极电极CG下的部分的漏极区域成为n-型半导体区域LDM，能够抑制栅极电极CG的端部下的电场集中。
接下来，对形成于低耐压MISFET形成区域LR的低耐压MISFETQ1进行说明。低耐压MISFETQ1具有p型阱PWL、栅极绝缘膜GI1、栅极电极GE1、侧壁间隔件SW、n-型半导体区域LDL和n+型半导体区域NDL。
在半导体基板SB的作为主面的上表面PS侧形成的p型阱PWL上形成栅极绝缘膜GI1，在栅极绝缘膜GI1上形成栅极电极GE1。栅极绝缘膜GI1例如由氧化硅构成。栅极电极GE1例如由多晶硅构成。
在栅极电极GE1的两侧面形成例如由绝缘膜构成的作为侧壁部的侧壁间隔件SW。在位于侧壁间隔件SW下方的部分的p型阱PWL的上层部形成n-型半导体区域LDL，在俯视观察下，在位于n-型半导体区域LDL的外侧的部分的p型阱PWL的上层部形成n+型半导体区域NDL。n+型半导体区域NDL与n-型半导体区域LDL接触，n+型半导体区域NDL的杂质浓度比n-型半导体区域LDL的杂质浓度高。而且，在位于栅极绝缘膜GI1的正下方的部分的p型阱PWL的上层部形成有沟道区域。需要说明的是，虽然图示省略，但是在栅极电极GE1的上表面及n+型半导体区域NDL的上表面也可以为了实现低电阻化而形成有硅化物膜。
接下来，对形成于功率晶体管形成区域PWR的功率晶体管Q2进行说明。功率晶体管Q2具有n型阱NWL、p型阱PW、n型阱NW、栅极绝缘膜GI2、栅极电极GE2、侧壁间隔件SW、n+型半导体区域NDF和p+型半导体区域PDF。
如前所述，在本实施方式中，作为高耐压的功率晶体管的一例，形成LDMOSFET。因此，在本实施方式中，半导体芯片CHP是形成有BiC-DMOS作为高耐压的功率晶体管的半导体芯片CHP。
n型阱NWL和p型阱PW在半导体基板SB即p-型外延层EP的上表面PS侧相互分离地形成，以内包于n型阱NWL的方式形成n型阱NW。
以内包于n型阱NW的方式形成n+型半导体区域NDF(源极区域)。另一方面，以内包于p型阱PW(主体区域)的方式形成n+型半导体区域NDF(源极区域)和p+型半导体区域PDF(主体接触区域)，n+型半导体区域NDF和p+型半导体区域PDF彼此相邻地形成。
n型阱NWL在俯视观察下形成于与p型阱PW分离的位置。因此，在内包于p型阱PW的n+型半导体区域NDF与n型阱NWL之间沿着半导体基板SB的上表面PS夹有p型阱PW和p-型外延层EP。
并且，在半导体基板SB的上表面PS形成栅极绝缘膜GI2，在该栅极绝缘膜GI2上形成栅极电极GE2。栅极绝缘膜GI2例如由氧化硅构成，栅极电极GE2例如由多晶硅膜构成。栅极电极GE2的漏极侧的部分形成于n型阱NWL的表面，且以上到栅极绝缘膜GI2包含的偏置绝缘膜OIF上的方式形成。在栅极电极GE2的两侧面形成例如由绝缘膜构成的作为侧壁部的侧壁间隔件SW。
在交界区域BR形成有作为制造工序的痕跡的残渣图案LFT。具体而言，本实施方式的残渣图案LFT包括残渣部LFT1、残渣部LFT2和残渣部LFT3。残渣部LFT1与栅极电极GE1及GE2形成于同一层的导电膜CF11的残渣。残渣部LFT2是由绝缘膜IF1、电荷蓄积膜EC和绝缘膜IF2构成的绝缘膜IFG的残渣。残渣部LFT3是与栅极电极CG形成于同一层的导电膜CF2的残渣。此时，残渣部LFT3是经由残渣部LFT2而在残渣部LFT1的侧面以侧壁形状形成的侧壁部。需要说明的是，在残渣图案LFT的侧面也形成有侧壁间隔件SW。
接下来，对形成于电阻元件形成区域RR的电阻元件R1进行说明。电阻元件R1具有电阻体RB和侧壁间隔件SW。
在半导体基板SB的上表面PS侧即p-型外延层EP的上表面PS侧形成的元件分离区域STI上形成电阻体RB。电阻体RB例如由多晶硅构成。在电阻体RB的两侧面形成例如由绝缘膜构成的作为侧壁部的侧壁间隔件SW。
在半导体基板SB上以覆盖MONOS型晶体管MC、低耐压MISFETQ1、功率晶体管Q2以及电阻元件R1的方式形成有层间绝缘膜IL1。层间绝缘膜IL1例如由氧化硅所构成的绝缘膜、或者氮化硅所构成的绝缘膜与氧化硅所构成的绝缘膜的层叠膜等构成。层间绝缘膜IL1的上表面被平坦化。
需要说明的是，虽然省略图示，但是也可以在半导体基板SB上以覆盖MONOS型晶体管MC、低耐压MISFETQ1、功率晶体管Q2以及电阻元件R1的方式形成例如由氮化硅等构成的绝缘膜，并在该绝缘膜上形成层间绝缘膜IL1。
在层间绝缘膜IL1形成有接触空穴CNT，在该接触空穴CNT内埋入有由导体膜构成的插塞PG。插塞PG由形成在接触空穴CNT的底部及侧壁上即侧面上的薄的势垒导体膜和在该势垒导体膜上以埋入接触空穴CNT的方式形成的主导体膜形成。在图3中，为了附图的简化，将构成插塞PG的势垒导体膜及主导体膜一体化而示出。需要说明的是，构成插塞PG的势垒导体膜例如可以是钛(Ti)膜、氮化钛(TiN)膜或它们的层叠膜，构成插塞PG的主导体膜例如可以是钨(W)膜。
插塞PG分别形成在n+型半导体区域NDM、NDL、NDF以及p+型半导体区域PDF上，虽然图示省略，但是也分别形成在栅极电极CG、GE1、GE2以及电阻体RB上。并且，插塞PG与n+型半导体区域NDM、NDL、NDF以及p+型半导体区域PDF分别电连接，虽然图示省略，但是与栅极电极CG、GE1、GE2以及电阻体RB也分别电连接。
在埋入有插塞PG的层间绝缘膜IL1上形成有层间绝缘膜IL2，在形成于层间绝缘膜IL2的配线槽形成有第一层的配线ML1作为镶嵌配线，该镶嵌配线作为例如以铜(Cu)为主导电材料的埋入配线。而且，在第一层的配线ML1上也形成有上层的配线作为镶嵌配线，但是在此省略其图示及说明。而且，第一层的配线ML1及比其靠上层的配线不限定为镶嵌配线，也可以对配线用的导电膜进行图案化来形成，例如可以是钨(W)配线或铝(Al)配线等。
在本实施方式中，如使用后述的图7～图22进行说明那样，在存储器形成区域MR中形成MONOS型晶体管MC的栅极绝缘膜用的绝缘膜IFG之前，在电阻元件形成区域RR中，通过离子注入法向例如由多晶硅构成的膜CF1注入用于抑制晶粒的生长的杂质。
由此，之后在形成绝缘膜IFG时，即使在对半导体基板SB以例如1150℃左右的高温实施了2小时左右的热处理的情况下，也能够防止或抑制膜CF1中的晶粒的生长。因此，在由并联连接的N个(N为复数)电阻元件R1构成的各组中，能够防止或抑制N个电阻元件R1间的电阻差不均，能够防止或抑制所谓的电阻的失配特性劣化。
<非易失性存储器的动作>
本实施方式的半导体装置如上述那样构成，以下，说明该半导体装置包含的存储器单元(非易失性存储器单元)的动作。
图4是表示非易失性存储器的存储器阵列构造和动作条件(1单元/1晶体管)的一例的说明图。在图4中，单元晶体管CT1～CT8分别对应于由图3所示的MONOS型晶体管MC构成的存储器单元。单元晶体管CT1～CT4各自的栅极电极与字线WL1连接，单元晶体管CT5～CT8各自的栅极电极与字线WL2连接。
单元晶体管CT1及CT5各自的源极区域与源极线SL1连接，单元晶体管CT2及CT6各自的源极区域与源极线SL2连接。而且，单元晶体管CT3及CT7各自的源极区域与源极线SL3连接，单元晶体管CT4及CT8各自的源极区域与源极线SL4连接。
单元晶体管CT1及CT5各自的漏极区域与数据线DL1连接，单元晶体管CT2及CT6各自的漏极区域与数据线DL2连接。而且，单元晶体管CT3及CT7各自的漏极区域与数据线DL3连接，单元晶体管CT4及CT8各自的漏极区域与数据线DL4连接。
单元晶体管CT1、CT2、CT5及CT6各自的背栅极与阱WE1连接，单元晶体管CT3、CT4、CT7及CT8各自的背栅极与阱WE2连接。需要说明的是，阱WE1及WE2相当于例如图3所示的p型阱PWM。
在图4中，为了简化说明，示出了存储器单元排列成2行4列的情况，但是不限定于此，实际上，将更多的存储器单元配置成矩阵状来构成存储器阵列。而且，同一阱及同一字线上的存储器单元配列在图4中例如是单元晶体管CT1及CT2的2列结构，但是在8位(1字节)结构的情况下，在同一阱上形成8列的单元晶体管。这种情况下，存储器单元的擦除及写入以1字节单位来进行。
接下来，使用图4，说明1单元1晶体管型的存储器单元的擦除、写入及读出动作。
首先，从擦除动作开始说明。例如，作为擦除数据的存储器单元(选择存储器单元)，考虑将蓄积于单元晶体管CT1及CT2的数据擦除的情况。使选择的阱WE1的电位为1.5V，字线WL1的电位为-8.5V，源极线SL1及SL2的电位为1.5V，数据线DL1及DL2为浮动(在图4中标记为F)。于是，蓄积于单元晶体管CT1及CT2的电荷蓄积膜的电荷被抽引到半导体基板侧，数据被擦除。
此时，关于作为不进行擦除的其他存储器单元(非选择存储器单元)的单元晶体管CT3～CT8，使未选择的阱WE2的电位为-8.5V，字线WL2的电位为1.5V，源极线SL3及SL4的电位为1.5V，数据线DL3及DL4的电位浮动(floating)。由此，蓄积于单元晶体管CT3～CT8的电荷蓄积膜的电荷不会逃散从而不会擦除。
接下来，说明写入动作。例如，作为写入数据的存储器单元(选择存储器单元)，考虑向单元晶体管CT1写入数据的情况。使选择的阱WE1的电位为-10.5V，字线WL1的电位为1.5V，源极线SL1的电位为-10.5V，数据线DL1为浮动。于是，电荷被注入单元晶体管CT1的电荷蓄积膜，进行数据的写入。
此时，关于不进行写入的其他单元晶体管(非选择存储器单元)CT2～CT8，使未选择的阱WE2的电位为-10.5V，字线WL2的电位为-10.5V，源极线SL2～SL4的电位为1.5V，数据线DL2～DL4的电位浮动。由此，不向单元晶体管CT2～CT8的电荷蓄积膜注入电荷。
接下来，说明读出动作。例如，假设向单元晶体管CT1写入数据“1”而晶体管的阈值电压变得高，单元晶体管CT2成为数据“0”而晶体管的阈值电压变得低。在读出单元晶体管CT1及CT2的数据的情况下，使选择的阱WE1的电位为-2V，字线WL1的电位为0V，源极线SL1及SL2的电位为0V，数据线DL1及DL2的电位为1.0V。由此，读出单元晶体管CT1及CT2的数据。这种情况下，由于单元晶体管CT1的阈值电压变得高且单元晶体管CT2的阈值电压变得低，因此数据线DL1的电位不变，数据线DL2的电位下降。
而且，关于不进行读出的其他单元晶体管CT3～CT8，使未选择的阱WE2的电位为-2V，字线WL2的电位为-2V，源极线SL3及SL4的电位为0V，数据线DL3及DL4的电位为0V，从而使得单元晶体管CT3～CT8不会接通。在读出时通过降低非选择存储器单元的背栅极电位，在存储器单元中不需要选择晶体管。
<半导体装置的制造方法>
接下来，说明本实施方式的半导体装置的制造方法。本实施方式的半导体装置的制造方法是被称为“MONOS LAST”的制造方法。该被称为“MONOS LAST”的制造方法尤其是具有能够抑制对MONOS型晶体管施加过剩的热负荷的优点。
在本实施方式中，以混载功率晶体管和MONOS型晶体管的情况为前提。此时，功率晶体管从其用途来看会控制大的电压或电流，因此作为制造条件会施加非常大的热负荷。因此，在混载功率晶体管和MONOS型晶体管的情况下，可能会因形成功率晶体管时的大的热负荷而影响MONOS型晶体管的特性。
因此，在本实施方式中，采用被称为“MONOS LAST”的制造方法。在被称为MONOSLAST的制造方法中，在主电路形成区域AR中形成了功率晶体管等的阱及栅极电极用的导电膜之后，在存储器形成区域MR中形成MONOS型晶体管的阱及栅极绝缘膜用的绝缘膜。由此，能够抑制对MONOS型晶体管施加过剩的热负荷。以下，对使用了被称为“MONOS LAST”的制造方法的本实施方式的半导体装置的制造方法进行说明。
图5及图6是表示实施方式的半导体装置的制造工序的一部分的工艺流程图。图7～图22是实施方式的半导体装置的制造工序中的主要部分剖视图。在图7～图22中示出了存储器形成区域MR及主电路形成区域AR的主要部分剖视图。
在本实施方式中，对在存储器形成区域MR形成n沟道型的MONOS型晶体管MC(参照后述的图20)的情况进行说明，但是也可以使导电型相反而形成p沟道型的MONOS型晶体管MC。
同样，在本实施方式中，对在主电路形成区域AR的低耐压MISFET形成区域LR形成n沟道型的低耐压MISFETQ1(参照后述的图20)的情况进行说明。然而，也可以在低耐压MISFET形成区域LR使导电型相反而形成p沟道型的低耐压MISFETQ1，而且，也可以形成由相互串联连接的n沟道型及p沟道型的2个低耐压MISFETQ1构成的CMISFET(ComplementaryMISFET)。
而且，同样，在本实施方式中，对在主电路形成区域AR的功率晶体管形成区域PWR形成n沟道型的功率晶体管Q2(参照后述的图21)的情况进行说明。然而，也可以在功率晶体管形成区域PWR使导电型相反而形成p沟道型的功率晶体管Q2，而且，还可以形成相互串联连接的n沟道型及p沟道型的功率晶体管Q2。
首先，如图7所示，准备半导体基板SB(图5的步骤S1)。在该步骤S1中，准备例如导入了硼(B)等p型的杂质的例如具有0.01～0.1Ωm左右的比电阻的由单晶硅形成的半导体基板SB。此时，半导体基板SB成为呈大致圆盘形状的半导体晶片的状态。
半导体基板SB具有存储器形成区域MR、低耐压MISFET形成区域LR、功率晶体管形成区域PWR以及电阻元件形成区域RR作为主面即上表面PS的一部分区域。由低耐压MISFET形成区域LR、功率晶体管形成区域PWR以及电阻元件形成区域RR形成主电路形成区域AR。
在存储器形成区域MR、低耐压MISFET形成区域LR、功率晶体管形成区域PWR以及电阻元件形成区域RR中，在半导体基板SB的作为主面的上表面PS侧形成有n型埋入区域NBR，在n型埋入区域NBR上形成有p-型外延层EP。需要说明的是，也可以在半导体基板SB上取代n型埋入区域NBR而形成埋入绝缘层，并在该埋入绝缘层上取代p-型外延层EP而形成硅层。
接下来，如图8所示，形成元件分离区域STI(图5的步骤S2)。在该步骤S2中，例如，使用STI(Shallow Trench Isolation)法来形成元件分离区域STI。
在该STI法中，首先，使用光刻技术及蚀刻技术在半导体基板SB上形成元件分离槽。然后，以埋入元件分离槽的方式在半导体基板SB上形成例如由氧化硅膜构成的绝缘膜，然后，通过化学机械研磨(Chemical Mechanical Polishing：CMP)法除去形成在半导体基板SB上的不需要的绝缘膜。由此，能够形成仅在元件分离槽内埋入有绝缘膜的元件分离区域STI。需要说明的是，也可以取代STI法而使用LOCOS(Local Oxidation of Silicon)法来形成元件分离区域STI。
通过这样形成元件分离区域STI，可利用元件分离区域STI来划分存储器形成区域MR和主电路形成区域AR，主电路形成区域AR被划分成低耐压MISFET形成区域LR和功率晶体管形成区域PWR。另一方面，在电阻元件形成区域RR中，遍及电阻元件形成区域RR整体而在半导体基板SB的作为主面的上表面PS形成作为元件分离区域STI的绝缘膜。
接下来，如图8所示，形成p型阱PWL(图5的步骤S3)。
在该步骤S3中，通过光刻技术及离子注入法，将例如硼(B)等p型的杂质向半导体基板SB导入。此时，在低耐压MISFET形成区域LR及功率晶体管形成区域PWR中，向半导体基板SB注入p型的杂质离子。由此，在低耐压MISFET形成区域LR中，在p-型外延层EP内形成p型阱PWL，在功率晶体管形成区域PWR中，在p-型外延层EP内形成p型阱PW。换言之，在步骤S3中，准备在低耐压MISFET形成区域LR及功率晶体管形成区域PWR中具有形成于半导体基板SB的上表面PS侧的p型的半导体区域的半导体基板SB。
而且，在该步骤S3中，通过光刻技术及离子注入法，将例如磷(P)或砷(As)等n型的杂质向半导体基板SB导入。此时，在功率晶体管形成区域PWR中，向半导体基板SB注入n型的杂质离子。由此，在功率晶体管形成区域PWR中，在p-型外延层EP内形成n型阱NWL，在n型阱NWL的上层部形成n型阱NW。
需要说明的是，虽然图示省略，但是在低耐压MISFET形成区域LR中形成p沟道型的低耐压MISFET的情况下，在向半导体基板SB注入n型的杂质离子时，在低耐压MISFET形成区域LR中形成p沟道型的低耐压MISFET用的n型阱。而且，在功率晶体管形成区域PWR中形成p沟道型的功率晶体管的情况下，在向半导体基板SB注入p型的杂质离子时，在功率晶体管形成区域PWR中形成p沟道型的功率晶体管用的p型阱。而且，在向半导体基板SB注入n型的杂质离子时，在功率晶体管形成区域PWR中形成p沟道型的功率晶体管用的n型阱。
需要说明的是，在功率晶体管形成区域PWR中，在n型阱NW、n型阱NWL的表面通过例如LOCOS法形成偏置绝缘膜OIF。
接下来，如图9所示，形成绝缘膜IFL(图5的步骤S4)。在该步骤S4中，在存储器形成区域MR、低耐压MISFET形成区域LR以及功率晶体管形成区域PWR中，在半导体基板SB的上表面PS形成低耐压MISFETQ1(参照后述的图20)的栅极绝缘膜用的绝缘膜IFL。在存储器形成区域MR中，绝缘膜IFL形成在p-型外延层EP上，在低耐压MISFET形成区域LR中，绝缘膜IFL形成在p型阱PWL上。而且，在功率晶体管形成区域PWR中，绝缘膜IFL形成在n型阱NW上、n型阱NWL上、p-型外延层EP上以及p型阱PW上。需要说明的是，在功率晶体管形成区域PWR中，绝缘膜IFL与偏置绝缘膜OIF一体形成。
作为绝缘膜IFL，可以使用例如由氧化硅、氮化硅或氮氧化硅构成的绝缘膜、或者High-k膜即高介电常数膜。而且，可以使用热氧化法、ISSG(In Situ Steam Generation)氧化法、溅射法、ALD(Atomic Layer Deposition)法或CVD(Chemical Vapor Deposition)法等来形成绝缘膜IFL。
接下来，如图9所示，形成膜CF1(图5的步骤S5)。在该步骤S5中，在存储器形成区域MR、低耐压MISFET形成区域LR以及功率晶体管形成区域PWR中，在绝缘膜IFL上形成栅极电极用的由硅构成的膜CF1。而且，在电阻元件形成区域RR中，在作为元件分离区域STI的绝缘膜上形成膜CF1。需要说明的是，在存储器形成区域MR中，可以将与绝缘膜IFL不同的绝缘膜形成在半导体基板SB上。
优选的是，膜CF1由多晶硅构成。这样的膜CF1可以使用CVD法等形成。可以使膜CF1的厚度为充分的程度的厚度，以覆盖绝缘膜IFL。而且，在膜CF1的成膜时，也可以在将膜CF1作为非晶硅膜而成膜之后，通过之后的热处理使非晶硅膜成为多晶硅膜。
接下来，如图10及图11所示，向膜CF1注入杂质离子IM1、IM2及IM3(图5的步骤S6)。
在该步骤S6中，首先，如图10所示，在膜CF1上涂敷抗蚀膜PR1，并使用光刻技术对涂敷的抗蚀膜PR1进行图案化。抗蚀膜PR1被图案化成，在存储器形成区域MR及电阻元件形成区域RR中，膜CF1由抗蚀膜PR1覆盖，在低耐压MISFET形成区域LR及功率晶体管形成区域PWR中，形成在绝缘膜IFL上的部分的膜CF1从抗蚀膜PR1露出。
接下来，通过以图案化的抗蚀膜PR1为掩模的离子注入法，向从抗蚀膜PR1露出的部分的膜CF1导入例如磷(P)或砷(As)等n型的杂质IM11。即，向形成在绝缘膜IFL上的部分的膜CF1注入n型的杂质离子IM1。由此，在低耐压MISFET形成区域LR及功率晶体管形成区域PWR中，形成由离子注入了n型的杂质离子IM1的部分的膜CF1构成的导电膜CF11。然后，例如通过灰化来除去图案化的抗蚀膜PR1。
在该步骤S6中，接下来，如图11所示，在膜CF1上涂敷抗蚀膜PR2，使用光刻技术对涂敷的抗蚀膜PR2进行图案化。抗蚀膜PR2被图案化成，在存储器形成区域MR、低耐压MISFET形成区域LR以及功率晶体管形成区域PWR中，膜CF1由抗蚀膜PR1覆盖，在电阻元件形成区域RR中，形成在作为元件分离区域STI的绝缘膜上的膜CF1从抗蚀膜PR2露出。
接下来，通过以图案化的抗蚀膜PR2为掩模的离子注入法，向从抗蚀膜PR2露出的部分的膜CF1导入用于抑制晶粒的生长的杂质IM21。即，向形成在作为元件分离区域STI的绝缘膜上的部分的膜CF1注入杂质离子IM2。
由此，之后在形成绝缘膜IF1、电荷蓄积膜EC以及绝缘膜IF2(参照后述的图13)时，即使在对半导体基板SB以例如1150℃左右的高温实施了2小时左右的热处理的情况下，也能够防止或抑制膜CF1中的晶粒的生长。因此，之后，在由并联连接的N个(N为复数)的电阻元件构成的各组中，能够防止或抑制N个电阻元件间的电阻差不均，能够防止或抑制所谓的电阻的失配特性劣化。需要说明的是，作为向膜CF1导入杂质IM21的方法，也可以使用离子注入法以外的方法。
作为杂质IM21，可以使用例如从由碳(C)、硅(Si)、锗(Ge)、氮(N)、氩(Ar)、氦(He)以及氙(Xe)构成的组中选择出的至少一种元素，或者具有与该元素的化学性质类似的化学性质的元素。即，作为用于抑制晶粒的生长的杂质IM21，可以使用从由第14族元素、氮(N)及第18族元素构成的组中选择出的至少一种元素。
而且，通过以图案化的抗蚀膜PR2为掩模的离子注入法，向从抗蚀膜PR2露出的部分的膜CF1导入例如硼(B)等p型的杂质IM31。即，向从抗蚀膜PR2露出的部分的膜CF1注入p型的杂质离子IM3。
由此，在电阻元件形成区域RR中，形成由离子注入了杂质IM21及p型的杂质IM31的部分的膜CF1构成的膜部CF12。膜部CF12的p型的杂质浓度以使电阻体RB(参照后述的图16)的电阻值成为所希望的电阻值的方式来调整。
可以先进行离子注入杂质离子IM2的工序和离子注入杂质离子IM3的工序中的任一方，也可以同时进行一方和另一方，但是优选在离子注入p型的杂质离子IM3的工序之前，进行离子注入杂质离子IM2的工序。由此，能够将杂质离子IM2可靠地离子注入到膜CF1的从上表面TS至下表面BS的任意的深度位置，因此在膜CF1的从上表面TS至下表面BS的任意的深度位置处，都能够可靠地抑制晶粒的生长。
优选的是，膜部CF12的厚度方向上的杂质离子IM2即杂质IM21的浓度分布在膜部CF12的上表面TS与膜部CF12的下表面BS之间具有峰值，峰值配置在比位于上表面TS与下表面BS的中间的中间面MS靠下表面BS侧处。由此，也能向在膜部CF12的厚度方向上配置在比中间面MS靠下表面BS侧处的部分的膜部CF12充分地导入杂质IM21。并且，在膜部CF12的厚度方向上配置于比中间面MS靠下表面BS侧处的部分的膜部CF12中，也能够可靠地抑制多晶硅膜的晶粒的生长。
这是因为，在电阻元件形成区域RR中，与电阻元件形成区域RR以外的区域不同，在膜CF1下形成有具有比绝缘膜IFL的膜厚更厚的膜厚的元件分离区域STI，注入的杂质离子IM2不会穿过元件分离区域STI。
之后，例如通过灰化来除去图案化的抗蚀膜PR2。
接下来，如图12所示，在存储器形成区域MR中形成p型阱PWM(图5的步骤S7)。
在该步骤S7中，首先，如图12所示，向半导体基板SB的上表面PS涂敷抗蚀膜PR3，使用光刻技术对涂敷的抗蚀膜PR3进行图案化。抗蚀膜PR3被图案化成，在低耐压MISFET形成区域LR、功率晶体管形成区域PWR以及电阻元件形成区域RR中，膜CF1由抗蚀膜PR1覆盖，在存储器形成区域MR中，膜CF1从抗蚀膜PR3露出。
在该步骤S7中，接下来，通过以图案化的抗蚀膜PR3为掩模的蚀刻技术，在存储器形成区域MR中除去从抗蚀膜PR3露出的部分的膜CF1及绝缘膜IFL。由此，在存储器形成区域MR中，p-型外延层EP从抗蚀膜PR3露出。而且，在低耐压MISFET形成区域LR及功率晶体管形成区域PWR中留下导电膜CF11，在电阻元件形成区域RR中留下膜部CF12。
接下来，通过以图案化的抗蚀膜PR3为掩模的离子注入法，向从抗蚀膜PR3露出的部分的p-型外延层EP导入例如硼(B)等p型的杂质IM41。即，向从抗蚀膜PR3露出的部分的p-型外延层EP注入p型的杂质离子IM4。由此，在存储器形成区域MR中，在p-型外延层EP内形成p型阱PWM。即，在存储器形成区域MR中，在半导体基板SB的上表面PS侧形成作为p型的半导体区域的p型阱PWM。
此外，向p型阱PWM离子注入例如砷(As)等n型的杂质或硼(B)等p型的杂质。由此，在存储器形成区域MR中，在p型阱PWM的上层部即形成沟道区域的部分形成p型半导体区域VMG。p型半导体区域VMG是用于调整MONOS型晶体管的阈值电压的区域。之后，例如通过灰化来除去图案化的抗蚀膜PR3。
这样，在注入了杂质离子IM2之后，在存储器形成区域MR中除去膜CF1及绝缘膜IFL的情况下，能够在平坦的膜CF1上形成用于注入p型的杂质离子IM4的掩模即抗蚀膜PR3，能够提高图案化的抗蚀膜PR3的形状精度。
接下来，如图13所示，形成绝缘膜IFG(图5的步骤S8)。在该步骤S8中，首先，在存储器形成区域MR、低耐压MISFET形成区域LR、功率晶体管形成区域PWR以及电阻元件形成区域RR中，在半导体基板SB的上表面PS形成(堆积)绝缘膜IF1，在绝缘膜IF1上形成(堆积)电荷蓄积膜EC，在电荷蓄积膜EC上形成(堆积)绝缘膜IF2。由绝缘膜IF1、电荷蓄积膜EC和绝缘膜IF2形成绝缘膜IFG。即，绝缘膜IFG是包括绝缘膜IF1、电荷蓄积膜EC和绝缘膜IF2，且在内部具有作为电荷蓄积部的电荷蓄积膜EC的绝缘膜。
绝缘膜IF1在低耐压MISFET形成区域LR及功率晶体管形成区域PWR中形成在导电膜CF11上，优选形成于导电膜CF11的表面，并且在电阻元件形成区域RR中形成在膜部CF12上。绝缘膜IF1例如由氧化硅构成。优选的是，可以通过ISSG氧化法形成绝缘膜IF1，由此，能够形成致密且膜质良好的由氧化硅构成的绝缘膜IF1。绝缘膜IF1的厚度例如为4nm左右。
电荷蓄积膜EC例如由氮化硅构成。例如，可以通过CVD(Chemical VaporDeposition)法形成电荷蓄积膜EC。电荷蓄积膜EC的厚度例如为10nm左右。
绝缘膜IF2例如由氧化硅构成。优选的是，例如可以通过HTO(High TemperatureOxide)法形成绝缘膜IF2，由此，能够形成致密且膜质良好的由氧化硅构成的绝缘膜IF2。绝缘膜IF2的厚度例如为5nm左右。
通过以上方式，能够在半导体基板SB的上表面PS形成致密、绝缘耐性优异且膜质良好的作为层叠绝缘膜的绝缘膜IFG。绝缘膜IFG也称为ONO(Oxide Nitride Oxide)膜。在形成绝缘膜IFG的过程中，为了通过膜质及界面特性的改善来提高存储器元件的可靠性，以1050～1150℃左右的高温实施10分钟～2小时左右的热处理。例如，可以在堆积了绝缘膜IFG之后，对半导体基板SB进行热处理。或者，可以与绝缘膜IFG的堆积一起，即在堆积绝缘膜IFG的同时，对半导体基板SB进行热处理。例如，更优选的是在堆积了绝缘膜IF1之后且堆积电荷蓄积膜EC之前，对半导体基板SB进行热处理。
需要说明的是，绝缘膜IFG只要至少形成于存储器形成区域MR即可，也可以不形成于低耐压MISFET形成区域LR、功率晶体管形成区域PWR以及电阻元件形成区域RR。
接下来，如图13所示，形成导电膜CF2(图5的步骤S9)。在该步骤S9中，在存储器形成区域MR、低耐压MISFET形成区域LR以及功率晶体管形成区域PWR中，在绝缘膜IFG上形成低耐压MISFETQ1(参照后述的图20)及功率晶体管Q2(参照后述的图21)的栅极电极用的导电膜CF2。
优选的是，导电膜CF2由多晶硅构成。可以使用CVD法等来形成这样的导电膜CF2。可以使导电膜CF2的厚度形成为充分的程度的厚度，以覆盖绝缘膜IFG。而且，在导电膜CF2的成膜时，可以在使导电膜CF2作为非晶硅膜而成膜之后，通过之后的热处理使非晶硅膜成为多晶硅膜。
作为导电膜CF2，优选使用例如导入了磷(P)或砷(As)等n型的杂质或硼(B)等p型的杂质而形成为低电阻率的导电膜。杂质可以在导电膜CF2的成膜时或成膜后导入。在导电膜CF2的成膜时导入杂质的情况下，可以通过使导电膜CF2的成膜用的气体包含掺杂气体，来形成导入了杂质的导电膜CF2。
另一方面，在形成了多晶硅膜或非晶硅膜之后导入杂质的情况下，可以在有意地不导入杂质而形成了硅膜之后，通过离子注入法等向该硅膜导入杂质，由此来形成导入了杂质的导电膜CF2。
接下来，如图14所示，对导电膜CF2进行图案化(图5的步骤S10)。
在该步骤S10中，首先，在半导体基板SB的上表面PS上涂敷抗蚀膜PR4，使用光刻技术对涂敷的抗蚀膜PR4进行图案化。抗蚀膜PR4被图案化成，配置在存储器形成区域MR中的形成栅极电极CG的区域的部分的导电膜CF2由抗蚀膜PR4覆盖，配置在存储器形成区域MR中的形成栅极电极CG的区域以外的区域的部分的导电膜CF2从抗蚀膜PR4露出。而且，抗蚀膜PR4被图案化成，在低耐压MISFET形成区域LR及功率晶体管形成区域PWR中，导电膜CF2从抗蚀膜PR4露出。
接下来，使用图案化的抗蚀膜PR4作为掩模，例如通过干法蚀刻等对导电膜CF2进行蚀刻从而进行图案化。由此，在存储器形成区域MR中形成由导电膜CF2构成的栅极电极CG。然后，例如通过灰化来除去图案化的抗蚀膜PR4。
在该步骤S10中，优选对导电膜CF2进行回蚀(etch back)。由此，在交界区域BR中，在导电膜CF11的侧面隔着绝缘膜IFG留下导电膜CF2而形成作为侧壁部的残渣部LFT3，除去在导电膜CF11的上表面隔着绝缘膜IFG而形成的部分的导电膜CF2，并除去隔着绝缘膜IFG而形成在膜部CF12上的部分的导电膜CF2。
接下来，如图15所示，除去从导电膜CF2露出的部分的绝缘膜IFG(图6的步骤S11)。在该步骤S11中，在存储器形成区域MR中，使用由导电膜CF2构成的栅极电极CG作为掩模，例如通过干法蚀刻等对从导电膜CF2露出的部分的绝缘膜IFG即绝缘膜IF2、电荷蓄积膜EC、绝缘膜IF1蚀刻而将其除去。即，在该步骤S11中，在分别形成电阻体RB、栅极电极GE1及GE2、以及栅极绝缘膜GI1及GI2的工序中的任一工序之前，除去从导电膜CF2露出的部分的绝缘膜IFG。
由此，在存储器形成区域MR中，形成由栅极电极CG与半导体基板SB的p型阱PWM之间的部分的绝缘膜IFG构成的栅极绝缘膜GIM。即，栅极电极CG在存储器形成区域MR中隔着栅极绝缘膜GIM而形成在半导体基板SB的p型阱PWM上。
另一方面，在交界区域BR中，形成由配置在作为侧壁部的残渣部LFT3与导电膜CF11之间以及残渣部LFT3与半导体基板SB即元件分离区域STI之间的部分的绝缘膜IFG构成的残渣部LFT2。
接下来，如图16所示，对导电膜CF11进行图案化(图6的步骤S12)。
在该步骤S12中，首先，在半导体基板SB的上表面PS上涂敷抗蚀膜PR5，使用光刻技术对涂敷的抗蚀膜PR5进行图案化。
抗蚀膜PR5被图案化成，在存储器形成区域MR中，栅极电极CG、栅极绝缘膜GIM以及p型阱PWM由抗蚀膜PR5覆盖。而且，抗蚀膜PR5被图案化成，在低耐压MISFET形成区域LR中，配置在形成栅极电极GE1的区域的部分的导电膜CF11由抗蚀膜PR5覆盖，配置在形成栅极电极GE1的区域以外的区域的部分的导电膜CF11从抗蚀膜PR5露出。
而且，抗蚀膜PR5被图案化成，在功率晶体管形成区域PWR中，配置在形成栅极电极GE2的区域的部分的导电膜CF11由抗蚀膜PR5覆盖，配置在形成栅极电极GE2的区域以外的区域的部分的导电膜CF11从抗蚀膜PR5露出。此外，抗蚀膜PR5被图案化成，在电阻元件形成区域RR中，配置在形成电阻体RB的区域的部分的膜部CF12由抗蚀膜PR5覆盖，配置在形成电阻体RB的区域以外的区域的部分的膜部CF12从抗蚀膜PR5露出。
接下来，使用图案化的抗蚀膜PR5作为掩模，例如通过干法蚀刻等对导电膜CF11及膜部CF12进行蚀刻从而进行图案化。由此，在低耐压MISFET形成区域LR中，形成由导电膜CF11构成的栅极电极GE1，并形成由栅极电极GE1与半导体基板SB之间的部分的绝缘膜IFL构成的栅极绝缘膜GI1。而且，在功率晶体管形成区域PWR中，形成由导电膜CF11构成的栅极电极GE2，并形成由栅极电极GE2与半导体基板SB之间的部分的绝缘膜IFL构成的栅极绝缘膜GI2。而且，在电阻元件形成区域RR中，形成由膜部CF12构成的电阻体RB，通过电阻体RB形成电阻元件R1。即，电阻体RB由膜CF1构成。
另一方面，在交界区域BR中，形成由导电膜CF11构成的作为虚设电极(dummyelectrode)的残渣部LFT1。其结果是，在交界区域BR中，在残渣部LFT1的侧面隔着残渣部LFT2而形成作为侧壁部的残渣部LFT3，从而残存下由残渣部LFT1、LFT2及LFT3构成的残渣图案LFT。
之后，通过灰化来除去图案化的抗蚀膜PR5。
接下来，如图17所示，形成n-型半导体区域LDM(图6的步骤S13)。
在该步骤S13中，首先，在半导体基板SB的上表面PS上涂敷抗蚀膜PR6，使用光刻技术对涂敷的抗蚀膜PR6进行图案化。抗蚀膜PR6被图案化成，在低耐压MISFET形成区域LR、功率晶体管形成区域PWR以及电阻元件形成区域RR中，半导体基板SB的上表面PS由抗蚀膜PR6覆盖。另一方面，抗蚀膜PR6被图案化成，在存储器形成区域MR中，半导体基板SB的上表面PS从抗蚀膜PR6露出。
接下来，使用图案化的抗蚀膜PR6作为掩模，将例如砷(As)或磷(P)等n型的杂质通过离子注入法向半导体基板SB导入。此时，在存储器形成区域MR中，以栅极电极CG为掩模，向半导体基板SB注入n型的杂质离子。
由此，在存储器形成区域MR中，在俯视观察下，在夹着栅极电极CG而位于两侧的部分的p型阱PWM的上层部分别形成n-型半导体区域LDM。n-型半导体区域LDM与栅极电极CG的两侧面分别匹配地形成。即，在俯视观察下，在与栅极电极CG相邻的部分的p型阱PWM的上层部形成与p型阱PWM的导电型相反的导电型的n-型半导体区域LDM。然后，通过例如灰化来除去图案化的抗蚀膜PR6。
接下来，如图18所示，形成n-型半导体区域LDL(图6的步骤S14)。
在该步骤S14中，首先，在半导体基板SB的上表面PS上涂敷抗蚀膜PR7，使用光刻技术对涂敷的抗蚀膜PR7进行图案化。抗蚀膜PR7被图案化成，在存储器形成区域MR、功率晶体管形成区域PWR以及电阻元件形成区域RR中，半导体基板SB的上表面PS由抗蚀膜PR6覆盖。另一方面，抗蚀膜PR6被图案化成，在低耐压MISFET形成区域LR中，半导体基板SB的上表面PS从抗蚀膜PR6露出。
接下来，使用图案化的抗蚀膜PR7作为掩模，将例如砷(As)或磷(P)等n型的杂质通过离子注入法向半导体基板SB导入。此时，在低耐压MISFET形成区域LR中，以栅极电极GE1为掩模，向半导体基板SB注入n型的杂质离子。
由此，在存储器形成区域MR中，在俯视观察下，在夹着栅极电极GE1而位于两侧的部分的p型阱PW的上层部分别形成n-型半导体区域LDL。n-型半导体区域LDL与栅极电极GE1的两侧面分别匹配地形成。即，在俯视观察下，在与栅极电极GE1相邻的部分的p型阱PW的上层部形成与p型阱PW的导电型相反的导电型的n-型半导体区域LDL。然后，例如通过灰化来除去图案化的抗蚀膜PR7。
接下来，如图19所示，形成侧壁间隔件SW(图6的步骤S15)。
在该步骤S15中，首先，在半导体基板SB的整个上表面PS形成侧壁间隔件用的绝缘膜IFS。绝缘膜IFS例如由氧化硅所构成的绝缘膜、氮化硅所构成的绝缘膜或者它们的层叠膜等构成。
接下来，例如通过各向异性蚀刻对绝缘膜IFS进行回蚀。这样，在存储器形成区域MR中，在栅极电极CG的两侧面选择性地留下绝缘膜IFS，由此在栅极电极CG的两侧面分别形成由绝缘膜IFS构成的侧壁间隔件SW。需要说明的是，侧壁间隔件SW也形成于栅极绝缘膜GIM的两侧面。
而且，在低耐压MISFET形成区域LR中，在栅极电极GE1的两侧面选择性地留下绝缘膜IFS，由此在栅极电极GE1的两侧面分别形成由绝缘膜IFS构成的侧壁间隔件SW。需要说明的是，各侧壁间隔件SW也形成于栅极绝缘膜GI1的各侧面。
而且，在功率晶体管形成区域PWR中，在栅极电极GE2的两侧面选择性地留下绝缘膜IFS，由此在栅极电极GE2的两侧面分别形成由绝缘膜IFS构成的侧壁间隔件SW。需要说明的是，各侧壁间隔件SW也形成于栅极绝缘膜GI2的侧面。
此外，在电阻元件形成区域RR中，在电阻体RB的两侧面选择性地留下绝缘膜IFS，由此在电阻体RB的两侧面分别形成由绝缘膜IFS构成的侧壁间隔件SW。需要说明的是，在残渣图案LFT的侧面也形成由绝缘膜IFS构成的侧壁间隔件SW。
接下来，如图20所示，形成n+型半导体区域NDM、NDL及NDF(图6的步骤S16)。
在该步骤S16中，首先，在半导体基板SB的上表面PS上涂敷抗蚀膜PR8，使用光刻技术对涂敷的抗蚀膜PR8进行图案化。抗蚀膜PR8被图案化成，在电阻元件形成区域RR中，半导体基板SB的上表面PS由抗蚀膜PR8覆盖，在存储器形成区域MR、低耐压MISFET形成区域LR以及功率晶体管形成区域PWR中，半导体基板SB的上表面PS从抗蚀膜PR8露出。
接下来，使用图案化的抗蚀膜PR8作为掩模，将例如砷(As)或磷(P)等n型的杂质通过离子注入法向半导体基板SB导入。此时，在存储器形成区域MR、低耐压MISFET形成区域LR及功率晶体管形成区域PWR中，以栅极电极CG、GE1、GE2及侧壁间隔件SW为掩模，向半导体基板SB注入n型的杂质离子。
由此，在存储器形成区域MR中，在俯视观察下，在夹着侧壁间隔件SW而位于与栅极电极CG相反的一侧的部分的p型阱PWM的上层部形成n+型半导体区域NDM。而且，在低耐压MISFET形成区域LR中，在俯视观察下，在夹着侧壁间隔件SW而位于与栅极电极GE1相反的一侧的部分的p型阱PWL的上层部形成n+型半导体区域NDL。此外，在功率晶体管形成区域PWR中，在俯视观察下，在夹着侧壁间隔件SW而位于与栅极电极GE2相反的一侧的部分的n型阱NW的上层部形成n+型半导体区域NDF。而且，在功率晶体管形成区域PWR中，在俯视观察下，在夹着侧壁间隔件SW而位于与栅极电极GE2相反的一侧的部分的p型阱PW的上层部形成n+型半导体区域NDF。
n+型半导体区域NDM在存储器形成区域MR中与侧壁间隔件SW匹配地形成。而且，n+型半导体区域NDL在低耐压MISFET形成区域LR中与侧壁间隔件SW匹配地形成，n+型半导体区域NDF在功率晶体管形成区域PWR中与侧壁间隔件SW匹配地形成。n+型半导体区域NDM的n型的杂质浓度比n-型半导体区域LDM的n型的杂质浓度高。n+型半导体区域NDL的n型的杂质浓度比n-型半导体区域LDL的n型的杂质浓度高。n+型半导体区域NDF的n型的杂质浓度比n型阱NW的n型的杂质浓度高。
由此，如图20所示，在存储器形成区域MR中，由p型阱PWM、栅极绝缘膜GIM、栅极电极CG、侧壁间隔件SW、n-型半导体区域LDM和n+型半导体区域NDM形成MONOS型晶体管MC。而且，由MONOS型晶体管MC形成作为非易失性存储器的存储器单元。
另一方面，如图20所示，在低耐压MISFET形成区域LR中，由p型阱PWL、栅极绝缘膜GI1、栅极电极GE1、侧壁间隔件SW、n-型半导体区域LDL和n+型半导体区域NDL形成低耐压MISFETQ1。
这样，在本实施方式中，一起形成MONOS型晶体管MC的n+型半导体区域NDM、低耐压MISFETQ1的n+型半导体区域NDL、功率晶体管Q2的n+型半导体区域NDF。由此，不需要用于新形成MONOS型晶体管的n+型半导体区域NDM的追加掩模。因此，根据本实施方式，能够削减由混载MONOS型晶体管引起的追加掩模。
然后，例如通过灰化来除去图案化的抗蚀膜PR8。
接下来，如图21所示，形成p+型半导体区域PDF(图6的步骤S17)。
在该步骤S17中，首先，在半导体基板SB的上表面PS上涂敷抗蚀膜PR9，使用光刻技术对涂敷的抗蚀膜PR9进行图案化。抗蚀膜PR9被图案化成，在电阻元件形成区域RR中，半导体基板SB的上表面PS由抗蚀膜PR9覆盖，在存储器形成区域MR及低耐压MISFET形成区域LR中，半导体基板SB的上表面PS从抗蚀膜PR9露出。而且，抗蚀膜PR9被图案化成，在功率晶体管形成区域PWR中的形成p+型半导体区域PDF的区域中，半导体基板SB的上表面PS从抗蚀膜PR9露出，在功率晶体管形成区域PWR中的形成p+型半导体区域PDF的区域以外的区域中，半导体基板SB的上表面PS由抗蚀膜PR9覆盖。
接下来，使用图案化的抗蚀膜PR9作为掩模，将例如硼(B)等p型的杂质通过离子注入法向半导体基板SB导入。此时，在功率晶体管形成区域PWR中，以图案化的抗蚀膜PR9为掩模，向半导体基板SB注入p型的杂质离子。
由此，在功率晶体管形成区域PWR中，在p型阱PW的上层部中的与n+型半导体区域NDF相邻的部分形成p+型半导体区域PDF。并且，在功率晶体管形成区域PWR中，由n型阱NWL、n型阱NW、p型阱PW、栅极绝缘膜GI2、栅极电极GE2、侧壁间隔件SW、n+型半导体区域NDF和p+型半导体区域PDF形成n沟道型的功率晶体管Q2。形成于n型阱NW的上层部的n+型半导体区域NDF是功率晶体管Q2的漏极区域。而且，p型阱PW是功率晶体管Q2的主体区域，形成于p型阱PW的上层部的n+型半导体区域NDF是功率晶体管Q2的源极区域，形成于p型阱PW的上层部的p+型半导体区域PDF是主体接触区域。
在此，为了使在图19～图21中通过离子注入而导入的n型杂质及p型杂质活性化，以1000～1050℃左右的高温进行热处理。为了防止杂质过度扩散而晶体管的短沟道特性劣化，高温保持的时间需要以1秒以下的短时间来进行。为了使由离子注入引起的损伤恢复，有时也在图19～图20所示的离子注入后进行热处理，但是在以1000～1050℃左右的高温进行的情况下，需要使高温保持的时间为1秒以下的短时间来进行，在使高温保持的时间为10分钟～1小时的情况下，需要将温度低温化成850～950℃。
此时，例如，形成n+型半导体区域NDL及NDF的工序包括离子注入n型的杂质的工序和之后对半导体基板SB进行热处理而使离子注入的杂质活性化的工序。而且，形成绝缘膜IFG(参照图13)的工序中的热处理温度比形成n+型半导体区域NDL及NDF的工序中的热处理温度高。而且，形成绝缘膜IFG(参照图13)的工序中的热处理时间比形成n+型半导体区域NDL及NDF的工序中的热处理时间长。
接下来，如图22所示，形成深槽分离区域DTI(图6的步骤S18)。在该步骤S18中，在划分功率晶体管形成区域PWR的元件分离区域STI形成贯通p-型外延层EP而到达n型埋入区域NBR的深槽分离区域DTI。
接下来，如图3所示，形成层间绝缘膜IL1及插塞PG(图6的步骤S19)。
在该步骤S19中，首先，在半导体基板SB的整个上表面PS以覆盖MONOS型晶体管MC、低耐压MISFETQ1、功率晶体管Q2及电阻体RB的方式形成层间绝缘膜IL1。层间绝缘膜IL1例如由氧化硅所构成的绝缘膜、或者氮化硅所构成的绝缘膜与氧化硅所构成的绝缘膜的层叠膜等构成。在通过例如CVD法形成了层间绝缘膜IL1之后，使层间绝缘膜IL1的上表面平坦化。
在该步骤S19中，接下来，形成贯通层间绝缘膜IL1的插塞PG。首先，以使用光刻而形成在层间绝缘膜IL1上的抗蚀剂图案(未图示)为蚀刻掩模，通过对层间绝缘膜IL1进行干法蚀刻而在层间绝缘膜IL1形成接触空穴CNT。接下来，在接触空穴CNT内，例如作为导电体部而形成由钨(W)等构成的导电性的插塞PG。
为了形成插塞PG，例如在包含接触空穴CNT的内部的层间绝缘膜IL1上形成例如由钛(Ti)膜、氮化钛(TiN)膜或者它们的层叠膜构成的势垒导体膜。然后，在该势垒导体膜上以填埋接触空穴CNT的方式形成由例如钨(W)膜等构成的主导体膜，通过CMP法或回蚀法等将层间绝缘膜IL1上的不需要的主导体膜及势垒导体膜除去。由此，能够形成插塞PG。需要说明的是，为了简化附图，在图3中，将构成插塞PG的势垒导体膜及主导体膜一体化而示出。
接触空穴CNT及埋入该接触空穴CNT的插塞PG分别形成在n+型半导体区域NDM、NDL、NDF以及p+型半导体区域PDF上，虽然图示省略，但是也分别形成在栅极电极CG、GE1、GE2以及电阻体RB上等。
接下来，如图3所示，形成层间绝缘膜IL2及配线ML1(图6的步骤S20)。
在该步骤S20中，首先，如图3所示，在形成了插塞PG的层间绝缘膜IL1上，形成例如由氧化硅构成的层间绝缘膜IL2。然后，使用光刻技术及蚀刻技术在层间绝缘膜IL2形成配线槽。然后，在包含配线槽内的层间绝缘膜IL2上形成铜(Cu)膜。然后，利用例如CMP法将露出在配线槽的内部以外的层间绝缘膜IL2上的铜膜研磨并除去，从而仅在形成于层间绝缘膜IL2的配线槽内留下铜膜。由此，能够形成配线ML1。这样，能够形成作为本实施方式的半导体装置的半导体芯片CHP。
需要说明的是，在本实施方式中，说明了膜CF1在电阻元件形成区域RR与低耐压MISFET形成区域LR及功率晶体管形成区域PWR之间一体地形成的例子。然而，膜CF1也可以在电阻元件形成区域RR与低耐压MISFET形成区域LR及功率晶体管形成区域PWR之间不是一体地形成。因此，在低耐压MISFET形成区域LR及功率晶体管形成区域PWR中，相当于膜CF1的膜可以通过与在电阻元件形成区域RR中形成膜CF1的工序不同的工序来形成。
但是，在膜CF1在电阻元件形成区域RR与低耐压MISFET形成区域LR及功率晶体管形成区域PWR之间一体地形成的情况下，与膜CF1不一体地形成的情况相比，能够减少半导体装置的制造工序的工序数。
而且，在本实施方式中，说明了形成由铜膜形成的配线ML1的例子，但是也可以形成例如由铝(Al)膜形成的配线ML1。
<电阻元件的失配特性>
接下来，关于电阻元件的失配特性，一边与比较例1及比较例2的半导体装置进行对比一边说明。在此，比较例1的半导体装置的制造方法除了不进行注入杂质离子IM2的工序这一点之外，与实施方式的半导体装置的制造方法相同。而且，比较例2的半导体装置在不具有非易失性存储器即存储器形成区域MR(参照图3)这一点上与比较例1的半导体装置及实施方式的半导体装置都不相同。即，在比较例2的半导体装置中，没有通过非易失性存储器构成添加电路。
图23是表示比较例1及比较例2的半导体装置的电阻元件的失配特性的坐标图。图23的纵轴是并联连接的N个电阻元件间的电阻差的标准偏差σ。由图23的纵轴表示的电阻差是以一定的电阻值R将电阻差ΔR标准化并以百分率表示的值。另一方面，图23的横轴是N个电阻元件R1的面积的总和的平方根的倒数。在将俯视观察下的电阻元件R1的电阻体RB的长度及宽度分别设为L(μm)及W(μm)时，N个电阻元件R1的面积的总和的平方根的倒数由1/(L·W·N)1/2表示。需要说明的是，将并联连接的N个电阻元件R1间的电阻差称为失配特性，将图23那样的标绘称为Pelgrom标绘。
图24是将比较例1中的MONOS型晶体管及电阻元件的周边放大表示的剖视图。图25是将实施方式中的MONOS型晶体管及电阻元件的周边放大表示的剖视图。在图24及图25中，将由双点划线分别包围的区域RG1及RG2放大表示。
如图23所示，在比较例1中，与比较例2相比，电阻元件R1的电阻变动增大，失配特性劣化。可认为其原因在于，在比较例1中，与比较例2相比，通过追加形成非易失性存储器时的热处理，电阻元件R1的电阻体RB包含的由多晶硅构成的膜部CF12的晶粒生长而粒径变大。
在比较例1中，与比较例2相比，半导体装置的制造工序中的热处理温度的最高温度较高。当半导体装置的制造工序中的热处理温度的最高温度升高时，会促进多晶硅膜的晶粒的生长。即，热处理温度会对多晶硅膜的晶粒的生长造成影响。
如前所述，形成绝缘膜IFG的工序中的热处理温度比形成n+型半导体区域NDL及NDF的工序中的热处理温度高。因此，从热处理温度的观点出发，形成绝缘膜IFG的工序中的热处理对多晶硅膜的晶粒的生长造成的影响大于形成n+型半导体区域NDL及NDF即晶体管的源极区域及漏极区域的工序中的热处理对多晶硅膜的晶粒的生长造成的影响。
尤其是，在形成MONOS型晶体管MC的栅极绝缘膜用的绝缘膜IF1、电荷蓄积膜EC及绝缘膜IF2时，由于例如以1150℃左右的高温实施2小时左右的热处理，因此会促进电阻元件R1的电阻体RB包含的多晶硅膜的晶粒的生长。如图24所示，在比较例1中，电阻元件R1的电阻体RB包含的膜部CF12中的多晶硅的晶粒GRN2的粒径与低耐压MISFETQ1的栅极电极GE1包含的导电膜CF11中的多晶硅的晶粒GRN1的粒径同样地较大。
另一方面，若半导体装置的制造工序中的热处理时间变长，则会促进多晶硅膜的晶粒的生长。即，热处理时间会对多晶硅膜的晶粒的生长造成影响。而且，如前所述，形成绝缘膜IFG的工序中的热处理时间比形成n+型半导体区域NDL及NDF的工序中的热处理时间长。因此，从热处理时间的观点出发，形成绝缘膜IFG的工序中的热处理对多晶硅膜的晶粒的生长造成的影响也大于形成n+型半导体区域NDL及NDF即晶体管的源极区域及漏极区域的工序中的热处理对多晶硅膜的晶粒的生长造成的影响。
在电阻元件R1的电阻体RB包含的由多晶硅构成的膜部CF12的晶粒GRN2的生长被促进的情况下，在由并联连接的N个(N为复数)的电阻元件R1构成的各组中，无法防止或抑制N个电阻元件R1间的电阻差不均，即所谓的电阻的失配特性劣化。因此，半导体装置的性能下降。
或者，为了防止或抑制电阻的失配特性劣化，也可以考虑增大电阻体RB的长度L及宽度W。然而，在增大了电阻体RB的长度L及宽度W的情况下，无法容易地使半导体装置小型化或集成化。
另一方面，在本实施方式中，在形成绝缘膜IFG之前，进行向膜CF1注入杂质离子IM2的工序。由注入了杂质IM21的膜CF1构成的膜部CF12与不注入杂质IM21的膜CF1例如导电膜CF11相比，能抑制晶粒的生长。因此，在由并联连接的N个(N为复数)的电阻元件R1构成的各组中，能够防止或抑制N个电阻元件R1间的电阻差不均，能够防止或抑制所谓的电阻的失配特性劣化，能够提高半导体装置的性能。
如图25所示，在本实施方式中，电阻元件R1的电阻体RB包含的膜部CF12中的多晶硅的晶粒GRN2的粒径小于低耐压MISFETQ1的栅极电极GE1包含的导电膜CF11中的多晶硅的晶粒GRN1的粒径。
杂质离子IM2与为了向多晶硅膜赋予导电性而离子注入的杂质即由磷(P)或砷(As)构成的n型的杂质或者由硼(B)构成的p型的杂质不同。如前所述，作为用于抑制晶粒的生长的杂质，可以使用从由第14族元素、氮(N)及第18族元素构成的组中选择出的至少一种元素。
如前所述，形成绝缘膜IFG的工序中的热处理温度比形成n+型半导体区域NDL的工序中的热处理温度高。而且，形成绝缘膜IFG的工序中的热处理时间比形成n+型半导体区域NDL及NDF的工序中的热处理时间长。因此，在本实施方式的半导体装置的制造方法即具有MONOS型晶体管MC的半导体装置的制造方法中抑制多晶硅的晶粒的生长的效果大于在不包含MONOS型晶体管MC的半导体装置的制造方法中抑制多晶硅的晶粒的生长的效果。
而且，在本实施方式中，可以不用为了防止或抑制电阻的失配特性劣化而增大电阻元件R1的电阻体RB的长度L及宽度W。因此，在增大了电阻元件R1的长度L及宽度W的情况下，能够容易地使半导体装置小型化或集成化。
<与低耐压MISFET的栅极电极形成于同一层的电阻体>
接下来，关于电阻元件R1的电阻体与低耐压MISFETQ1的栅极电极GE1形成于同一层的优点，一边与比较例3的半导体装置进行对比一边说明。比较例3的半导体装置与实施方式的半导体装置的不同点在于，形成于电阻元件形成区域RR的电阻元件R101的电阻体RB100不与形成于低耐压MISFET形成区域LR的栅极电极GE1形成于同一层，而是与形成于存储器形成区域MR的栅极电极CG形成于同一层。
图26是比较例3的半导体装置的主要部分俯视图。图27是实施方式的半导体装置的主要部分俯视图。需要说明的是，沿着图27的A-A线、B-B线及C-C线的剖视图分别相当于图3的存储器形成区域MR、低耐压MISFET形成区域LR及电阻元件形成区域RR的剖视图。需要说明的是，在图26及图27中，省略残渣图案LFT中的残渣部LFT2、LFT3以及元件分离区域STI(参照图3)的图示。而且，在图26中，实施方式的电阻体RB由双点划线表示，在图27中，比较例3的电阻体RB100及残渣部LFT101由双点划线表示。
如图26及图27所示，在比较例3的半导体装置及实施方式的半导体装置中，都是以包围存储器形成区域MR的方式设置交界区域BR，并在交界区域BR形成有残渣部LFT1。即，残渣部LFT1以包围MONOS型晶体管MC的方式形成。
这是因为，形成在存储器形成区域MR的内部形成的栅极电极CG包含的导电膜CF2的工序在形成在存储器形成区域MR的外部形成的例如栅极电极GE1包含的导电膜CF11的工序之后进行(MONOS-LAST)。
如前述的使用图7～图22所说明那样，在被称为MONOS-LAST的制造方法中，在主电路形成区域AR中形成了低耐压MISFETQ1及功率晶体管Q2等的阱及栅极电极用的导电膜之后，在存储器形成区域MR中形成MONOS型晶体管MC的阱及栅极绝缘膜用的绝缘膜。由此，在主电路形成区域AR中形成阱或栅极电极用的导电膜时，能够抑制对MONOS型晶体管MC施加过剩的热负荷。
另一方面，在比较例3的半导体装置中，与实施方式不同，以包围电阻元件形成区域RR的方式设置交界区域BR100，并在交界区域BR100形成残渣部LFT101。即，残渣部LFT101以包围电阻元件R101的电阻体RB100的方式形成。
这是因为，在比较例3中，与实施方式不同，电阻元件R101的电阻体RB100包含的由多晶硅构成的膜部CF112与MONOS型晶体管MC的栅极电极CG包含的导电膜CF2形成于同一层。即，这是因为，在比较例3中，形成在电阻元件形成区域RR的内部形成的电阻元件R101的电阻体RB100包含的膜部CF112形成的工序在形成在电阻元件形成区域RR的外部形成的例如低耐压MISFETQ1的栅极电极GE1包含的导电膜CF11的工序之后进行。
在比较例3的半导体装置中，由于以包围电阻元件R101的方式形成残渣部LFT101，因此面积与在电阻元件R101的周围配置残渣部LFT101相应地增加。因此，无法容易地使比较例3的半导体装置小型化或集成化。
另一方面，如图27所示，在实施方式的半导体装置中，由于电阻体RB与低耐压MISFETQ1的栅极电极GE1形成于同一层，因此与比较例3的半导体装置不同，在电阻元件R1的周围不形成残渣部。因此，在实施方式的半导体装置中，与比较例3的半导体装置相比，能够防止面积与在电阻元件R1的周围配置残渣部相应地增加。因此，既能进行被称为MONOS-LAST的制造方法而抑制对MONOS型晶体管施加过剩的热负荷，又能容易地使实施方式的半导体装置小型化或集成化。
需要说明的是，虽然在图27中省略图示，但是电阻体RB与功率晶体管Q2的栅极电极GE2形成于同一层的优点也和电阻体RB与低耐压MISFETQ1的栅极电极GE1形成于同一层的优点相同。
以上，虽然基于实施方式具体地说明了由本申请的发明人完成的发明，但是本发明不限定于前述实施方式，显然可以在不脱离其主旨的范围内进行各种变更。

Claims (14)

1.一种半导体装置的制造方法，具有：
(a)工序，准备半导体基板；
(b)工序，在所述半导体基板的主面的第一区域中，在所述半导体基板的所述主面形成第一绝缘膜；
(c)工序，在所述半导体基板的所述主面的第二区域中，在所述半导体基板的所述主面形成第二绝缘膜；
(d)工序，在所述第一绝缘膜上及所述第二绝缘膜上形成由硅构成的第一膜；
(e)工序，向形成在所述第二绝缘膜上的部分的所述第一膜离子注入第一导电型的第一杂质，来形成由离子注入了所述第一杂质的部分的所述第一膜构成的第一导电膜；
(f)工序，向形成在所述第一绝缘膜上的部分的所述第一膜离子注入第二杂质，来形成由离子注入了所述第二杂质的部分的所述第一膜构成的第一膜部；
(g)工序，在所述(f)工序之后，在所述半导体基板的所述主面的第三区域中，在所述半导体基板的所述主面形成内部具有电荷蓄积部的第三绝缘膜；
(h)工序，在所述第三绝缘膜上形成第二导电膜；
(i)工序，对所述第二导电膜进行图案化，形成由所述第二导电膜构成的第一栅极电极，并形成由所述第一栅极电极与所述半导体基板之间的部分的所述第三绝缘膜构成的第一栅极绝缘膜；
(j)工序，对所述第一膜部进行图案化，形成由所述第一膜部构成的电阻体；以及
(k)工序，对所述第一导电膜进行图案化，形成由所述第一导电膜构成的第二栅极电极，并形成由所述第二栅极电极与所述半导体基板之间的部分的所述第二绝缘膜构成的第二栅极绝缘膜，其中，
在所述(a)工序中，准备在所述第二区域中具有形成于所述半导体基板的所述主面侧的第二导电型的第一半导体区域的所述半导体基板，
所述半导体装置的制造方法还具有：(l)工序，在俯视观察下，在与所述第二栅极电极相邻的部分的所述第一半导体区域的上层部形成与所述第二导电型相反的第三导电型的第二半导体区域，
所述(g)工序包括：
(g1)工序，在所述第三区域中，向所述半导体基板的所述主面堆积所述第三绝缘膜；以及
(g2)工序，对所述半导体基板进行热处理，
所述(l)工序包括：
(l1)工序，在俯视观察下，向与所述第二栅极电极相邻的部分的所述第一半导体区域的上层部离子注入所述第三导电型的第三杂质；以及
(l2)工序，在所述(l1)工序之后，对所述半导体基板进行热处理，
所述第二杂质由从第14族元素及第18族元素所构成的组中选择出的至少一种元素形成，
所述(g2)工序中的热处理温度比所述(l2)工序中的热处理温度高。
2.根据权利要求1所述的半导体装置的制造方法，其中，
所述(g2)工序中的热处理时间比所述(l2)工序中的热处理时间长。
3.根据权利要求1所述的半导体装置的制造方法，其中，
在所述(d)工序中，在所述第三区域中，在所述半导体基板上形成所述第一膜，
在所述(g)工序中，在所述第一膜部上及所述第一导电膜上形成所述第三绝缘膜，
所述半导体装置的制造方法还具有：(m)工序，在所述(f)工序之后，在所述(g)工序之前，在所述第三区域中除去所述第一膜，在所述第一区域中留下所述第一膜部，在所述第二区域中留下所述第一导电膜。
4.根据权利要求1所述的半导体装置的制造方法，其中，
利用所述(f)工序形成的所述第一膜部的厚度方向上的所述第二杂质的浓度分布在所述第一膜部的上表面与所述第一膜部的下表面之间具有峰值，
所述峰值配置在比所述第一膜部的所述上表面与所述第一膜部的所述下表面的中间靠所述第一膜部的所述下表面侧处。
5.根据权利要求1所述的半导体装置的制造方法，还具有：
(n)工序，在所述(f)工序之后，在所述(g)工序之前，向所述第一膜部注入第四导电型的第四杂质。
6.根据权利要求1所述的半导体装置的制造方法，其中，
所述第二杂质由从碳、硅、锗及氩所构成的组中选择出的至少一种元素形成。
7.根据权利要求3所述的半导体装置的制造方法，其中，
在所述(g)工序中，在所述第一导电膜的表面形成所述第三绝缘膜，
在所述(i)工序中，在所述第三区域中形成所述第一栅极电极，
在所述(i)工序中，通过对所述第二导电膜进行回蚀，从而在所述第一导电膜的侧面隔着所述第三绝缘膜留下所述第二导电膜而形成侧壁部，除去隔着所述第三绝缘膜而形成在所述第一导电膜的上表面的部分的所述第二导电膜，并除去隔着所述第三绝缘膜而形成在所述第一膜部上的部分的所述第二导电膜，
所述半导体装置的制造方法还具有：(o)工序，在所述(i)工序之后且所述(j)工序及所述(k)工序之前，除去从所述第二导电膜露出的部分的所述第三绝缘膜。
8.根据权利要求7所述的半导体装置的制造方法，具有：
(p)工序，在所述(g)工序之前，在所述第三区域中，在所述半导体基板的所述主面侧形成第五导电型的第二半导体区域；以及
(q)工序，在俯视观察下，在与所述第一栅极电极相邻的部分的所述第二半导体区域的上层部形成与所述第五导电型相反的第六导电型的第三半导体区域。
9.根据权利要求1所述的半导体装置的制造方法，其中，
所述第三绝缘膜包括第一氧化硅膜、所述第一氧化硅膜上的氮化硅膜和所述氮化硅膜上的第二氧化硅膜，
所述(g1)工序包括：
(g3)工序，在所述第三区域中，向所述半导体基板的所述主面堆积所述第一氧化硅膜；
(g4)工序，在所述第一氧化硅膜上堆积所述氮化硅膜；以及
(g5)工序，在所述氮化硅膜上堆积所述第二氧化硅膜。
10.根据权利要求1所述的半导体装置的制造方法，其中，
所述半导体装置具有电阻元件、晶体管及非易失性存储器，
所述电阻元件由所述电阻体形成，
所述晶体管由所述第二栅极电极及所述第二栅极绝缘膜形成，
所述非易失性存储器由所述第一栅极电极及所述第一栅极绝缘膜形成。
11.根据权利要求10所述的半导体装置的制造方法，其中，
所述晶体管是LDMOSFET。
12.一种半导体装置的制造方法，具有：
(a)工序，准备半导体基板；
(b)工序，在所述半导体基板的主面的第一区域中，在所述半导体基板的所述主面形成第一绝缘膜；
(c)工序，在所述半导体基板的所述主面的第二区域中，在所述半导体基板的所述主面形成第二绝缘膜；
(f)工序，在所述第一绝缘膜上形成了由硅构成的第一膜之后，向所述第一膜离子注入第二杂质，来形成由离子注入了所述第二杂质的部分的所述第一膜构成的第一膜部；
(g)工序，在所述(f)工序之后，在所述半导体基板的所述主面的第三区域中，在所述半导体基板的所述主面形成内部具有电荷蓄积部的第三绝缘膜；
(h)工序，在所述第三绝缘膜上形成第二导电膜；
(i)工序，对所述第二导电膜进行图案化，形成由所述第二导电膜构成的第一栅极电极，并形成由所述第一栅极电极与所述半导体基板之间的部分的所述第三绝缘膜构成的第一栅极绝缘膜；以及
(j)工序，对所述第一膜部进行图案化，形成由所述第一膜部构成的电阻体，
所述(g)工序包括：
(g1)工序，在所述第三区域中，向所述半导体基板的所述主面堆积所述第三绝缘膜；以及
(g2)工序，对所述半导体基板进行热处理。
13.根据权利要求12所述的半导体装置的制造方法，其中，
所述第二杂质由从第14族元素及第18族元素所构成的组中选择出的至少一种元素形成。
14.根据权利要求12所述的半导体装置的制造方法，其中，
所述第二杂质由从碳、硅、锗及氩所构成的组中选择出的至少一种元素形成。
CN201610675875.0A 2015-08-20 2016-08-16 半导体装置的制造方法 Active CN106469733B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015-163136 2015-08-20
JP2015163136A JP6556556B2 (ja) 2015-08-20 2015-08-20 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
CN106469733A true CN106469733A (zh) 2017-03-01
CN106469733B CN106469733B (zh) 2021-12-07

Family

ID=56737909

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610675875.0A Active CN106469733B (zh) 2015-08-20 2016-08-16 半导体装置的制造方法

Country Status (6)

Country Link
US (2) US9876024B2 (zh)
EP (1) EP3144959A3 (zh)
JP (1) JP6556556B2 (zh)
KR (1) KR20170022899A (zh)
CN (1) CN106469733B (zh)
TW (1) TW201717356A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111696985A (zh) * 2019-03-13 2020-09-22 艾普凌科有限公司 半导体装置及其制造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6556556B2 (ja) * 2015-08-20 2019-08-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20170084628A1 (en) * 2015-09-18 2017-03-23 Qualcomm Incorporated Substrate-transferred, deep trench isolation silicon-on-insulator (soi) semiconductor devices formed from bulk semiconductor wafers
CN107785420B (zh) * 2016-08-29 2020-05-08 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
JP2019079845A (ja) * 2017-10-20 2019-05-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006196650A (ja) * 2005-01-13 2006-07-27 Sharp Corp 半導体不揮発性メモリ装置およびその消去方法
CN1866525A (zh) * 2005-05-18 2006-11-22 三星电子株式会社 非易失性存储器件
CN101702408A (zh) * 2005-03-30 2010-05-05 富士通微电子株式会社 半导体装置及其制造方法
US20130119480A1 (en) * 2011-11-11 2013-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit resistor
CN103855094A (zh) * 2012-11-30 2014-06-11 中国科学院微电子研究所 半导体器件及其制造方法
CN104517904A (zh) * 2013-09-27 2015-04-15 台湾积体电路制造股份有限公司 存储器件及其制造方法
WO2015196515A1 (zh) * 2014-06-23 2015-12-30 中国科学院微电子研究所 三维半导体器件及其制造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4032494B2 (ja) 1998-04-15 2008-01-16 ソニー株式会社 半導体装置およびその製造方法
SE513116C2 (sv) 1998-11-13 2000-07-10 Ericsson Telefon Ab L M Polykiselresistor och sätt att framställa sådan
JP4451594B2 (ja) * 2002-12-19 2010-04-14 株式会社ルネサステクノロジ 半導体集積回路装置及びその製造方法
KR100648283B1 (ko) * 2005-03-16 2006-11-23 삼성전자주식회사 비휘발성 메모리 장치를 형성하는 방법 및 그에 의해형성된 비휘발성 메모리 장치
JP5086558B2 (ja) 2006-04-04 2012-11-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2010076824A1 (en) * 2008-12-30 2010-07-08 Meotto Umberto M Integration of resistors and capacitors in charge trap memory device fabrication
JP2011222745A (ja) * 2010-04-09 2011-11-04 Renesas Electronics Corp 半導体装置の製造方法
US8987096B2 (en) * 2012-02-07 2015-03-24 United Microelectronics Corp. Semiconductor process
JP6120609B2 (ja) * 2013-02-25 2017-04-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
CN106298671A (zh) * 2015-05-11 2017-01-04 联华电子股份有限公司 具sonos存储单元的非挥发性存储器的制造方法
JP6556556B2 (ja) 2015-08-20 2019-08-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006196650A (ja) * 2005-01-13 2006-07-27 Sharp Corp 半導体不揮発性メモリ装置およびその消去方法
CN101702408A (zh) * 2005-03-30 2010-05-05 富士通微电子株式会社 半导体装置及其制造方法
CN1866525A (zh) * 2005-05-18 2006-11-22 三星电子株式会社 非易失性存储器件
US20130119480A1 (en) * 2011-11-11 2013-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit resistor
CN103855094A (zh) * 2012-11-30 2014-06-11 中国科学院微电子研究所 半导体器件及其制造方法
CN104517904A (zh) * 2013-09-27 2015-04-15 台湾积体电路制造股份有限公司 存储器件及其制造方法
WO2015196515A1 (zh) * 2014-06-23 2015-12-30 中国科学院微电子研究所 三维半导体器件及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111696985A (zh) * 2019-03-13 2020-09-22 艾普凌科有限公司 半导体装置及其制造方法
CN111696985B (zh) * 2019-03-13 2023-10-13 艾普凌科有限公司 半导体装置及其制造方法

Also Published As

Publication number Publication date
US9876024B2 (en) 2018-01-23
TW201717356A (zh) 2017-05-16
US10141325B2 (en) 2018-11-27
EP3144959A2 (en) 2017-03-22
CN106469733B (zh) 2021-12-07
JP6556556B2 (ja) 2019-08-07
US20170053931A1 (en) 2017-02-23
JP2017041569A (ja) 2017-02-23
EP3144959A3 (en) 2017-05-17
KR20170022899A (ko) 2017-03-02
US20170186764A1 (en) 2017-06-29

Similar Documents

Publication Publication Date Title
CN101030556B (zh) 半导体器件的制造方法
CN105448843B (zh) 制造半导体器件的方法
JP6081228B2 (ja) 半導体装置およびその製造方法
CN101533803B (zh) 非易失性半导体存储装置的制造方法和非易失性半导体存储装置
US10651188B2 (en) Semiconductor device and a manufacturing method thereof
US9905429B2 (en) Semiconductor device and a manufacturing method thereof
CN106486423B (zh) 半导体器件及其制造方法
CN106469733A (zh) 半导体装置的制造方法
TWI644396B (zh) 半導體裝置及其製造方法
CN106024889A (zh) 半导体器件及其制造方法
CN107026175A (zh) 半导体器件及其制造方法
JP2012216857A (ja) 半導体装置の製造方法
US8633079B2 (en) Method for fabricating a SONOS memory

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant