CN104517904A - 存储器件及其制造方法 - Google Patents

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Abstract

本发明提供了一种器件，包括：控制栅极结构、存储器栅极结构、电荷存储层、第一间隔件、第二间隔件、第一漏极/源极区以及第二漏极/源极区，其中，控制栅极结构位于衬底上方；存储器栅极结构位于衬底上方，其中，存储器栅极结构包括存储器栅电极和存储器栅极间隔件，并且存储器栅电极是L形结构；电荷存储层形成在控制栅极结构和存储器栅极结构之间；第一间隔件沿着存储器栅极结构的侧壁；第二间隔件位于存储器栅极结构的顶面上方；第一漏极/源极区形成在衬底中并且邻近存储器栅极结构；以及第二漏极/源极区形成在衬底中并且邻近控制栅极结构。本发明涉及一种存储器件及其制造方法。

Description

存储器件及其制造方法
技术领域
本发明涉及一种存储器件及其制造方法。
背景技术
诸如笔记本电脑的现代电子设备包括各种存储器以存储信息。存储器电路包括两种主要类别。一种是易失性存储器；另一种是非易失性存储器。易失性存储器包括随机存取存储器(RAM)，RAM可以进一步分成两种子类别：静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。因为它们在掉电时将失去它们存储的信息，所以SRAM和DRAM均是易失性的。另一方面，非易失性存储器可以保存存储在其上的数据。非易失性存储器包括各种子类别，诸如只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)和闪存。
一种类型的EEPROM存储器件称为闪存器件。近年来，闪存已变得越来越流行。典型的闪存包括具有成行和成列布置的大量存储单元的存储器阵列。每个存储器单元均被制造为具有漏极区、源极区、控制栅极和浮动栅极的场效应晶体管。
浮动栅极设置在衬底之上。浮动栅极位于源极区和漏极区之间，但是通过氧化物层与源极区以及漏极区分隔开。浮动栅极可以由诸如多晶硅(“poly”)和/或一些其他导电材料的合适的材料形成。氧化物层可以由二氧化硅(SiO2)等形成。控制栅极可以设置在浮动栅极上方。控制栅极和浮动栅极可以由薄氧化物层分隔开。
在操作中，浮动栅极能够保持电荷并且通过氧化物层与包含在衬底中的源极区以及漏极区分隔开。每个存储器单元均可以通过注入来自于衬底并且穿过氧化物层的电子而带有电荷。在擦除操作期间，可以通过将电子隧穿至源极区或擦除栅极来从浮动栅极去除该电荷。因此通过浮动栅极中的电荷存在与否来确定闪存单元中的数据。
发明内容
为了解决现有技术中存在的问题，根据本发明的一方面，提供了一种方法，包括：在衬底上方形成控制栅极结构；在所述控制栅极结构上方沉积电荷存储层；在所述电荷存储层上方沉积存储器栅极层，其中，所述存储器栅极层与所述电荷存储层共形；在所述存储器栅极层上方沉积第一介电层；对所述第一介电层和所述存储器栅极层施加第一蚀刻工艺以形成第一存储器栅极结构，其中：沿着所述控制栅极结构的侧壁形成所述第一存储器栅极结构；和所述存储器栅极层的保留部分是L形结构；沿着所述第一存储器栅极结构的侧壁形成第一间隔件；对所述电荷存储层施加第二蚀刻工艺以形成L形电荷存储层，其中，所述L形电荷存储层位于所述第一存储器栅极结构和所述控制栅极结构之间；对所述存储器栅极结构的上部凹进；以及在所述存储器栅极结构上方形成第二间隔件。
在上述方法中，还包括：形成邻近所述存储器栅极结构的第一漏极/源极区和邻近所述控制栅极结构的第二漏极/源极区；在所述第一漏极/源极区上方形成第一自对准硅化物区；以及在所述第二漏极/源极区上方形成第二自对准硅化物区。
在上述方法中，还包括：在所述衬底上方沉积栅极介电层；在所述栅极介电层上方沉积控制栅电极层；在所述控制栅电极层上方沉积第一硬掩模层；在所述第一硬掩模层上方沉积第二硬掩模层；以及通过图案化工艺形成所述控制栅极结构。
在上述方法中，还包括：在所述衬底和所述控制栅极结构上方形成第一氧化物层；在所述第一氧化物层上方形成所述电荷存储层，其中，所述电荷存储层是硅点层；以及在所述电荷存储层上方形成第二氧化物层。
在上述方法中，所述第一栅极结构包括L形存储器栅电极层。
在上述方法中，通过间隔件和氧化物覆盖所述L形存储器栅电极层。
在上述方法中，还包括：在所述存储器栅极结构和所述控制栅极结构上方形成接触蚀刻停止层(CESL)；在所述接触蚀刻停止层上方沉积层间介电层，其中，所述存储器栅极结构和所述控制栅极结构嵌入在所述层间介电层中；对所述层间介电层实施化学机械抛光工艺直到暴露出所述控制栅极的顶面；以及形成连接至所述第一漏极/源极区和所述第二漏极/源极区的接触插塞。
根据本发明的另一方面，还提供了一种方法，包括：在衬底上方形成控制栅极结构；在所述控制栅极结构上方形成氧化物-硅-氧化物层；在所述氧化物-硅-氧化物层上方沉积存储器栅极层，其中，所述存储器栅极层是共形膜；在所述存储器栅极层上方沉积存储器栅极间隔件层；通过第一蚀刻工艺形成第一存储器栅极结构，其中，沿着所述控制栅极结构的侧壁形成所述第一存储器栅极结构；沿着所述第一存储器栅极结构的侧壁形成第一间隔件；对所述氧化物-硅-氧化物层的顶部氧化物层施加第二蚀刻工艺；对所述氧化物-硅-氧化物层的硅点层和所述第一存储器栅极结构的所述存储器栅极层施加第三蚀刻工艺；在所述存储器栅极结构上方形成第二间隔件；以及形成邻近所述存储器栅极结构的第一漏极/源极区和邻近所述控制栅极结构的第二漏极/源极区。
在上述方法中，还包括：在所述衬底和所述控制栅极结构上方形成底部氧化物层；在所述底部氧化物层上方形成所述硅点层；以及在所述硅点层上方形成所述顶部氧化物层。
在上述方法中，所述底部氧化物层的厚度为约50埃；所述硅点层的厚度为约100埃；以及所述顶部氧化物层的厚度为约100埃。
在上述方法中，还包括：形成邻近所述存储器栅极结构的开口；将多种导电材料填入所述开口内以形成导电区，其中，所述导电区电连接至所述存储器栅极结构；以及在所述导电区上方形成接触插塞，其中，所述接触插塞电连接至所述导电区。
在上述方法中，在通过所述第一蚀刻工艺形成所述第一存储器栅极结构的步骤期间，由所述存储器栅极间隔件层的侧壁部分的厚度确定所述存储器栅极结构的临界尺寸。
在上述方法中，通过各向同性干蚀刻工艺去除所述氧化物-硅-氧化物层的硅点层的暴露部分。
在上述方法中，所述硅点层是电荷存储层。
根据本发明的又一方面，还提供了一种装置，包括：控制栅极结构，位于衬底上方；存储器栅极结构，位于所述衬底上方，其中：所述存储器栅极结构包括存储器栅电极和存储器栅极间隔件，并且所述存储器栅电极是L形结构；电荷存储层，形成在所述控制栅极结构和所述存储器栅极结构之间；第一间隔件，沿着所述存储器栅极结构的侧壁；第二间隔件，位于所述存储器栅极结构的顶面上方；第一漏极/源极区，形成在所述衬底中并且邻近所述存储器栅极结构；以及第二漏极/源极区，形成在所述衬底中并且邻近所述控制栅极结构。
在上述装置中，所述电荷存储层是L形层。
在上述装置中，所述L形层的水平侧形成在所述存储器栅极结构和所述衬底之间；以及所述L形层的垂直侧形成在所述存储器栅极结构和所述控制栅极结构之间。
在上述装置中，所述电荷存储层是硅点层。
在上述装置中，还包括：氧化物层，形成在所述电荷存储层和所述存储器栅极结构之间。
在上述装置中，所述存储器栅极间隔件由氮化硅形成；所述第一间隔件由氮化硅形成；以及所述第二间隔件由氮化硅形成。
附图说明
为了更完全地理解本发明及其优势，现在将参考结合附图作出的以下描述，其中：
图1示出了根据本发明的各个实施例的存储器结构的截面图；
图2示出了根据本发明的各个实施例的具有在衬底上方形成的控制栅极的半导体器件的截面图；
图3示出了根据本发明的各个实施例的在图2中示出的栅极结构上方形成O-Si-O结构之后的图2中示出的半导体器件的截面图；
图4示出了根据本发明的各个实施例的在衬底上方沉积存储器栅电极层之后的图3中示出的半导体器件的截面图；
图5示出了根据本发明的各个实施例的在半导体器件上方沉积存储器栅极间隔件层之后的图4中示出的半导体器件的截面图；
图6示出了根据本发明的各个实施例的在对半导体器件施加蚀刻工艺之后的图5中示出的半导体器件的截面图；
图7示出了根据本发明各个实施例的将多个间隔件形成在它们相应的存储器栅极结构上方之后的图6中示出的半导体器件的截面图；
图8示出了根据本发明的各个实施例的在对光刻胶层施加图案化工艺之后的图7中示出的半导体器件的截面图；
图9A示出了根据本发明的各个实施例的在对半导体器件施加蚀刻工艺之后的图8中示出的半导体器件的截面图；
图9B示出了根据本发明的各个实施例的进行各向同性干蚀刻工艺的腔室的简化图；
图10示出了根据本发明的各个实施例的在对剩余的光刻胶层施加光刻胶去除工艺之后的图9A中示出的半导体器件的截面图；
图11示出了根据本发明的各个实施例的在对第二氧化物层施加蚀刻工艺之后的图10中示出的半导体器件的截面图；
图12示出了根据本发明的各个实施例的在对半导体器件施加蚀刻工艺之后的图11中示出的半导体器件的截面图；
图13示出了根据本发明的各个实施例的在对半导体器件施加间隔件沉积之后的图12中示出的半导体器件的截面图；
图14示出了根据本发明的各个实施例的在对半导体器件施加离子注入工艺之后的图13中示出的半导体器件的截面图；
图15示出了根据本发明的各个实施例的在半导体器件上形成接触蚀刻停止层(CESL)之后的图14中示出的半导体器件的截面图；
图16示出了根据本发明的各个实施例的在对半导体器件的顶面施加化学机械抛光(CMP)工艺之后的图15中示出的半导体器件的截面图；
图17示出了根据本发明的各个实施例的在半导体器件中形成多个接触件之后的图16中示出的半导体器件的截面图；
图18示出了根据本发明的各个实施例的存储器结构的顶视图；以及
图19示出了根据本发明的各个实施例的图18中示出的顶视图的一部分和存储器结构的相应的截面图。
除非另有说明，否则不同图中的相应标号和字符通常指的是相应的部件。绘制图以清楚地说明各个实施例的相关方面并且不必按比例绘制图。
具体实施方式
下面详细地讨论了本实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中体现的适用的发明构思。讨论的具体实施例仅是对制造和使用本发明的具体方式的说明，但不限制本发明的范围。
将结合具体环境(即，闪存器件)中的实施例对本发明进行描述。然而，本发明的实施例也可以应用于各种存储器件。此后，将参考附图详细地解释各个实施例。
图1示出了根据本发明的各个实施例的存储器结构的截面图。在一些实施例中，存储器结构100可以是具有第一漏极/源极区104和第二漏极/源极区106的闪存单元。
存储器结构100包括栅极结构，该栅极结构包括控制栅极114和存储器栅极112。控制栅极114和存储器栅极112均形成在衬底102上方。如图1所示，存储器栅极112是L形结构。
存储器结构100还包括电荷存储层116。如图1所示，电荷存储层116是L形层。L形层的水平侧形成在衬底102和存储器栅极112的水平侧之间。L形层的垂直侧形成在存储器栅极112的垂直侧和控制栅极114之间。
应该注意，如图1所示，介电材料围绕电荷存储层116。因此，电荷存储层116分别与存储器栅极112、控制栅极114和衬底102隔离。
如图1所示，由诸如氮化硅层117等的介电层保护存储器栅极112的顶面。这样的介电层有助于防止在存储器栅极112的顶部上形成自对准硅化物层。图1还示出，沿着存储器栅极112的侧壁可以形成有两个间隔件。更具体地，沿着存储器栅极112的垂直侧形成第一间隔件119。第一间隔件层119的一端与存储器栅极112的水平侧直接接触。沿着第一间隔件119的侧壁以及存储器栅极112的水平侧的侧壁形成第二间隔件118。在一些实施例中，间隔件层118有助于在硅点去除工艺期间保护存储器栅极112。将在下文中参考图12描述硅点去除工艺。
存储器结构100可以包括各种半导体区。为了清楚地说明各个实施例的创造性方面，本文中仅详细地描述一些区域。下面将结合图2至图17描述存储器结构100的其余半导体区。
图2至图17示出了根据本发明的各个实施例的制造图1中示出的存储器结构的中间步骤。图2示出了根据本发明的各个实施例的具有在衬底上方形成的控制栅极的半导体器件的截面图。如图2所示，在衬底102上方可以形成多个栅极结构201和203。应该注意，虽然图2示出了两个栅极结构，但是半导体器件200可以容纳任何数量的栅极结构。
衬底102可以由硅形成，然而它也可以由诸如硅、锗、镓、砷和它们的组合的其他III族、IV族和/或V族元素形成。衬底102也可以是以块状硅衬底或绝缘体上硅(SOI)衬底的形式。
在形成图2中示出的栅极结构201和203中，在衬底102上方沉积栅极介电层202，并且在栅极介电层202上方形成诸如多晶硅层204的栅电极层。在多晶硅层204上方形成包括氧化物层206和氮化物层208的硬掩模结构。为了形成图2中示出的栅极结构201和203，可以在硬掩模结构上方形成光刻胶层(未示出)，并且对光刻胶层施加图案化工艺。在蚀刻工艺之后，形成如图2所示的栅极结构201和203。
栅极介电层202可以是诸如氧化硅、氮氧化硅、氮化硅、氧化物、含氮的氧化物或它们的组合等的介电材料。栅极介电层202可以具有大于约4的相对介电常数值。这样的材料的其他实例包括氧化铝、氧化镧、氧化铪、氧化锆、氮氧化铪或它们的组合。
在一些实施例中，栅电极层204可以由多晶硅形成。可以通过低压化学汽相沉积(LPCVD)来沉积厚度介于约至约的范围内(诸如约)的掺杂或未掺杂的多晶硅来形成栅电极层204。
在可选实施例中，栅电极层204可以包括诸如金属(例如，钽、钛、钼、钨、铂、铝、铪、钌)、金属硅化物(例如，硅化钛、硅化钴、硅化镍、硅化钽)、金属氮化物(例如，氮化钛、氮化钽)、掺杂的多晶硅的导电材料、其他导电材料或它们的组合等。
图3示出了根据本发明的各个实施例的在图2中示出的栅极结构上方形成氧化物-硅-氧化物(O-Si-O)结构之后的图2中示出的半导体器件的截面图。该O-Si-O结构包括第一氧化物层302、硅点层304和第二氧化物层306。如图3所示，第一氧化物层302沉积在衬底102的顶面、栅极结构的侧壁和栅极结构的顶面上方。在一些实施例中，第一氧化物层302的厚度为约
在第一氧化物层302上方形成硅点层304。在一些实施例中，硅点层304的厚度为约可以通过使用诸如LPCVD和/或等离子体增强化学汽相沉积(PECVD)等的合适的沉积技术来形成硅点层304。可以将半导体器件200放置在低压熔炉(未示出)内。沉积工艺的反应气体可以包括SiH4等。反应气体可以与诸如N2和/或Ar等的载气混合。
在一些实施例中，硅点形成工艺的温度介于约400℃至约800℃的范围内。反应气体的流速介于约5标准升/分钟(SLM)至约20SLM的范围内。硅点形成工艺的压力介于约5托至约20托的范围内。
如图3所示，通过合适的半导体沉积技术在硅点层304的顶面上方沉积第二氧化物层306。在一些实施例中，第二氧化物层306的厚度为约
图4示出了根据本发明的各个实施例的在衬底上方沉积存储器栅电极层之后的图3中示出的半导体器件的截面图。存储器栅电极层402可以由诸如多晶硅的合适的材料形成。使用诸如化学汽相沉积(CVD)等的合适的沉积技术在半导体器件200上方沉积存储器栅电极层402。如图4所示，存储器栅电极层402可以与下面的形貌特征(诸如硅点层304的形状)共形。换句话说，存储器栅电极层402是在半导体器件200上沉积的共形层。
图5示出了根据本发明的各个实施例的在半导体器件上方沉积存储器栅极间隔件层之后的图4中示出的半导体器件的截面图。在一些实施例中，存储器栅极间隔件层502由诸如氮化硅等的合适的材料形成。可以通过合适的半导体沉积技术在存储器栅电极层402上方沉积存储器栅极间隔件层502。
应该注意，存储器栅极间隔件层502的厚度可以确定诸如存储器栅极112(未示出，但在图1中示出)的宽度的临界尺寸。具体地，存储器栅极间隔件层502的侧壁部分504的厚度可以确定存储器栅极112的形状。下面将结合图6描述存储器栅极结构的具体制造工艺和产生的形状。
图6示出了根据本发明的各个实施例的在对半导体器件施加蚀刻工艺之后的图5中示出的半导体器件的截面图。对半导体器件200施加蚀刻工艺。因此，通过控制蚀刻工艺的强度和方向，已经去除了存储器栅电极层402的一部分和存储器栅极间隔件层502的一部分。如图6所示，蚀刻工艺停止于第二氧化物层306的顶面上。。
如图6所示，在蚀刻工艺完成之后，可由此产生三个存储器栅极结构，即，第一存储器栅极结构602、第二存储器栅极结构604和第三存储器栅极结构606。如图6所示，第一存储器栅极结构602和第二存储器栅极结构604分别沿着第一控制栅极结构201和第二控制栅极结构203的侧壁形成。第三存储器栅极结构606形成在第一控制栅极结构201和第二控制栅极结构203之间。
应该注意，以上描述的蚀刻工艺是自对准存储器栅极蚀刻工艺，这是因为产生的存储器栅极结构的临界尺寸由存储器栅极间隔件层502的形状确定。如图6所示，已经去除了位于存储器栅极间隔件层502的水平侧的下面的存储器栅电极层402的一部分。结果，存储器栅电极层的剩余部分是L形结构。在一些实施例中，L形结构的水平侧的宽度由存储器栅极间隔件层502的侧壁部分的厚度确定。
图7示出了根据本发明的各个实施例的将多个间隔件形成在它们相应的存储器栅极结构上方之后的图6中示出的半导体器件的截面图。可以通过在半导体器件200上方毯式沉积一个或多个间隔件层(未示出)来形成间隔件层(未示出)。间隔件层可以包括SiN、氮氧化物、SiC、SiON和氧化物等，并且可以通过诸如CVD、PECVD、溅射的常用方法和本领域已知的其他方法来形成。诸如通过各向同性蚀刻或各向异性蚀刻可以图案化间隔件层，从而从该结构的水平表面去除间隔件层并且形成如图7所示的间隔件702和704。
图8示出了根据本发明的各个实施例的在对光刻胶层施加图案化工艺之后的图7中示出的半导体器件的截面图。可以通过使用光刻技术以沉积并且图案化光刻胶层802来形成半导体器件200的漏极/源极区的开口。根据漏极/源极区的位置和形状暴露出光刻胶层802的一部分。光刻胶层802的一部分的去除涉及众所周知的光刻操作，并因此在此不再进一步详细讨论。
图9A示出了根据本发明的各个实施例的在对半导体器件施加蚀刻工艺之后的图8中示出的半导体器件的截面图。可以对半导体器件200的暴露出的漏极/源极区施加诸如各向同性干蚀刻工艺(又称CDE)的合适的蚀刻工艺。通过控制蚀刻工艺的强度和方向，已经去除了第三存储器栅极结构606(未在此示出，但在图6中示出)。蚀刻工艺停止于第二氧化物层306的顶面上。
图9B示出了根据本发明的各个实施例的各向同性干蚀刻工艺的腔室的简化图。可以将半导体器件200放置在腔室902内部的静电卡盘(ESC)上。如图9B所示，为了防止蚀刻工艺的等离子体源损坏半导体器件200，将等离子体源放置在腔室902外部。干蚀刻工艺的反应气体通过管道904流入腔室902内。
在一些实施例中，在远离腔室902的位置产生干蚀刻工艺的活性物质并且通过管道904输送至腔室902内。蚀刻工艺实现为降流(down-flow)蚀刻工艺。这样的降流蚀刻工艺有助于改进半导体器件200的表面的均匀度。图9B中示出的ESC能够调整半导体器件200的温度，从而使得半导体器件200在蚀刻工艺期间具有稳定的温度。此外，采用自动压力控制器(APC)以在腔室902中保持稳定的压力水平。
干蚀刻工艺的反应气体包括第一气体和第二气体的混合物。第一气体可以是诸如CF4、CH2F2、CHF3和/或它们的任何组合等的任何CxHyFz类型的蚀刻气体。第二气体可以是氧气。在一些实施例中，第一气体与第二气体的比率介于约0.5至约1.5的范围内。蚀刻工艺压力介于约200毫托至约800毫托的范围内。反应气体的流速介于约300标准立方厘米/分钟(SCCM)至约800SCCM的范围内。硅/氧化物的蚀刻选择性保持在介于约5至约10的范围内。同样地，氮化物/氧化物的蚀刻选择性保持在介于约5至约10的范围内。
图10示出了根据本发明的各个实施例的在对剩余光刻胶层施加光刻胶去除工艺之后的图9A中示出的半导体器件的截面图。可以通过使用诸如化学溶剂清洗、等离子体灰化和/或干剥离等的合适的光刻胶剥离技术来去除图9A中示出的剩余的光刻胶层。光刻胶剥离技术是众所周知的，并因此在此不再进一步详细讨论以避免重复。
图11示出了根据本发明的各个实施例的在对第二氧化物层施加蚀刻工艺之后的图10中示出的半导体器件的截面图。对第二氧化物层306(未在此示出，但在图10中示出)施加诸如湿蚀刻工艺的蚀刻工艺。如图11所示，结果，已经去除了第二氧化物层306的大部分。第二氧化物层306的剩余部分包括位于存储器栅极(例如，存储器栅电极层402)和它们相应的控制栅极(例如，控制栅极114)之间的两个L形结构1102和1104。
图12示出了根据本发明的各个实施例的在对半导体器件施加蚀刻工艺之后的图11中示出的半导体器件的截面图。对硅点层304和存储器栅电极层402的暴露部分施加诸如各向同性干蚀刻工艺的合适的蚀刻工艺。结果，已经去除了硅点层304的大部分以形成电荷存储层116。此外，已经去除了存储器栅电极层402的垂直侧的上部。间隔件702防止存储器栅电极层402的水平侧被凹进。上文已经结合图9A和图9B描述了各向同性干蚀刻工艺，并因此不再讨论以避免不必要的重复。
如图12所示，剩余的硅点层304可以包括L形层。L形层可以用作半导体器件200的电荷存储层。剩余的存储器栅电极层402是L形结构，该L形结构是图1中示出的存储器栅极112。已经对存储器栅极112的上部进行了凹进。在随后的制造步骤中，可以将诸如光刻胶保护氧化物(RPO)、氮化物层的保护层沉积在存储器栅极112的顶部上。这样的保护层有助于防止在存储器栅极112的顶部上形成自对准硅化物。
图13示出了根据本发明的各个实施例的在对半导体器件施加间隔件沉积之后的图12中示出的半导体器件的截面图。可以通过在半导体器件200上方毯式沉积一个或多个间隔件层(未示出)来形成间隔件层(未示出)。间隔件层1301可以包括SiN和/或RPO等，并且可以通过诸如CVD、PECVD、溅射的常用方法和本领域已知的其他方法来形成。应该注意，如图13所示，存储器栅极112的顶面由间隔件层覆盖。这样的间隔件层有助于防止在存储器栅极112上方形成自对准硅化物层。
图14示出了根据本发明的各个实施例的在对半导体器件施加离子注入工艺之后的图13中示出的半导体器件的截面图。诸如通过各向同性蚀刻或各向异性蚀刻可以图案化间隔件层1301，从而去除漏极/源极区上方的间隔件层。
可以通过离子注入工艺形成漏极/源极区104和106。如本领域技术人员所知的，在注入步骤中使用掺杂剂原子可以形成具有特定导电类型的漏极/源极区104和106。根据不同的应用，漏极/源极区104和106可以是n型或p型。在一些实施例中，漏极/源极区104和106可以是p型区。将诸如硼、镓和/或铟等的适当的p型掺杂剂注入衬底102内以形成漏极/源极区104和106。可选地，漏极/源极区104和106可以是n型区。将诸如磷和/或砷等的适当的n型掺杂剂注入衬底102内以形成漏极/源极区104和106。
图14还示出了在漏极/源极区104和106上方形成硅化物区之后的图13中示出的半导体器件的截面图。通过自对准硅化物工艺形成硅化物区1402、1404和1406。在自对准硅化物工艺中，在具有暴露的漏极/源极区的半导体晶圆上方毯式沉积薄金属层。然后晶圆经受一个或多个退火步骤。该退火工艺使金属与源极/漏极区的暴露的硅选择性反应，从而在漏极/源极区上方形成金属硅化物区1402、1404和1406。因为仅在金属材料与硅漏极/源极区和栅电极直接接触的位置处形成硅化物层，所以该工艺称为自对准硅化工艺。
在一些实施例中，硅化物区1402、1404和1406包括与硅发生反应的金属，诸如钛、铂和钴等。然而，也可以使用诸如锰和钯等的其他金属。
图15示出了根据本发明的各个实施例的在半导体器件上形成接触蚀刻停止层(CESL)之后的图14中示出的半导体器件的截面图。CESL1502可以包括常用的介电材料，诸如氮化硅、氮氧化硅、碳氧化硅、碳化硅、它们的组合和它们的多层。通过诸如溅射和CVD等的合适的沉积技术在半导体器件上方沉积CESL1502。
可以在CESL1502上方形成层间介电(ILD)层1504。可以将例如正硅酸乙酯(TEOS)和氧用作前体，通过化学汽相沉积、溅射或本领域已知的用于形成ILD的任何其他方法来形成ILD层1504。ILD层1504的厚度可以为约至约但是可以使用其他厚度。ILD层1504可以包括掺杂的或未掺杂的氧化硅，但是可以可选地利用诸如掺氮化硅的硅酸盐玻璃、高k材料或它们的组合等的其他材料。
图16示出了根据本发明的各个实施例的在对半导体器件的顶面施加化学机械抛光(CMP)工艺之后的图15中示出的半导体器件的截面图。可以实施诸如CMP、回蚀刻步骤等的平坦化工艺以平坦化ILD层1504的顶面。如图16所示，结果，已经去除了ILD层1504的一部分。
图17示出了根据本发明的各个实施例的在半导体器件中形成多个接触件之后的图16中示出的半导体器件的截面图。可以在ILD层1504上方形成介电层1702。通过蚀刻介电层1702以及ILD层1504可以形成多个开口(未示出)。在CESL层1502的帮助下，得以更精确地控制介电层1702和ILD层1504的蚀刻工艺。同样去除了开口中的CESL层1502、ILD层1504和介电层1702，从而暴露出下面的位于漏极/源极区104和106上方的硅化物区。
将包括钨、钛、铝、铜和/或它们的任何组合等的金属材料填入开口内，从而形成接触插塞1704和1706。
图18示出了根据本发明的各个实施例的存储器结构的顶视图。存储器结构1802包括成行和成列布置的多个存储器单元。如图18所示，存储器栅极结构1804和控制栅极结构1806平行放置。
如图18所示，控制栅极结构1806具有它自己的接触件1808。存储器栅极结构1804的接触件的形成包括：形成邻近存储器栅极结构1804的开口，将一种导电材料或多种导电材料填入开口内以形成导电区(未示出)，其中，导电区电连接至存储器栅极结构1804，以及在导电区上方形成多个接触插塞。
图19示出了根据本发明的各个实施例的图18中示出的顶视图的一部分和存储器结构的相应的截面图。顶视图1900是图18中示出的顶视图的一部分。顶视图1900示出了第一存储器栅极1912、第一控制栅极1914、第二存储器栅极1918和第二控制栅极1916。如图19所示，控制栅极和存储器栅极平行放置。顶视图1900还示出了连接至存储器结构的漏极/源极区的三个接触件1902、1904和1906。
沿着线A-A’截取得到截面图1910。上文已经描述了截面图1910中示出的存储器结构的具体结构和制造步骤，并因此在此不再讨论以避免重复。
根据一个实施例，一种方法包括：在衬底上方形成控制栅极结构；在控制栅极结构上方沉积电荷存储层；在电荷存储层上方沉积存储器栅极层，其中，存储器栅极层与电荷存储层共形；在存储器栅极层上方沉积第一介电层；以及对第一介电层和存储器栅极层施加第一蚀刻工艺以形成第一存储器栅极结构，其中，沿着控制栅极结构的侧壁形成第一存储器栅极结构，并且存储器栅极层的保留部分是L形结构。
该方法还包括：沿着第一存储器栅极结构的侧壁形成第一间隔件；对电荷存储层施加第二蚀刻工艺以形成L形电荷存储层，其中，L形电荷存储层位于第一存储器栅极结构和控制栅极结构之间；对存储器栅极结构的上部凹进；以及在存储器栅极结构上方形成第二间隔件。
根据一个实施例，一种方法包括：在衬底上方形成控制栅极结构；在控制栅极结构上方形成氧化物-硅-氧化物层；在氧化物-硅-氧化物层上方沉积存储器栅极层，其中，存储器栅极层是共形膜；在存储器栅极层上方沉积存储器栅极间隔件层；以及通过第一蚀刻工艺形成第一存储器栅极结构，其中，沿着控制栅极结构的侧壁形成第一存储器栅极结构。
该方法还包括：沿着第一存储器栅极结构的侧壁形成第一间隔件；对氧化物-硅-氧化物层的顶部氧化物层施加第二蚀刻工艺；对氧化物-硅-氧化物层的硅点层和第一存储器栅极结构的存储器栅极层施加第三蚀刻工艺；在存储器栅极结构上方形成第二间隔件；以及形成邻近存储器栅极结构的第一漏极/源极区和邻近控制栅极结构的第二漏极/源极区。
根据一个实施例，一种装置包括：控制栅极结构、存储器栅极结构、电荷存储层、第一间隔件、第二间隔件、第一漏极/源极区以及第二漏极/源极区，其中，控制栅极结构位于衬底上方；存储器栅极结构位于衬底上方，其中，存储器栅极结构包括存储器栅电极和存储器栅极间隔件，并且，存储器栅电极是L形结构；电荷存储层形成在控制栅极结构和存储器栅极结构之间；第一间隔件沿着存储器栅极结构的侧壁；第二间隔件位于存储器栅极结构的顶面上方；第一漏极/源极区形成在衬底中并且邻近存储器栅极结构；以及第二漏极/源极区形成在衬底中并且邻近控制栅极结构。
尽管已经详细地描述了本发明的实施例及其优势，但是应该理解，在不背离由所附权利要求限定的本发明的精神和范围的情况下，可以对本发明可以做出各种改变、替代和变化。
此外，本申请的范围不旨在限于说明书中描述的工艺、机器、制造、物质组成、工具、方法和步骤的特定实施例。本领域的技术人员将容易从本发明理解，根据本发明，可以利用现有的或今后将开发的与本文所描述的相应的实施例实施基本相同的功能或者实现基本相同的结果的工艺、机器、制造、物质组成、工具、方法或步骤。因此，所附权利要求旨在将这些工艺、机器、制造、物质组成、工具、方法或步骤包括在它们的范围内。

Claims (10)

1.一种方法，包括：
在衬底上方形成控制栅极结构；
在所述控制栅极结构上方沉积电荷存储层；
在所述电荷存储层上方沉积存储器栅极层，其中，所述存储器栅极层与所述电荷存储层共形；
在所述存储器栅极层上方沉积第一介电层；
对所述第一介电层和所述存储器栅极层施加第一蚀刻工艺以形成第一存储器栅极结构，其中：
沿着所述控制栅极结构的侧壁形成所述第一存储器栅极结构；和
所述存储器栅极层的保留部分是L形结构；
沿着所述第一存储器栅极结构的侧壁形成第一间隔件；
对所述电荷存储层施加第二蚀刻工艺以形成L形电荷存储层，其中，所述L形电荷存储层位于所述第一存储器栅极结构和所述控制栅极结构之间；
对所述存储器栅极结构的上部凹进；以及
在所述存储器栅极结构上方形成第二间隔件。
2.根据权利要求1所述的方法，还包括：
形成邻近所述存储器栅极结构的第一漏极/源极区和邻近所述控制栅极结构的第二漏极/源极区；
在所述第一漏极/源极区上方形成第一自对准硅化物区；以及
在所述第二漏极/源极区上方形成第二自对准硅化物区。
3.根据权利要求1所述的方法，还包括：
在所述衬底上方沉积栅极介电层；
在所述栅极介电层上方沉积控制栅电极层；
在所述控制栅电极层上方沉积第一硬掩模层；
在所述第一硬掩模层上方沉积第二硬掩模层；以及
通过图案化工艺形成所述控制栅极结构。
4.根据权利要求1所述的方法，还包括：
在所述衬底和所述控制栅极结构上方形成第一氧化物层；
在所述第一氧化物层上方形成所述电荷存储层，其中，所述电荷存储层是硅点层；以及
在所述电荷存储层上方形成第二氧化物层。
5.根据权利要求1所述的方法，其中：
所述第一栅极结构包括L形存储器栅电极层。
6.根据权利要求5所述的方法，其中：
通过间隔件和氧化物覆盖所述L形存储器栅电极层。
7.根据权利要求1所述的方法，还包括：
在所述存储器栅极结构和所述控制栅极结构上方形成接触蚀刻停止层(CESL)；
在所述接触蚀刻停止层上方沉积层间介电层，其中，所述存储器栅极结构和所述控制栅极结构嵌入在所述层间介电层中；
对所述层间介电层实施化学机械抛光工艺直到暴露出所述控制栅极的顶面；以及
形成连接至所述第一漏极/源极区和所述第二漏极/源极区的接触插塞。
8.一种方法，包括：
在衬底上方形成控制栅极结构；
在所述控制栅极结构上方形成氧化物-硅-氧化物层；
在所述氧化物-硅-氧化物层上方沉积存储器栅极层，其中，所述存储器栅极层是共形膜；
在所述存储器栅极层上方沉积存储器栅极间隔件层；
通过第一蚀刻工艺形成第一存储器栅极结构，其中，沿着所述控制栅极结构的侧壁形成所述第一存储器栅极结构；
沿着所述第一存储器栅极结构的侧壁形成第一间隔件；
对所述氧化物-硅-氧化物层的顶部氧化物层施加第二蚀刻工艺；
对所述氧化物-硅-氧化物层的硅点层和所述第一存储器栅极结构的所述存储器栅极层施加第三蚀刻工艺；
在所述存储器栅极结构上方形成第二间隔件；以及
形成邻近所述存储器栅极结构的第一漏极/源极区和邻近所述控制栅极结构的第二漏极/源极区。
9.根据权利要求8所述的方法，还包括：
在所述衬底和所述控制栅极结构上方形成底部氧化物层；
在所述底部氧化物层上方形成所述硅点层；以及
在所述硅点层上方形成所述顶部氧化物层。
10.一种装置，包括：
控制栅极结构，位于衬底上方；
存储器栅极结构，位于所述衬底上方，其中：
所述存储器栅极结构包括存储器栅电极和存储器栅极间隔件，并且所述存储器栅电极是L形结构；
电荷存储层，形成在所述控制栅极结构和所述存储器栅极结构之间；
第一间隔件，沿着所述存储器栅极结构的侧壁；
第二间隔件，位于所述存储器栅极结构的顶面上方；
第一漏极/源极区，形成在所述衬底中并且邻近所述存储器栅极结构；以及
第二漏极/源极区，形成在所述衬底中并且邻近所述控制栅极结构。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106469733A (zh) * 2015-08-20 2017-03-01 瑞萨电子株式会社 半导体装置的制造方法
CN110931497A (zh) * 2018-09-20 2020-03-27 台湾积体电路制造股份有限公司 非易失性存储器、半导体器件以及形成半导体器件的方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9082651B2 (en) 2013-09-27 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices and method of forming same
US9559177B2 (en) 2013-12-03 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices and method of fabricating same
US9917165B2 (en) * 2015-05-15 2018-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell structure for improving erase speed
US9627534B1 (en) 2015-11-20 2017-04-18 United Microelectronics Corp. Semiconductor MOS device having a dense oxide film on a spacer
KR102523125B1 (ko) * 2015-11-27 2023-04-20 삼성전자주식회사 반도체 소자
US10269814B2 (en) * 2015-11-30 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating semiconductor structure
DE102018119907B4 (de) 2018-06-26 2022-06-02 Taiwan Semiconductor Manufacturing Co. Ltd. Integrierte Schaltung und Verfahren zum Ausbilden einer integrierten Schaltung und zur Verbesserung des Einfüllfensters für eingebetteten Speicher
US10784270B2 (en) 2018-06-26 2020-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method to improve fill-in window for embedded memory

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1230786A (zh) * 1998-03-30 1999-10-06 世大积体电路股份有限公司 多阶快闪存储器结构及其制造方法
CN101145583A (zh) * 2006-09-13 2008-03-19 台湾积体电路制造股份有限公司 分离式栅极存储单元与半导体装置及其形成方法
JP2009010035A (ja) * 2007-06-26 2009-01-15 Renesas Technology Corp 不揮発性半導体記憶装置およびその製造方法
CN101425516A (zh) * 2006-11-03 2009-05-06 台湾积体电路制造股份有限公司 分裂式栅极存储单元
US20100301404A1 (en) * 2009-06-02 2010-12-02 Renesas Electronics Corporation Semiconductor device and production method thereof

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4904631B2 (ja) * 2000-10-27 2012-03-28 ソニー株式会社 不揮発性半導体記憶装置およびその製造方法
EP1300888B1 (en) * 2001-10-08 2013-03-13 STMicroelectronics Srl Process for manufacturing a dual charge storage location memory cell
JP4477886B2 (ja) 2003-04-28 2010-06-09 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4746835B2 (ja) 2003-10-20 2011-08-10 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP2007184323A (ja) 2006-01-04 2007-07-19 Renesas Technology Corp 半導体装置および半導体装置の製造方法
JP5191633B2 (ja) 2006-04-04 2013-05-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
TWI318436B (en) 2006-08-09 2009-12-11 Macronix Int Co Ltd Method of manufacturing nano-crystalline silicon dot layer
JP2008112934A (ja) 2006-10-31 2008-05-15 Oki Electric Ind Co Ltd 半導体記憶装置及びその製造方法
JP2008166379A (ja) * 2006-12-27 2008-07-17 Oki Electric Ind Co Ltd 半導体記憶装置及びその製造方法
JP2009194221A (ja) 2008-02-15 2009-08-27 Renesas Technology Corp 半導体装置およびその製造方法
JP5613506B2 (ja) 2009-10-28 2014-10-22 ルネサスエレクトロニクス株式会社 半導体装置
JP5538828B2 (ja) 2009-11-11 2014-07-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5538838B2 (ja) 2009-11-25 2014-07-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5592214B2 (ja) 2010-09-22 2014-09-17 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2012114269A (ja) 2010-11-25 2012-06-14 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
JP2011176348A (ja) 2011-04-25 2011-09-08 Renesas Electronics Corp 半導体装置
JP2013021262A (ja) 2011-07-14 2013-01-31 Renesas Electronics Corp 半導体装置の製造方法
US9064803B2 (en) 2011-07-25 2015-06-23 Globalfoundries Singapore Pte. Ltd. Split-gate flash memory exhibiting reduced interference
JP5878797B2 (ja) 2012-03-13 2016-03-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6026914B2 (ja) 2013-02-12 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9082651B2 (en) 2013-09-27 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices and method of forming same
US9559177B2 (en) 2013-12-03 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices and method of fabricating same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1230786A (zh) * 1998-03-30 1999-10-06 世大积体电路股份有限公司 多阶快闪存储器结构及其制造方法
CN101145583A (zh) * 2006-09-13 2008-03-19 台湾积体电路制造股份有限公司 分离式栅极存储单元与半导体装置及其形成方法
CN101425516A (zh) * 2006-11-03 2009-05-06 台湾积体电路制造股份有限公司 分裂式栅极存储单元
JP2009010035A (ja) * 2007-06-26 2009-01-15 Renesas Technology Corp 不揮発性半導体記憶装置およびその製造方法
US20100301404A1 (en) * 2009-06-02 2010-12-02 Renesas Electronics Corporation Semiconductor device and production method thereof

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106469733A (zh) * 2015-08-20 2017-03-01 瑞萨电子株式会社 半导体装置的制造方法
CN106469733B (zh) * 2015-08-20 2021-12-07 瑞萨电子株式会社 半导体装置的制造方法
CN110931497A (zh) * 2018-09-20 2020-03-27 台湾积体电路制造股份有限公司 非易失性存储器、半导体器件以及形成半导体器件的方法
US11217596B2 (en) 2018-09-20 2022-01-04 Taiwan Semiconductor Manufacturing Co., Ltd. Flash memory with improved gate structure and a method of creating the same

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