TWI508169B - 半導體裝置及其形成方法 - Google Patents

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Description

半導體裝置及其形成方法
本發明係關於一種介電堆疊。
非揮發性記憶體(Non-volatile memory，NVM)電路一直廣泛用於編碼及資料儲存的應用。NVM電路的重要關鍵在於其效能，包括持久性(程式化或寫入/抹除週期的數目)、在寫入/抹除循環之後的資料保存以及抹除速度。在業界裡，NVM技術的效能一直是最受廣泛討論的特徵。通常，即使處在極端的周遭溫度下，NVM電路應該可以耐受十萬至一百萬個程式週期以保存資料超過20年。
一種NVM電路係為矽-氧化物-氮化物-氧化物-矽(SONOS)NVM電路。在SONOS類型的NVM電路中，例如程式化及抹除的記憶體操作包含氧化物-氮化物-氧化物(oxide-nitride-oxide)介電堆疊的氮化層之電荷的充電或放電。電荷的充電及放電可藉由例如Fowler Nordheim(FN)穿隧及/或熱載子注入(hot carrier injection，HCI)達成。
介電堆疊之各層的厚度是重要的，因為它們會影響程式化以及抹除速度。例如較厚的儲存層導致慢的抹除速度，而較薄的儲存層導致慢的程式化速度。這可能因為小的操作窗(operating window)而影響到產能。其它層的厚度以及儲存堆疊的整體厚度亦對記憶體單元的效能及可靠度產生影響。例如，較薄的介電層及底部氧化物增加抹除速度，但可能造成資料保存的問題。因此，不同層厚度的嚴格控制對於NVM電路的效能及可靠度非常重要。
本發明係揭露一種形成裝置之方法。該方法包括提供基板且於該基板上形成具有形成厚度T FD 的裝置層。具有形成厚度T FC 的蓋體層係形成該基板上。形成該蓋體層消耗該裝置層所需的量，造成該裝置層的厚度大約為目標厚度T TD 。該蓋體層的厚度係由T FC 調整為大約目標厚度T TC 。
本發明亦揭露一種裝置。該裝置包含基板以及在包含目標厚度T TFD 的第一裝置層，該第一裝置層在該基板上。該裝置亦包括在該基板上且在具有目標厚度T TSD 之該第一裝置層上方的第二裝置層。該第二裝置層之下層部分包含該第一裝置層所消耗的上層部分。
這些目的以及其它目的，隨著本發明此處所揭露的優點及特徵，將經由參照下列敘述以及伴隨圖式變得顯而易見。此外，應了解此處所述各種實施例的特徵並非互相排斥，而是可以各種排列及組合存在。
在另一實施例中，亦揭露一種形成裝置之方法。該方法包括於基板上形成具有基底目標厚度T TB 的基底介電層。儲存介電層係形成於該基底介電層上。該儲存介電層具有儲存形成厚度T FS 。上層介電層係形成於具有上層形成厚度T FU 的該儲存介電層上。形成的該上層介電層消耗該儲存介電層所需的量，以產生具有儲存目標厚度T TS 的儲存介電層。調整該上層介電層之T FU 至大約上層目標厚度T TU 。
這些目的以及其它目的，隨著本發明此處所揭露的優點及特徵，將經由參照下列敘述以及伴隨圖式變得顯而易見。此外，應了解此處所述各種實施例的特徵並非互相排斥，而是可以各種排列及組合存在。
實施例大體上係有關於形成具有嚴格厚度控制的介電堆疊。介電堆疊可使用於半導體裝置中。例如，介電堆疊可被用來形成裝置，例如非揮發性記憶體裝置。此類記憶體裝置可整合至例如USB或其它類型之可攜式儲存單元的獨立記憶體裝置內，或整合至例如微控制器或單晶片系統(SoC)的IC內。該裝置或IC可整合至例如電腦、行動電話以及個人數位助理(PDA)的消費性電子產品，或與其一起使用。
第1a圖顯示介電堆疊110的實施例100。如圖所示，介電堆疊係設置於基板105上。使用於半導體裝置中的各種類型之基板亦可使用。例如，基板可包含矽晶圓，例如輕濃度P型摻雜基板晶圓。亦可使用其它類型的基板，包括矽鍺或絕緣體上覆矽(SOI)晶圓。基板可為裸體基板(bare substrate)。在其他實施例中，基板可包括基板內或基板上的特徵，例如摻雜區域、隔離區域、閘極或其中的結合。
在一實施例中，介電閘極堆疊包括設置於基板上的至少第一介電層130及第二介電層140。第二介電層係設置於第一介電層上方。在一實施例中，第一層包含電荷儲存層。電荷儲存層包含例如氮化矽。亦可使用具有儲存電荷能力的其它類型材料以作為第一介電層。第二介電層包含蓋體層(capping layer)。蓋體層提供例如抑制電荷流動至儲存層下裝置層上的，例如閘極。在一實施例中，蓋體層包含矽氧化物。在一實施例中，蓋體層包含臨場蒸氣產生技術(in-situ steam generated，ISSG)之矽氧化物。亦可使用其它蓋體材料。
在一實施例中，不同層的介電堆疊係以所需厚度形成。介電堆疊不同層的所需厚度可緊密關聯地控制。在一實施例中，介電堆疊不同層的所需厚度可由晶圓至晶圓或晶圓批(wafer lot)至晶圓批緊密關聯地控制。
在一實施例中，第二或上層介電層的下層部分135包含第一或下層介電層之消耗的上層部分。提供上層介電層之下層部分可緊密關聯地控制下層介電層的T L 厚度，其中，上層介電層包含下層介電層之消耗的上層部分。例如，可選擇消耗的量以產生所需的T L 。在一實施例中，上層介電層的頂面142包含蝕刻頂面。蝕刻頂面起因於上層介電層變薄至所需的厚度T U 。此有助於緊密關聯地控制厚度T U 。例如，厚度T U 的變化可在晶圓或許多晶圓之間控制在1至2埃範圍內。在其它實施例中，上層介電層之頂面可為未蝕刻表面。
第1b圖顯示介電堆疊110的另一實施例100。如圖所示，介電堆疊係設置於基板105上。使用於半導體裝置中的各種類型之基板亦可使用。例如，基板可包含矽晶圓，例如輕濃度P型摻雜基板晶圓。亦可使用其它類型的基板，包括矽鍺或絕緣體上覆矽(SOI)晶圓。基板可為裸體基板。在其它實施例中，基板可包括基板內或基板上的特徵，例如摻雜區域、隔離區域、閘極或其中的結合。
介電堆疊類似於第1a圖的介電堆疊。此外，介電堆疊包括位於第一及第二介電層130、140下方的基底介電層120。基底介電層作為例如隧道層(tunneling layer)。在一實施例中，基底介電層包含矽氧化物。亦可使用其它類型的基底介電層。例如，基底層可包含氮化矽氧化物。
基底介電層包含厚度T B 。在一實施例中，可緊密關聯地控制厚度T B 。在一實施例中，基底介電層包含熱矽氧化物或氮化矽氧化物。亦可使用厚度受到緊密關聯地控制之其它類型的基底介電層。例如，基底介電層可包含ISSG矽氧化物或氮化矽氧化物。至於第一及第二介電層130、140，其係類似於第1a圖所述之第一及第二介電層。在替代實施例中，第一及第二介電層可重複形成多層一氧化氮(NO)堆疊於基底介電層上。亦可使用形成介電堆疊之介電層的其它組態。
介電堆疊可作為例如電晶體的閘極介電層。在其它實施例中，介電堆疊可作為NVM記憶體單元的閘極介電層或閘極間介電層(intergate dielectric)。亦可使用用於其它目的實施的介電堆疊。
進行實驗以決定基於第二介電層成長的第一介電層之消耗。在一實施例中，係決定氮化矽之消耗相對於ISSG矽氧化物之成長的關係。第2圖繪出下方氮化矽的消耗相對於ISSG矽氧化物的成長之關係圖。如圖所示，氧化物成長相對於氮化物消耗的斜率為
y=1.6301x-1.0003
基於第二介電層之成長相對於第一介電層之消耗之間的關係，第一介電層的厚度可藉由其消耗量而受到準確控制。例如，氮化矽層的厚度可藉由消耗基於ISSG矽氧化物成長所需的量而準確地控制。在其它實施例中，成長率以及消耗率亦可取決於其它類型的材料。
第3圖顯示用以形成介電堆疊之製程流程300。在步驟310中，係提供一種用來進行處理的基板。可使用用在半導體裝置中的各種類型的基板。例如，基板可包含矽晶圓，例如輕濃度P型摻雜基板晶圓。其它類型的基板，包括矽鍺或絕緣體上覆矽(SOI)晶圓亦可使用。基板可在例如基板內或基板上預備有裝置特徵，例如摻雜區域、隔離區域、閘極或其中的結合。在一實施例中，基板係在形成記憶體單元之介電堆疊的階段進行預備，例如閘極介電層或閘極間介電層。在其他階段的處理提供預備基板(prepared substrate)亦是有用的。
在一實施例中，基底層係形成於預備基板上。在一實施例中，基底層包含隧道層。在一實施例中，基底層包含矽氧化物。矽氧化物可藉由熱氧化形成於基板上。在其它實施例中，基底層可藉由ISSG形成。亦可使用其它類型的基底層，例如氮化矽氧化物。在一實施例中，基底層係形成可嚴格控制的厚度T B 。目標厚度T B 可為例如大約20至70埃。此目標厚度T B 從晶圓至晶圓或從批至批可具有大約正負0.5埃的變化。此造成大約1.5%的厚度控制。亦可使用其它技術形成基底層。其它技術可較佳地造成緊密關聯控制的厚度T B 。
在步驟320中，係形成裝置儲存層於基板上。在具有基底層的情況中，裝置層係形成於基底層上。在其他實施例中，裝置層係形成於預備基板上。裝置層作為例如儲存電荷的儲存層。亦可使用其它類型的裝置層。在一實施例中，儲存層包含氮化矽。氮化矽可藉由化學氣相沈積(CVD)形成。形成其他類型的儲存層或使用其它技術亦為有用。形成的裝置層厚度係為T FD 。在一實施例中，T FD 係設計為大於裝置層的目標厚度T TD 。
在形成裝置層後，其厚度係於步驟330量測。裝置層的厚度可使用各種計量技術量測，例如穿透式電子顯微鏡(transmission electron microscopy，TEM)以及橢圓偏振技術(ellipsometry)。裝置層量測的厚度等於T MD 。可根據設定使用不同的取樣尺寸。例如，可量測2至3個晶圓以獲得一批晶圓中的T MD 。
在步驟340中，製程持續於裝置層上形成蓋體層。蓋體作為例如介電堆疊的阻擋層以阻擋電荷從例如閘極上方流動至裝置層或儲存層。在一實施例中，蓋體層包含矽氧化物。亦可使用其它類型的蓋體層。形成的蓋體層消耗一部份裝置層。裝置層的消耗量係取決於蓋體層成長的量。在一實施例中，蓋體層係藉由ISSG製程形成。例如，矽氧化物蓋體層係藉由ISSG製程形成。亦可使用其他類型的製程形成蓋體層(形成該蓋體層的同時會消耗下方裝置層)。
蓋體層係形成具有厚度T FC 。形成的蓋體層消耗下方裝置層特定的量。在一實施例中，形成具有厚度T FC 的蓋體層產生具有等於厚度T TD 的裝置層。在一實施例中，形成的蓋體層厚度T FC 係至少等於蓋體層的目標厚度T TC 。在一實施例中，形成的蓋體層厚度T FC 係大於T TC 。例如，形成具有目標厚度T TC 的蓋體層應該不會消耗過多的裝置層。
可建立資料庫以含有基於裝置層T MD 形成蓋體層之配方(recipe)，以產生具有目標厚度T TD 之最終的裝置層。基於用以形成蓋體層的配方，可計算或決定形成的蓋體層厚度T FC 。亦可採用用以決定T FC 的其它技術。例如，形成的蓋體層可藉由計量技術量測。
一旦計算或決定了T FC ，蓋體層的厚度係調整為目標厚度T TC 。可藉由蝕刻減少T FC 至大約T TC 而達成蓋體層厚度的調整。蝕刻包含例如具有像是稀釋氫氟酸之蝕刻液的濕蝕刻。製程可繼續於步驟360形成裝置。例如，製程接著形成記憶體單元。製程可進一步接著形成積體電路。積體電路可為記憶體IC或包括記憶體單元的IC。
在替代實施例中，產生具有T TD 的裝置層的T FC 可能小於T TC 。此例中，蓋體層之厚度的調整包含形成額外的蓋體層於先前形成的蓋體層之上，以產生具有厚度等於T TC 的蓋體層。形成的蓋體層係不需消耗下方的裝置層便能達成。例如，蓋體層係藉由低壓化學氣相沈積(LPCVD)形成。此維持裝置層的厚度於T TD 。
第4圖顯示裝置400之一實施例。裝置包括電晶體409。電晶體可為例如非揮發性記憶體單元。亦可使用其它類型的電晶體。電晶體係設置於基板105的單元區域408中。基板可包含矽晶圓，例如輕濃度P型摻雜基板晶圓。亦可使用其它類型的基板，包括矽鍺或絕緣體上覆矽(SOI)晶圓。
單元區域係藉由隔離區域(未圖示)與其它裝置區域隔離。隔離區域包含例如淺溝槽隔離(STI)區域。亦可採用其它類型的隔離區域。單元區域可包括摻雜井(未圖示)。摻雜井可包含第二極性的摻雜物。摻雜井作為第一極性裝置的主動或單元區域。
在一實施例中，電晶體包含設置於基板上的閘極460。閘極包含閘極介電層110上方的閘極電極445。閘極電極包含例如多晶矽。亦可使用其它類型的閘極電極材料形成閘極電極，例如金屬及複晶矽化物(polycides)。閘極電極可藉由例如離子佈值摻雜。根據應用，閘極電極可藉由n型摻雜物或p型摻雜物，摻雜形成為N+ 或P+ 摻雜閘極電極。
在一實施例中，閘極介電層包含具有多層介電層的介電堆疊。在一實施例中，閘極介電堆疊包括在電荷儲存層130上方的至少一蓋體層140，如第1圖所述。在一實施例中，閘極介電堆疊包含電荷儲存及蓋體層下方的基底層120，如第1b圖所述。
介電間隔件(未圖示)可視需要地提供於閘極之側壁上。間隔件可包含氮化矽。亦可採用其它類型的間隔件。例如，間隔件可包括多層間隔件。
第一及第二摻雜區域450a-b係設置鄰接於閘極。第一摻雜區域以及第二摻雜區域包含第一極性的摻雜物，其與第二極性相反。第一摻雜區域以及第二摻雜區域形成電晶體的源極/汲極(S/D)擴散區域。摻雜區域作為例如電晶體的端子(terminal)。摻雜區域可包括輕濃度摻雜部分及重濃度摻雜部分。輕濃度摻雜部分作為閘極下方延伸的延伸區域。輕濃度摻雜部分可為輕濃度摻雜汲極(lightly doped drain；LDD)，包括雙重擴散汲極(double diffused drain；DDD)。重濃度摻雜部分係與閘極間隔開來。重濃度摻雜區域可基於間隔件寬度而間隔開來。
摻雜區域表面及閘極電極可設有金屬矽化物接點。層間介電(ILD)層(未圖示)可設置在覆蓋電晶體的基板上。層間介電層可作為前金屬介電(premetal dielectric，PMD)層。可使用各種材料形成PMD層，例如硼磷矽玻璃(BPSG)、磷矽酸玻璃(PSG)、HDP氧化物、四乙氧基矽烷(TEOS)或HARP。亦可使用其它類型的介電材料。
接點係形成於前金屬介電層中以提供連接至電晶體的不同端子。接觸包含了例如像是鎢的導電材料。亦可採用其它類型的導電材料。接點可包括接觸襯墊(contact liner)。亦可使用各種類型的接觸襯墊。接觸襯墊可為例如鈦(Ti)、氮化鈦(TiN)或其結合。在一些實施例中，襯墊包含複合襯墊(composite liner)，複合襯墊包含Ti及TiN的組合，例如Ti/TiN或Ti/TiN/Ti。亦可採用其它類型的襯墊。
在一實施例中，提供耦合至摻雜區域以及閘極的接點。第一摻雜區域可耦合至源極線，第二摻雜區域可耦合至位元線，而閘極可耦合至字元線。根據施加於不同端子的偏壓電壓，電荷會於電荷儲存層與基底層之間來回穿隧以達到程式化及抹除的目的。可使用字元線、位元線以及源極線將複數個單元互連以形成記憶體陣列。
在其它實施例中，介電堆疊可與其它類型的記憶體單元一起使用，例如分離閘極記憶體單元(split gate memory cell)、浮閘穿隧氧化物(FLOTOX)型單元、EPROM穿隧氧化物(ETOX)型單元以及其它類型的裝置。
第5a-5g圖顯示形成裝置或IC之製程500的實施例剖面圖。參閱第5a圖，係提供一種基板105。該基板可包含矽基板，例如輕濃度P型摻雜基板。亦可使用其它類型的基板，包括矽鍺或絕緣體上覆矽(SOI)。
如第5a圖所示，單元區域508係預備於基板中。雖然只顯示一個單元區域，然而，應了解到基板可包括其它區域(未圖示)。例如，基板可包括陣列區域的其它單元區域以及邏輯區域，其中，記憶體單元係形成於陣列區域的其它單元區域中，邏輯裝置係形成於邏輯區域中。邏輯區域可包括例如用於裝置的區域，例如用於存取記憶體陣列的支持裝置(support device)。此外，邏輯區域可包括其他類型的裝置，係根據形成之IC的類型而定。邏輯區域可包括例如用於不同電壓裝置的區域。例如，邏輯區域可包括用於高電壓裝置、中電壓裝置以及低電壓裝置的區域。亦可使用其它組態的邏輯區域。
單元區域係藉由隔離區域580與其它區域分離。隔離區域包含例如淺溝槽隔離(STI)。可實施各種製程以形成STI區域。例如，可使用蝕刻以及遮罩技術蝕刻基板，以形成溝槽，溝槽接著以例如矽氧化物的介電材料填充。可執行化學機械研磨(CMP)以移除過多的氧化物以及提供平坦的基板頂面。STI區域可在例如形成摻雜井之前或之後形成。亦可使用其它製程或材料以形成STI。在其它實施例中，隔離可為其他類型的隔離區域。
摻雜井509係形成於單元區域。在一實施例中，摻雜井包含第二極性的摻雜物。使用第二極性摻雜物的摻雜井以形成第一極性裝置。在一實施例中，摻雜井包含P型摻雜井以形成n型裝置。或者，摻雜井包含n型摻雜井以形成p型裝置。摻雜井可藉由植入具有所需劑量及能量的適當摻雜物至基板內而形成。摻雜物類型、劑量和能量可視將形成之裝置的類型而定。
基板可包括其它類型之裝置區域，用於支持其它類型的裝置。例如，基板可包括p型及n型裝置，例如高、中及低電壓p型及n型裝置。提供各種類型的n型及p型井給這些裝置。各種井可藉由使用植入遮罩的個別植入製程形成。p型摻雜物可包括硼(B)、鋁(Al)、銦(In)或其中的結合，而n型摻雜物可包括磷(P)、砷(As)、銻(Sb)或其中的結合。
第5b圖中，基底層120係形成於基板表面上。在一實施例中，基底層作為隧道層。基底層包含例如矽氧化物。亦可使用其它類型的基底層，例如氮化矽氧化物。在一實施例中，基底層係藉由熱製程形成，例如熱氧化。在其它實施例中，基底層可藉由ISSG形成。在又其它實施例中，基底層可藉由其它類型的製程形成。例如，基底層可藉由化學氣相沈積(CVD)形成，例如低壓化學氣相沈積(LPCVD)。
基底層包含厚度T B 。在一實施例中，T B 大約等於目標厚度T TB 。較佳地，T B 可緊密關聯地控制為大約等於T TB 。例如，基底層可以形成為具有大約35埃的T TB 。T B 可控制在晶圓至晶圓或批至批大約正負0.5埃的變化內。此造成基底層的厚度從T TB 變化大約正負1.5%。亦可使用其它基底層厚度或變化。
參閱第5c圖，裝置層532係形成於基板上。裝置層作為例如儲存電荷的儲存層。亦可使用其它類型的裝置層。在一實施例中，裝置層包含氮化矽。氮化矽可藉由化學氣相沈積(CVD)形成。亦可使用其它技術形成其它類型的裝置層或儲存層。例如，裝置層可包含氮化矽或藉由去耦電漿氮化(decoupled plasma nitridation，DPN)形成的氮化物。形成的裝置層厚度係為T FD 。T FD 係設計為例如至少等於裝置層的目標厚度T TD 。在一實施例中，T FD 係大於裝置層的目標厚度T TD 。
在形成裝置層後，量測其厚度。裝置層的厚度可使用各種計量技術量測，例如TEM或橢圓偏振技術。裝置層量測的厚度等於T MD 。
第5d圖中，蓋體層140係形成於裝置層上。蓋體層作為例如介電堆疊的阻擋層以阻擋電荷從例如閘極電極流動至裝置層。在一實施例中，蓋體層包含矽氧化物。亦可使用其它類型的蓋體層，例如Al2 O3 。在一實施例中，蓋體層的目標厚度T TC 大約為50埃。亦可使用其它T TC 的值。
在一實施例中，形成的蓋體層消耗一部份裝置層。裝置層的消耗量係取決於蓋體層成長的量。在一實施例中，蓋體層係藉由ISSG製程形成。例如，矽氧化物蓋體層係藉由ISSG製程形成。亦可使用用以形成蓋體層的其它類型製程，蓋體層在形成的同時也消耗下方裝置層。
為形成蓋體層，係選擇蓋體層配方。可從配方資料庫中選擇蓋體層配方。可儲存配方於例如電腦中或用以形成蓋體層的工具中。在一實施例中，蓋體層配方決定形成的蓋體層整體的厚度T FC 以及下方電荷儲存層消耗的量。
在一實施例中，所選擇的配方取決於裝置層量測的的厚度T MD 。例如，基於T MD ，蓋體層配方係被選擇成形成的蓋體層消耗下方裝置層所需的量，以產生具有大約等於裝置層的目標厚度T TD 之厚度的裝置層。在一實施例中，形成的裝置層之厚度T FD 應具有足夠的厚度以產生具有T TD 的裝置層130以及具有至少目標厚度T TC 的蓋體層。例如，形成具有目標厚度T TC 的蓋體層應該不至於導致過多的裝置層消耗。在一實施例中，形成的蓋體層的厚度T FC 產生具有大約T TD 的裝置層以及大於蓋體層之目標厚度T TC 的蓋體層。
蓋體層的整體厚度可取決於所選擇的配方。在其它實施例中，蓋體層的整體厚度T FC 可使用例如各種計量技術量測。
在一實施例中，蓋體層的厚度係由T FC 調整至T TC ，如第5e圖所示。蓋體層的厚度可例如藉由濕蝕刻(wet etch)或濕清洗(wet clean)加以調整。在一實施例中，濕清洗使用稀釋氫氟酸作為蝕刻液。亦可使用其它蝕刻液的濕清洗。濕清洗的蝕刻率係取決於例如濕浸時間(wet dip time)。基於蝕刻率，可決定濕清洗的持續時間以產生具有大約等於T TC 之厚度的蓋體層。亦可採用其它類型的製程以調整蓋體層厚度。
在替代實施例中，所選擇的配方消耗下方裝置層所需的量，以產生具有大約等於裝置層的目標厚度T TD 之厚度的裝置層，而導致形成的蓋體層的厚度T FC 小於目標厚度T TC 。此例中，調整蓋體層之厚度可包含形成次要蓋體層於蓋體層(主要蓋體層)上，以產生具有目標厚度T TC 的整體蓋體層。在一實施例中，形成的次要蓋體層並不消耗下方裝置層。
參閱第5f圖，閘極電極層560係形成於介電堆疊上方的基板上。在一實施例中，閘極電極層包含多晶矽。閘極電極層可形成為非結晶層(amorphous layer)或結晶層(non-amorphous layer)。可對閘極電極進行摻雜。可採用各種技術以摻雜閘極電極，例如使用離子佈植。亦可藉由原地摻雜來摻雜閘極電極層。亦可提供未摻雜之閘極電極層。亦可使用其它類型的閘極電極材料。閘極電極層的厚度可為大約800至2000埃。亦可使用其它厚度。為形成閘極電極層，可使用例如化學氣相沈積的技術。亦可使用其它技術以形成閘極電極層。
第5g圖中，基板係經圖案化而形成閘極堆疊410。例如，閘極電極層以及介電堆疊係經圖案化而形成包含閘極電極445以及閘極介電堆疊110的閘極堆疊。可使用例如遮罩及蝕刻的技術。例如，光阻層係形成於閘極電極層上，且被圖案化而暴露出某些部分。執行例如反應性離子蝕刻(RIE)的非等向性蝕刻以移除閘極電極層以及閘極介電堆疊的暴露部分。為改善微影解析度(lithographic resolution)，可提供防反射塗層(anti-reflective coating，ARC)於光阻下方。其它實施例中，可採用硬遮罩以圖案化閘極電極層。
製程持續進行以形成裝置。例如，額外的處理可包括移除遮罩層且形成鄰接閘極之摻雜區域的第一部份。第一部份，作為例如源極/汲極延伸區域，其可藉由植入例如第一極性的離子形成。使用閘極以及隔離區域作為植入遮罩，植入物可被自我對齊(self-aligned)。側壁間隔件可在形成源極/汲極延伸區域之後，形成於閘極之側壁上。閘極側壁間隔件包含例如氮化物。亦可使用其它類型的間隔件材料。為形成側壁間隔件，間隔件介電層係沉積於基板上。間隔件可藉由各種技術形成，例如電漿增強化學氣相沈積(plasma enhanced chemical vapor deposition，PECVD)。亦可使用其它技術形成間隔件介電層。間隔件介電層後續受到非等向性蝕刻，例如藉由反應性離子蝕刻，以移除水平部分，留下側壁上之非水平部分作為間隔件。
製程可進一步持續形成電晶體摻雜區域的第二部分、矽化物接點、PMD層、接至單元端子的接點以及用以耦合端子的一個或多個互連層，例如控制閘極線、字元線、位元線、源極線及井位能(well potential)以及其它裝置的互連。額外的製程亦可包括最終鈍化、切割、組裝及封裝以完成IC。亦可使用其它製程。例如，像是低電壓、中電壓及高電壓輸入/輸出裝置的其它元件可在形成互連之前形成。可形成記憶體單元做為記憶體裝置或嵌入部分IC。
本發明可實施為其它特定形式而不悖離其精神或實質特徵。因此，在各層面所考慮的先前實施例僅為說明而非用於此處限制本發明。本發明的範圍係由附加的申請專利範圍所表示，而非先前所述內容，並且此處申請專利範圍之等效範圍意義內的所有改變亦被包含於其中。
100、400、500．．．實施例
105．．．基板
110．．．介電堆疊
120．．．基底層
130．．．第一介電層
135．．．第二介電層的下層部分
140．．．第二介電層
142．．．上層介電層的頂面
300．．．介電堆疊製程
310至360．．．步驟
408、508．．．單元區域
409．．．電晶體
410．．．閘極堆疊
445．．．閘極電極
450a．．．第一摻雜區域
450b．．．第二摻雜區域
460．．．閘極
509．．．摻雜井
532．．．裝置層
560．．．閘極電極層
580．．．隔離區域
T B 、T TD 、T FC 、T TC 、T L 、T U 、T FD ．．．厚度
在圖式中，相同的元件符號於不同圖式中係指相同元件。再者，圖式並非為實際比例，其在本發明之圖式上所強調的是發明原理。在下列敘述中，本發明之各種實施例係伴隨下列圖式敘述，其中：
第1a至1b圖顯示介電堆疊之各種實施例之剖面圖；
第2圖顯示氮化物消耗相對於氧化物成長的關係；
第3圖顯示用於形成介電堆疊之製程流程的實施例；
第4圖顯示一裝置之實施例；以及
第5a至5g顯示形成記體單元實施例之製程的剖面圖。
100‧‧‧實施例
105‧‧‧基板
110‧‧‧介電堆疊
130‧‧‧第一介電層
135‧‧‧第二介電層的下層部分
140‧‧‧第二介電層
142‧‧‧上層介電層的頂面
T L 、T U ‧‧‧厚度

Claims (19)

  1. 一種形成半導體裝置之方法，包含：提供一基板；於該基板上形成具有形成厚度T FD 之裝置層；於該基板上形成具有形成厚度T FC 之蓋體層，其中形成該蓋體層消耗該裝置層所需之量，以造成該裝置層的厚度為目標厚度T TD ；以及將該蓋體層的厚度自T FC 調整至目標厚度T FC ，其中，該裝置層包含電荷儲存層。
  2. 如申請專利範圍第1項所述之方法，復包含在形成該裝置層之前熱形成介電層。
  3. 如申請專利範圍第1項所述之方法，復包含量測該T FD 以獲得量測的該裝置層T MD 之量測厚度。
  4. 如申請專利範圍第3項所述之方法，其中，該T FC 係由該T MD 決定或計算。
  5. 如申請專利範圍第1項所述之方法，其中，將該T FC 調整至該T TC 包含蝕刻。
  6. 如申請專利範圍第1項所述之方法，其中，該裝置層包含氮化物材料，而該蓋體層包含熱成長氧化物材料。
  7. 如申請專利範圍第1項所述之方法，其中，該裝置層所消耗的量係取決於該蓋體層所成長的量。
  8. 如申請專利範圍第1項所述之方法，其中，該蓋體層係藉由熱氧化形成。
  9. 如申請專利範圍第1項所述之方法，其中，形成該蓋體 層包含選擇決定該T FC 及該裝置層所消耗的量之配方。
  10. 如申請專利範圍第1項所述之方法，其中，將該T FC 調整至該T TC 包含濕蝕刻或濕清洗。
  11. 一種半導體裝置，包含：基板；第一裝置層，其位在該基板上包含目標厚度T TFD ；以及第二裝置層，其位在該基板上且位在具有目標厚度T TSD 之該第一裝置層上方，其中，該第二裝置層之下層部分包含該第一裝置層所消耗的上層部分。
  12. 如申請專利範圍第11項所述之裝置，其中，該第一裝置層包含第一介電材料；以及該第二裝置層包含第二介電材料。
  13. 如申請專利範圍第11項所述之裝置，其中，該第二裝置層的頂面包含蝕刻表面。
  14. 如申請專利範圍第11項所述之裝置，包含第三裝置層，其位在該第一裝置層下方。
  15. 如申請專利範圍第14項所述之裝置，其中，該第一、第二及第三裝置層形成介電堆疊。
  16. 如申請專利範圍第11項所述之裝置，其中，該厚度T TFD 及T TSD 係緊密關聯地受到控制。
  17. 一種形成半導體裝置之方法，包含：於基板上形成具有基底目標厚度T TB 的基底介電層；於該基底介電層上形成儲存介電層，該儲存介電層 具有儲存形成厚度T FS ；於該儲存介電層上形成具有上層形成厚度T FU 的上層介電層，其中，形成該上層介電層消耗該儲存介電層所需的量，以產生具有儲存目標厚度T TS 的儲存介電層；以及將該上層介電層之T FU 調整至上層目標厚度T TU 。
  18. 如申請專利範圍第17項所述之方法，其中，調整T FU 包含蝕刻該上層介電層。
  19. 如申請專利範圍第18項所述之方法，其中，該基底、儲存及上層介電層形成非揮發記憶體的介電堆疊。
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