KR20090002619A - 비휘발성 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 STI(Shallow Trench Isolation) 공정시 터널링 절연막 및 활성영역의 손상을 방지하여 소자의 반복적인 기입 및 소거 동작 특성을 개선시킬 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 일부가 기판 내부에 매립되도록 라인(line) 형태로 형성된 소자 분리막과, 상기 소자 분리막에 의해 라인 형태로 정의되고 단축과 장축을 갖는 활성영역과, 상기 활성영역 상에 형성된 터널링 절연막과, 상기 활성영역의 선폭보다 작은 선폭을 갖고 섬(island) 형태로 상기 터널링 절연막 상에 형성된 플로팅 게이트와, 상기 플로팅 게이트의 양측벽 중 일부를 덮도록 형성되고 상기 활성영역의 단축에 정렬된 스페이서와, 상기 활성영역과 직교하는 방향으로 상기 기판 상의 단차면을 따라 형성된 유전체막과, 상기 유전체막 상에 형성된 콘트롤 게이트를 포함하는 비휘발성 메모리 소자를 제공한다.
비휘발성 메모리 소자, 낸드 플래시 메모리 소자, 스페이서
Description
본 발명은 반도체 제조기술에 관한 것으로, 특히, STI(Shallow Trench Isolation) 공정을 통해 소자 분리 공정이 이루어지는 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
비휘발성 메모리 소자인 낸드 플래시 메모리 소자(NAND type flash memory device)는 고집적을 위해 복수의 셀이 직렬 연결되어 단위 스트링(string)을 구성하며, 주로 메모리 스틱(memory stick), USB 드라이버(Universal Serial Bus driver), 하드 디스크(hard disk)를 대체할 수 있는 장치로 그 적용 분야를 넓혀 가고 있다.
현재, 낸드 플래시 메모리 소자는 기존의 LOCOS(LOCal Oxidation of Silicon) 공정 대신에 STI 공정을 적용하여 소자 분리막을 형성하고 있다. 특히, 소자의 고집적화에 따라 60nm급 이상에서는 소위 SA-STI(Self Aligned-Shallow Trench Isolation) 또는 ASA-STI(Advanced Self Aligned-Shallow Trench Isolation) 공정으로 불리어지고 있는 소자 분리 공정을 적용하여 소자 분리막과 플로팅 게이트를 함께 형성하고 있다.
그러나, SA-STI 공정이나 ASA-STI 공정은 소자 분리막이 형성될 트렌치를 형성하기 전에 미리 기판 상에 F-N 터널링(Fouler-Nordheim Tunneling)이 일어나는 터널링 절연막이 형성된 상태에서 식각공정을 실시하여 트렌치를 형성하기 때문에 식각공정에 직접 노출되는 터널링 절연막 양측 모서리 부위에서 손상이 많이 발생되는 한편, 이와 접하는 트렌치 상부 모서리 부위의 활성영역 또한 손상이 발생되는 문제가 발생된다.
이와 같이, 터널링 절연막과 활성영역의 손상으로 인해 트렌치 상부 모서리 부위와 접하는 활성영역과 터널링 절연막 간의 계면에 트랩 사이트(trap site)가 생성되고, 이러한 트랩 사이트에 의해 소자의 반복적인 기입(program) 및 소거(erase) 동작시 전하들이 포획되어 소자의 동작 신뢰성이 저하되는 문제가 발생된다.
따라서, 본 발명은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, STI 공정시 터널링 절연막 및 활성영역의 손상을 방지하여 소자의 반복적인 기입 및 소거 동작 특성을 개선시킬 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 일부가 기판 내부에 매립되도록 라인(line) 형태로 형성된 소자 분리막과, 상기 소자 분리막에 의해 라인 형태로 정의되고 단축과 장축을 갖는 활성영역과, 상기 활성영역 상에 형성된 터널링 절연막과, 상기 활성영역의 선폭보다 작은 선폭을 갖고 섬(island) 형태로 상기 터널링 절연막 상에 형성된 플로팅 게이트와, 상기 플로팅 게이트의 양측벽 중 일부를 덮도록 형성되고 상기 활성영역의 단축에 정렬되도록 절연막으로 이루어진 스페이서와, 상기 활성영역과 직교하는 방향으로 상기 기판 상의 단차면을 따라 형성된 유전체막과, 상기 유전체막 상에 형성된 콘트롤 게이트를 포함하는 비휘발성 메모리 소자를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 상에 터널링 절연막과 플로팅 게이트용 도전막을 형성하는 단계와, 상기 도전막을 식각하여 플로팅 게이트를 형성하는 단계와, 상기 플로팅 게이트의 양측벽 중 일부분에 절연막으로 이루어진 스페이서를 형성하는 단계와, 상기 스페이서를 식각 장벽층으로 상기 터널링 절연막과 상기 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 소자 분리막을 형성하는 단계와, 상기 소자 분리막을 일정 깊이로 후퇴시키는 단계와, 상기 기판 상의 단차면을 따라 유전체막을 형성하는 단계와, 상기 유전체막 상에 콘트롤 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 플로팅 게이트의 양측벽에 일정 높이로 스페이서를 형성함으로써 콘트롤 게이트와 활성영역 간의 유효 간격을 확보하면서 유전체막과 플로팅 게이트 간의 접촉면적을 증대시켜 유전체막의 커플링 비를 증가시키고, 이를 통해 기입 동작 후 문턱전압을 증가시켜 소자의 동작 신뢰성을 향상시킬 수 있다.
둘째, 본 발명에 의하면, 플로팅 게이트를 식각한 후 그 양측벽에 일정 높이로 스페이서를 형성한 다음, 스페이서를 식각 장벽층으로 하여 터널링 절연막을 식각함으로써 터널링 절연막 중 플로팅 게이트와 중첩되는 영역-실질적으로 F-N 터널링이 일어나는 영역-의 손실을 원천적으로 방지하여 소자의 기입 및 소거 동작 특성을 개선시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 '상' 또는 '상부'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마 공정을 통해 일부가 변형된 것을 의미한다.
실시예
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 소자를 설명하기 위하여 도시한 평면도이고, 도 2는 도 1에 도시된 Ⅰ-Ⅰ'절취선을 따라 도시한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 비휘발성 메모리 소자는 일부가 기판(100A) 내부에 매립되도록 라인(line) 형태로 형성된 소자 분리막(106A)과, 소자 분리막(106A)에 의해 라인 형태로 정의되고 단축과 장축을 갖는 활성영역(ACTIVE) 상에 형성된 터널링 절연막(101A)과, 활성영역(ACTIVE)의 선폭(CD1)(단축)보다 작은 선폭(CD2)을 갖고 섬(island) 형태로 터널링 절연막(101A) 상에 형성된 플로팅 게이트(102)와, 플로팅 게이트(102)의 양측벽 중 일부를 덮도록 형성되고 활성영역(ACTIVE)의 단축에 정렬된 스페이서(spacer, 104A)와, 활성영 역(ACTIVE)과 직교하는 방향으로 플로팅 게이트(102)를 포함하는 기판(100A) 상의 단차면을 따라 형성된 유전체막(107)과, 유전체막(107) 상에 형성된 콘트롤 게이트(108)를 포함한다.
스페이서(104A)는 플로팅 게이트(102)의 양측벽을 모두 덮도록 형성되는 것이 아니라, 터널링 절연막(104A)으로부터 어느 정도의 높이를 갖고 일부 측벽에 형성되는 것이 바람직하다. 그 첫번째 이유는 스페이서(104A)가 플로팅 게이트(102)의 양측벽을 모두 덮도록 형성된 경우 플로팅 게이트(102)와 접촉되는 유전체막(107)의 두께 균일성을 확보할 수 없기 때문이다. 두번째 이유는 유전체막(107)과 터널링 절연막(101A), 실질적으로는 활성영역(ACTIVE)과의 간격을 어느 정도 확보하기 위함이다.
구체적으로 설명하면, 먼저 비휘발성 메모리 소자, 예컨대 낸드 플래시 메모리 소자는 전술한 바와 같이 F-N 터널링 방식으로 기입 및 소거 동작이 이루어지기 때문에 소자의 동작 특성은 커플링 비(coupling ratio)에 의해 많은 영향을 받게 된다. 소자의 커플링 비를 증대시키기 위해서는 가능한 유전체막(107)과 플로팅 게이트(102) 간의 접촉면적을 증대시켜야 한다. 따라서, 스페이서(104A)를 가능한 낮게 형성하여 후속 공정을 통해 형성될 유전체막(107)과 플로팅 게이트(102) 간의 접촉면적을 증대시킬 수 있다.
참고로, 유전체막(107)의 커플링 비(Kfc)와 플로팅 게이트(102)의 전위(Vfg)는 하기 수학식 1과 같이 표현할 수 있다.
Vfg = (Kfc×Vg) + (Kd×Vd) + (Ks×Vs) + (Kb×Vb) + Kfc
상기 수학식 1에서, "Ct = Cfc + Cd + Cs + Ctox", "Kd = Cd/Ct", "Ks = Cs/Ct", "Ktox = Ctox/Ct"로 정의된다. 여기서, 'Ct'는 소자의 전체 정전용량을 나타내고, 'Cfc'는 유전체막(107)의 정전용량, 'Cd'는 접합영역인 드레인(미도시)의 정전용량, 'Cs'는 소스(미도시)의 정전용량, 'Ctox'는 터널링 절연막(101A)의 정전용량을 나타낸다. 또한, 'Kd'는 드레인 커플링 비, 'Ks'는 소스 커플링 비, 'Ktox'는 터널링 절연막(101A)의 커플링 비, 'Kb'는 기판의 커플링 비를 나타낸다. 또한, 'Vg'는 게이트 전압, 'Vd'는 드레인 전압, 'Vs'는 소스 전압, 'Vb'는 벌크 전압을 나타낸다.
상기에서 설명한 바와 같이, 유전체막(107)과 플로팅 게이트(102) 간의 접촉면적을 증대시켜 소자의 커플링 비를 증대시키기 위해 스페이서(104A)를 가능한 낮게 형성하여야 하나, 스페이서(104A)를 너무 낮게 형성하는 경우 유전체막(107)과 터널링 절연막(101A), 실질적으로는 활성영역(ACTIVE) 간의 유효 간격을 확보하지 못해 누설전류 또는 후속 콘트롤 게이트(108)와 활성영역(ACTIVE) 간의 단락이 발생될 수도 있다.
따라서, 유전체막(107)과 플로팅 게이트(102) 간의 접촉면적을 증대시키면서 유전체막(107)과 활성영역(ACTIVE) 간의 유효 간격을 확보할 수 있는 범위 내에서 스페이서(104A)의 높이가 결정되어야 한다. 이를 위해 본 발명의 실시예에서는 스페이서(104A)가 플로팅 게이트(102) 높이의 3/4 이하, 바람직하게는 3/4~1/4 정도 의 높이로 형성된다. 또한, 스페이서(104A)로는 절연막은 모두 사용가능하나, 증착 및 제거공정시 스트레스(stress)에 의해 플로팅 게이트(102)가 손상되는 것을 방지하기 위해 증착 및 제거가 용이한 산화막, 예컨대 실리콘산화막(SiO2)으로 형성한다.
이하, 도 1 및 도 2에 도시된 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기로 한다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위하여 제조공정 순서대로 도시한 공정 단면도이다. 여기서는 일례로 ASA-STI 공정을 적용한 낸드 플래시 메모리 소자의 제조방법에 대해 설명하기로 한다.
먼저, 도 3a에 도시된 바와 같이, 반도체 기판(100), 예컨대 p형 기판 상에 터널링 절연막(101)을 형성한다. 이때, 터널링 절연막(101)은 50~100Å 정도의 두께로 산화막, 예컨대 실리콘산화막(SiO2)으로 형성하거나, 실리콘산화막을 형성한 후 N2 가스를 이용한 열처리 공정을 실시하여 실리콘산화막과 기판(100) 계면에 질화층을 더 형성할 수도 있다. 그 제조방법으로는 건식 산화, 습식 산화 공정 또는 라디컬 이온(radical ion)을 이용한 산화 공정을 이용할 수도 있으나, 소자 특성 측면에서 라디컬 이온을 이용한 산화 공정 대신에 건식 산화 또는 습식 산화 공정으로 실시한다.
이어서, 터널링 절연막(101) 상에 플로팅 게이트(102)로 기능하는 도전막을 증착한다. 이때, 도전막은 도전성을 갖는 물질은 모두 사용가능하며, 예컨대 폴리실리콘, 전이 금속 또는 희토류 금속 중 선택된 어느 하나의 물질로 형성할 수 있다. 예컨대, 다결정실리콘막은 불순물이 도핑되지 않은 언-도프트(un-doped) 다결정실리콘막 또는 불순물이 도핑된 도프트(doped) 다결정실리콘막 모두 사용가능하며, 언-도프트 다결정실리콘막의 경우 후속 이온주입공정을 통해 별도로 불순물 이온을 주입한다. 이러한 다결정실리콘막은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 형성하고, 이때 소스 가스로는 실란(SiH4) 가스를 사용하며, 도핑 가스로는 포스핀(PH3), 3염화붕소(BCl3) 또는 지보란(B2H6) 가스를 사용한다. 전이 금속으로는 철(Fe), 코발트(Co), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo) 또는 티타늄(Ti) 등을 사용하고, 희토류 금속으로는 어븀(Er), 이터륨(Yb), 사마륨(Sm), 이트륨(Y), 란탄(La), 세륨(Ce), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 톨륨(Tm) 및 루테튬(Lu) 등을 사용한다.
이어서, 플로팅 게이트(102) 상에 하드 마스크(103)를 형성한다. 이때, 하드 마스크(103)는 300~1000Å 정도의 두께로 후속 STI 식각공정시 식각 마스크로 사용되는 감광막 패턴의 두께 부족을 보상하기 위해 형성하는 층으로서, 질화막(예컨대 실리콘질화막(Si3N4))으로 형성한다. 예컨대, 하드 마스크(103)는 700~800℃의 온도, 0.3~0.4Torr의 압력에서, 질소(N2) 유량을 40~60cc로 하고, DCS(Diclorosilane, SiCl2H2) 유량을 800~1000cc로 하며, 암모니아(NH3) 유량을 800~1000cc로 하여 형성 한다.
한편, 하드 마스크(103) 형성 전에 플로팅 게이트(102) 상에 완충막(미도시)을 더 형성할 수 있는데, 그 이유는 후속 하드 마스크(103) 형성공정시 가해지는 스트레스로부터 플로팅 게이트(102)를 보호하는 동시에 후속 하드 마스크(103) 제거공정시 인산(H3PO4)과 같은 식각용액으로부터 플로팅 게이트(102)를 보호하기 위함이다.
또한, 하드 마스크(103) 상에 식각 효율을 높이기 위해 별도의 하드 마스크층, 예컨대 실리콘산화질화막(SiON)(또는 다결정실리콘막, 산화막), 비정질 카본막(a-C), 실리콘산화질화막(SiON)을 더 형성할 수도 있다. 이때, 비정질 카본막은 질화막과의 높은 식각 선택비를 갖기 때문에 하드 마스크(103)의 손실없이 안정적으로 식각공정을 진행할 수 있는 이점을 얻을 수 있으며, 그 상부에 형성된 실리콘산화질화막은 실질적으로 식각공정에 참여하지는 않고, 노광공정시 반사 방지막으로 기능한다.
이어서, 하드 마스크(103) 및 플로팅 게이트(102)를 선택적으로 식각하여 터널링 절연막(101)을 노출시킨다. 이때, 식각공정은 하드 마스크(103)를 먼저 식각한 후, 하드 마스크(103)를 식각 마스크-하드 마스크(103)와 플로팅 게이트(102) 간의 식각 선택비를 이용-로 선택적으로 플로팅 게이트(102)를 식각한다. 이때, 식각공정은 플라즈마 식각(plasma etching) 장비를 이용한 건식식각공정(예컨대, 이방성 식각공정)으로 실시하되, 종말점 검출(End Point Detection) 방식을 이용하여 가능한 터널링 절연막(101)의 손실이 최소화되는 범위 내에서 식각이 멈추도록 실시한다.
이어서, 도 3b에 도시된 바와 같이, 기판(100) 상의 단차면을 따라 스페이서용 절연막(104)을 증착한다. 이때, 스페이서 절연막(104)은 산화막, 예컨대 실리콘산화막(SiO2) 또는 질화막, 예컨대 실리콘질화막(Si3N4)으로 형성할 수 있으나, 증착 및 식각공정시 스트레스를 최소화하여 기 증착된 층들의 손상을 최소화할 수 있도록 터널링 절연막(102)과 동일 물질인 실리콘산화막(SiO2)으로 형성하는 것이 바람직하다.
이어서, 도 3c에 도시된 바와 같이, 하드 마스크(103)를 식각 장벽층-예컨대, 하드 마스크(103) 상에 비정질 카본막이 형성된 경우 비정질 카본막을 식각 장벽층으로 이용-을 이용한 전면 식각공정, 예컨대 에치백(etch back) 또는 블랑켓(blanket) 식각공정을 실시하여 선택적으로 스페이서용 절연막(104, 도 3b참조)을 식각한다. 이때, 전면 식각공정은 과도 식각공정으로 실시하여 스페이서(104A)의 상면 높이가 플로팅 게이트(102) 높이의 3/4~1/4 정도의 높이에 위치되도록 실시한다.
한편, 스페이서(104A)는 후속 식각공정-트렌치를 형성하기 위한 식각공정, EFH(Effective Field oxide Height)를 조절하기 위한 식각공정 포함- 통해 식각(손실)되는 것을 감안하여 플로팅 게이트(102)의 양측벽을 모두 덮도록 형성할 수도 있다.
이어서, 도 3d에 도시된 바와 같이, 스페이서(104A) 사이로 노출된 기판(100A)을 식각하여 스페이서(104A)에 정렬된 트렌치(105)를 형성한다. 이때, 식각공정은 플라즈마 식각 장비를 이용한 건식식각공정(예컨대, 이방성 식각)으로 실시할 수 있으며, 하드 마스크(103)와 스페이서(104A)를 식각 장벽층으로 이용할 수도 있다.
이어서, 도 3e에 도시된 바와 같이, 트렌치(105, 도 3d참조)가 매립되도록 소자 분리막(106)을 형성한다. 이때, 소자 분리막(106)은 단층 또는 적층 구조로 형성할 수 있으며, 바람직하게는 높은 종횡비를 고려하여 적층 구조로 형성한다. 예컨대, 단층 구조의 경우, 매립 특성이 우수한 HDP(High Density Plasma)막으로 형성한다. 적층 구조의 경우, HDP막-SOD(Spin On Dielectric)막-HDP막이 순차적으로 적층된 적층 구조로 형성한다. 여기서, SOD막으로는 PSZ(polisilazane)막을 사용할 수 있다.
이러한 소자 분리막(106)은 트렌치(105)가 매립되도록 절연막을 증착한 후 평탄화 공정, 예컨대 하드 마스크(103)를 연마 정지막으로 이용한 CMP(Chemical Mechanical Polishing) 공정을 실시하여 트렌치(105) 내부에 고립된 형태로 형성한다. 이외에, 공정 단가를 감소시키기 위해 CMP 공정 대신에 에치백 공정으로 실시할 수도 있다.
이어서, 도 3f에 도시된 바와 같이, 메모리 셀이 형성되는 셀 영역에 형성된 소자 분리막(106)의 EFH를 조절하기 위한 식각공정을 실시한다. 즉, 주변회로 영역-셀을 구동시키기 위한 구동회로, 예컨대 디코더(decoder), 페이지 버퍼(page buffer) 등이 형성될 영역-은 덮이고, 셀 영역은 개방된 감광막 패턴을 이용하고, 잔류된 하드 마스크(103, 도 3e참조)를 식각 장벽층으로 이용한 식각공정을 실시하여 소자 분리막(106A)을 선택적으로 후퇴시킨다. 예컨대, 식각공정은 습식식각공정으로 실시하며, 질화막에 대한 높은 식각 선택비를 갖는 DHF(Diluted HF), BHF(Buffered HF) 또는 BOE(Buffered Oxide Etch) 용액 중 선택된 어느 하나의 용액을 사용한다. 이때, 소자 분리막(106A)의 상면은 스페이서(104A)의 상면과 동일한 높이로 형성할 수 있다.
이어서, 잔류된 하드 마스크(103)를 제거한다. 이때, 하드 마스크(103)는 인산(H3PO4) 용액으로 제거할 수 있다.
이어서, 도 3g에 도시된 바와 같이, 기판(100A) 상의 단차면을 따라 유전체막(107)을 형성한다. 이때, 유전체막(107)은 산화막-질화막-산화막의 적층 구조로 형성하거나, 유전율이 실리콘산화막(SiO2)보다 높은 3.9 이상인 금속 산화물층, 예컨대 알루미늄산화막(Al2O3), 지르코늄산화막(ZrO2) 또는 하프늄산화막(HfO2) 중 선택된 어느 하나의 막으로 형성하거나, 또는 이들이 혼합된 혼합막 또는 이들의 적층막으로 형성할 수도 있다.
이어서, 유전체막(107) 상에 콘트롤 게이트(108)를 형성한다. 이때, 콘트롤 게이트(108)는 플로팅 게이트(102)를 형성할 수 있는 물질 중 어느 하나로 형성할 수 있다.
이어서, 콘트롤 게이트(108) 상에 비저항을 낮추기 위해 금속 질화물, 금속 실리사이드층 또는 이들이 적층된 적층막을 더 형성할 수도 있다. 예컨대, 금속 질화물로는 티타늄질화막(TiN), 탄탈늄질화막(TaN), 텅스텐질화막(WN)을 사용하고, 금속 실리사이드층으로는 티타늄실리사이드층(TiSi2), 텅스텐실리사이드층(Wsi) 등을 사용한다.
이후, 공정은 일반적인 공정과 동일하기 때문에 그에 대한 설명은 생략하기로 한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예는 낸드 플래시 메모리 소자의 제조방법을 일례로 들어 기술되었으나, 이는 설명의 편의를 위한 것으로, 모든 비휘발성 메모리 소자에 모두 적용할 수 있다. 또한, 본 발명은 ASA-STI 공정 대신에 SA-STI 공정을 적용한 비휘발성 메모리 소자에도 적용할 수 있다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 소자를 도시한 평면도.
도 2는 도 1에 도시된 Ⅰ-Ⅰ' 절취선을 따라 도시한 단면도.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100 :반도체 기판 101 : 터널링 절연막
102 : 플로팅 게이트 103 : 하드 마스크
104 : 스페이서용 절연막 104A : 스페이서
105 : 트렌치 106A : 소자 분리막
107 : 유전체막 108 : 콘트롤 게이트
Claims (7)
- 일부가 기판 내부에 매립되도록 라인(line) 형태로 형성된 소자 분리막;상기 소자 분리막에 의해 라인 형태로 정의되고 단축과 장축을 갖는 활성영역;상기 활성영역 상에 형성된 터널링 절연막;상기 활성영역의 선폭보다 작은 선폭을 갖고 섬(island) 형태로 상기 터널링 절연막 상에 형성된 플로팅 게이트;상기 플로팅 게이트의 양측벽 중 일부를 덮도록 형성되고 상기 활성영역의 단축에 정렬되도록 절연막으로 이루어진 스페이서; 및상기 활성영역과 직교하는 방향으로 상기 기판 상의 단차면을 따라 형성된 유전체막; 및상기 유전체막 상에 형성된 콘트롤 게이트를 포함하는 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 스페이서는 상면이 상기 플로팅 게이트의 3/4~1/4 정도의 높이에 위치되도록 형성된 비휘발성 메모리 소자.
- 제 1 항 또는 제 2 항에 있어서,상기 스페이서는 산화막 또는 질화막으로 형성된 비휘발성 메모리 소자.
- 기판 상에 터널링 절연막과 플로팅 게이트용 도전막을 형성하는 단계;상기 도전막을 식각하여 플로팅 게이트를 형성하는 단계;상기 플로팅 게이트의 양측벽 중 일부분에 절연막으로 이루어진 스페이서를 형성하는 단계;상기 스페이서를 식각 장벽층으로 상기 터널링 절연막과 상기 기판을 식각하여 트렌치를 형성하는 단계;상기 트렌치가 매립되도록 소자 분리막을 형성하는 단계;상기 소자 분리막을 일정 깊이로 후퇴시키는 단계;상기 기판 상의 단차면을 따라 유전체막을 형성하는 단계; 및상기 유전체막 상에 콘트롤 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
- 제 4 항에 있어서,상기 스페이서를 형성하는 단계는 상기 스페이서의 상면이 상기 플로팅 게이 트의 3/4~1/4 정도의 높이에 위치되도록 형성하는 비휘발성 메모리 소자의 제조방법.
- 제 4 항 또는 제 5 항에 있어서,상기 스페이서는 산화막 또는 질화막으로 형성하는 비휘발성 메모리 소자의 제조방법.
- 제 4 항에 있어서,상기 소자 분리막을 후퇴시키는 단계는 상기 소자 분리막의 상면이 상기 스페이서의 상면과 동일 높이에 위치되도록 실시하는 비휘발성 메모리 소자의 제조방법.
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