CN101131963B - 非挥发性记忆元件及其制造方法 - Google Patents
非挥发性记忆元件及其制造方法 Download PDFInfo
- Publication number
- CN101131963B CN101131963B CN200610111475A CN200610111475A CN101131963B CN 101131963 B CN101131963 B CN 101131963B CN 200610111475 A CN200610111475 A CN 200610111475A CN 200610111475 A CN200610111475 A CN 200610111475A CN 101131963 B CN101131963 B CN 101131963B
- Authority
- CN
- China
- Prior art keywords
- layer
- substrate
- memory cell
- conductor
- volatile memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 238000003860 storage Methods 0.000 claims abstract description 23
- 238000009792 diffusion process Methods 0.000 claims abstract description 13
- 239000004020 conductor Substances 0.000 claims description 48
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 36
- 238000000034 method Methods 0.000 claims description 34
- 229920005591 polysilicon Polymers 0.000 claims description 33
- 230000015572 biosynthetic process Effects 0.000 claims description 17
- 150000004767 nitrides Chemical class 0.000 claims description 17
- 238000013459 approach Methods 0.000 claims description 16
- 229910052751 metal Inorganic materials 0.000 claims description 16
- 239000002184 metal Substances 0.000 claims description 16
- 229910021332 silicide Inorganic materials 0.000 claims description 16
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 16
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 15
- 238000003973 irrigation Methods 0.000 claims description 11
- 230000002262 irrigation Effects 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- 239000011248 coating agent Substances 0.000 claims description 9
- 238000000576 coating method Methods 0.000 claims description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 3
- 238000002156 mixing Methods 0.000 claims description 2
- 229920000642 polymer Polymers 0.000 abstract description 7
- 238000003672 processing method Methods 0.000 abstract 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 18
- 229910052710 silicon Inorganic materials 0.000 description 17
- 239000010703 silicon Substances 0.000 description 17
- 238000005530 etching Methods 0.000 description 14
- 230000008569 process Effects 0.000 description 12
- 238000005516 engineering process Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 7
- 230000001590 oxidative effect Effects 0.000 description 6
- 238000000059 patterning Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000004807 localization Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000003701 mechanical milling Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000006396 nitration reaction Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000005619 thermoelectricity Effects 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Images
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明是有关于一种非挥发性记忆元件及其制造方法。该非挥发性记忆元件的制造方法是先在基底中形成多个沟渠；并于沟渠中填入第一导体层，以做为埋入式位元线；接着，在基底上形成电荷储存层，覆盖基底表面以及第一导体层的表面，同时使第一导体层中一部分的掺杂扩散至第一导体层周围的基底中，以形成多个扩散区，扩散区与第一导体层共同做为埋入式位元线；之后，在上述电荷储存层上形成第二导体层，以做为字元线。该非挥发性记忆元件包括多个具有掺杂的第一导体层、基底、一电荷储存层及多个第二导体层。本发明非挥发性记忆元件及其制造方法可以避免聚合物残留造成字元线直接与位元线的掺杂区接触所导致的短路问题。
Description
技术领域
本发明是有关于一种记忆元件及其制造方法，且特别是有关于一种非挥发性记忆元件及其制造方法。
背景技术
非挥发性记忆体(Non-volatile memory，“NVM”)是一种能够在去除电源后仍能够持续地储存讯息的半导体记忆体。NVM包括光罩式唯读记忆体(Mask ROM)、可编程唯读记忆体(PROM)、可抹除编程唯读记忆体(EPROM)、可电除可编程唯读记忆体(EEPROM)和快闪记忆体(Flash memory)。非挥发性记忆体广泛地用于半导体工业且研发来防止编程数据丢失的一类记忆体。通常，可依据元件的终端使用要求来程式化、读取及/或抹除非挥发性记忆胞，并可长期储存被程式化的资料。
资讯技术市场在过去二十年以来蓬勃发展，因此携带型电脑以及电子通信工业已成为半导体超大规模积体电路(VLSI)以及特大规模积体电路(ULSI)设计的主要方向。因此，低功率消耗、高密度及可再程式非挥发性记忆胞的需求很大。此等类型的可程式及可抹除记忆胞已成为半导体工业中的主要元件。
随着记忆胞容量需求的增加，半导体的积集度以及记忆胞密度的要求相对提升。双位元单元的记忆元件可在单一记忆胞中储存两位元资讯，是一种有效改善积集度的记忆元件。双位元单元的记忆元件中有一种称之为氮化物唯读记忆胞，其为一种用于储存资料的电荷捕捉半导体元件。
大体而言，氮化物唯读记忆体单元包括金属氧化硅场效电晶体(MOSFET)，其具有设置于闸极与源极/汲极半导体材料之间的氧化层-氮化层-氧化层(ONO)闸极介电层。在程式化时，ONO闸极介电层中的氮化层能以定域方式捕集电子。电荷定域是指：氮化物材料能够使得储存于其中的电荷不会大幅横向移动。此与现有浮动闸极技术形成对比，在现有浮动闸极技术中，浮动闸极是导电的且电荷横向分布而遍及整个浮动闸极。氮化物唯读记忆体元件可经由通道热电子(CHE)注入电荷捕捉层来执行氮化物唯读记忆体的程式化(意即，电荷注入)。可经由能带间热电洞穿隧来执行氮化物唯读记忆体的抹除(意即，电荷移除)。所储存的电荷可经由已知电压应用技术重复程式化、读取、抹除及/或再程式化所储存的电荷，并可正向或反向执行读取。定域电荷捕捉技术可使得每记忆胞(ccll)具有两个独立位元，因此使记忆胞密度加倍。
图1A至1C绘示现有一种氮化物唯读记忆体的制造方法的流程剖面图。请参照图1A，氮化物唯读记忆体的制造方法是先在基底100上依序形成氮化硅/氧化硅/氮化硅堆迭层102、掺杂多晶硅层104以及顶盖层106，之后，请参照图1B，进行微影与蚀刻制程，以使氮化硅/氧化硅/氮化硅堆迭层102、掺杂多晶硅层104以及顶盖层106图案化，形成图案化的氮化硅/氧化硅/氮化硅堆迭层102a、掺杂多晶硅层104a以及顶盖层106a。其后，以顶盖层106a为罩幕，进行离子植入制程，以于基底100中形成掺杂区110，做为位元线。其后，再于相邻的掺杂多晶硅层104之间的掺杂区110上形成介电层112
其后，请参照图1C，去除顶盖层106a。之后，在基底100上形成一层金属硅化物层，并将此金属硅化物层114以及掺杂多晶硅层104a图案化，形成金属硅化物层114以及掺杂多晶硅层104b，以做为字元线。
请参照图1B，以上述方法来形成氮化硅/氧化硅/氮化硅堆迭层102a、掺杂多晶硅层104a以及顶盖层106a的蚀刻过程中，易生成聚合物108。若是聚合物108残留在氮化硅/氧化硅/氮化硅堆迭层102以及掺杂多晶硅层104的侧壁上，则在后续形成金属硅化物层114的沉积过程中，会被金属硅化物所取代，使得所取代的金属硅化物层114a直接与位元线的掺杂区110接触，而造成短路，如图1C所示。
另一方面，请参照图2A与2B，若是在形成氮化硅/氧化硅/氮化硅堆迭层102、掺杂多晶硅层104以及顶盖层106的蚀刻过程中，蚀刻的条件控制不当，使得所形成的掺杂多晶硅层104a呈倒梯状，则在后续形成图案化的金属硅化物层114与掺杂多晶硅层104b的蚀刻过程中，易有掺杂多晶硅层104a蚀刻不完全，而在梯形介电层112侧壁上残留多晶硅悬梁(polysilicon stringer)120，使得相邻的字元线相互导通。
发明内容
依据本发明提供实施例的目的就是在提供一种挥发性记忆元件及其制造方法，其可以避免聚合物残留造成字元线直接与位元线的掺杂区接触所导致的短路问题。
依据本发明提供实施例的再一目的是提供一种挥发性记忆元件及其制造方法，其可以避免现有技术中因为蚀刻控制不当，导致介电层侧壁上残留多晶硅悬梁造成相邻的字元线相互导通的问题。
本发明提出一种非挥发性记忆元件的制造方法。此方法是先在基底中形成多个沟渠，并于沟渠中填入第一导体层，以做为埋入式位元线。接着，在基底上形成电荷储存层，覆盖基底表面以及第一导体层的表面，同时使第一导体层中一部分的掺杂扩散至第一导体层周围的基底中，以形成多个 扩散区，扩散区与第一导体层共同做为埋入式位元线。之后，在上述电荷储存层上形成第二导体层，以做为字元线。
依照本发明实施例所述，上述第一导体层具有掺杂，且上述方法更包括使上述第一导体层中一部份的掺杂扩散至其周围的基底中，以形成扩散区，与上述第一导体层共同做为埋入式位元线。
依照本发明实施例所述，上述方法中使上第一导体层中一部份的掺杂扩散至第一导体层周围的基底中的步骤，是与进行上述基底上形成上述电荷储存层的步骤同时进行的。
依照本发明实施例所述，上述电荷储存层的形成方法是先在上述基底上形成一底氧化物层，接着，在底氧化层上形成一氮化物层，再于氮化物层上形成一顶氧化物层。
依照本发明实施例所述，上述底氧化物层/氮化物层/顶氧化物层包括氧化硅层/氮化硅层/氧化硅层。
依照本发明实施例所述，上述具有掺杂的第一导体层的形成方法包括沉积一多晶硅层，并在临场进行掺杂，以形成一掺杂多晶硅层。
依照本发明实施例所述，上述第二导体层的形成方法包括在上述电荷储存层上形成一掺杂多晶硅层，再于上述掺杂多晶硅层上形成一金属硅化物层。
本发明又提出一种非挥发性记忆元件。此记忆元件包括：多个具有掺杂的第一导体层、电荷储存层与多个第二导体层。第一导体层是埋入于一基底中，其材质与上述基底的材质不相同，用以做为多个埋入式位元线。电荷储存层是直接覆盖在基底上以及第一导体层上。第二导体层是直接覆盖于电荷储存层上，用以做为多个字元线。
依照本发明实施例所述，上述非挥发性记忆元件的字元线不与位元线平行。
依照本发明实施例所述，上述非挥发性记忆元件更包括多个扩散区，分别位于上述第一导体层周围的基底中，其与上述第一导体层共同做为埋入式位元线。
依照本发明实施例所述，上述非挥发性记忆元件的电荷储存层包括位于上述基底上的底氧化物层、位在上述底氧化层上的氮化物层以及位在上述氮化物层上的顶氧化物层。
依照本发明实施例所述，上述底氧化物层/氮化物层/顶氧化物层包括氧化硅层/氮化硅层/氧化硅层。
依照本发明实施例所述，上述具有掺杂的第一导体层包括一掺杂多晶硅层。
依照本发明实施例所述，上述第二导体层包括位在电荷储存层上的掺杂多晶硅层以及位在掺杂多晶硅层上的金属硅化物层。
由于本发明的位元线是形成在基底之中，无需在基底上先形成字元线的导体层，再以其做为形成位元线的植入罩幕，因此，可以避免现有技术中因为蚀刻聚合物残留字元线的导体层的侧壁，导致字元线的金属硅化物层直接与位元线的扩散区接触所造成的短路问题。而且，本发明可以避免现有技术中因为蚀刻控制不当，导致介电层侧壁上残留多晶硅悬梁造成相邻的字元线相互导通的问题。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1A至1C绘示现有一种氮化硅唯读记忆元件的制造方法的流程剖面示意图。
图2A为绘示现有一种氮化硅唯读记忆元件的部分示意图。
图2B为图2A的II-II切线的剖面示意图。
图3A至3F是依照本发明实施例所绘示的一种非挥发性记忆元件的制造方法流程剖面示意图。
100、300：基底 102：电荷储存层
104、104a：掺杂多晶硅层 106、106a：顶盖层
108：聚合物 110：掺杂区
112：介电层 114、114a：金属硅化物层
120：多晶硅悬梁 301：井区
302、302a、302b：垫氧化层 304、304a、304b：罩幕层
306、310：沟渠 308：浅沟渠隔离结构
312、312a：导体层 312b：扩散区
313、316：氧化物层 314：氮化物层
320：电荷储存层 322：掺杂多晶硅层
324：金属硅化物层 350：位元线
360：导体层/字元线
具体实施方式
图3A至3F是依照本发明实施例所绘示的一种非挥发性记忆元件的制造方法流程剖面示意图。
请参照图3A，提供一基底300。基底300的材质例如是半导体材料如硅或锗。在一实施例中，基底300为一硅主体。在另一实施例中，基底300为绝缘层上有硅(S0I)。接着，在基底300中形成井区301。当基底300的掺杂为n型时，井区301为p型掺杂；当基底300的掺杂为p型时，井区301为n型掺杂。其后，在基底300上形成一罩幕层304。罩幕层304例如是一层氮化硅层，其形成的方法例如是化学气相沉积法。较佳的在形成氮化硅层之前先形成一层垫氧化层302。垫氧化层302的形成方法可以采用热氧化法。
接着，请参照图3B，进行微影与蚀刻制程，将罩幕层304图案化成罩幕层304a，再以其为硬罩幕，蚀刻垫氧化层302与基底300，以在基底300中形成浅沟渠306。之后，再于浅沟渠306中填入绝缘层，以形成浅沟渠隔离结构(STI)308。
之后，请参照图3C，进行微影与蚀刻制程，将罩幕层306a再次图案化，以形成罩幕层306b，之后，再以其为硬罩幕，蚀刻垫氧化层302a与基底300，以在基底300中形成沟渠310。蚀刻的方法可以采用非等向性蚀刻法，例如是以含有氟的化合物如CF4或是SF6做为蚀刻气体。
其后，请参照图3D，在基底300上形成一层具有掺杂的导体层312，以覆盖罩幕层304b并填入于沟渠310之中。具有掺杂的导体层312例如是掺杂的多晶硅层。当井区301为p型掺杂时，导体层312例如是n型掺杂的多晶硅层；当井区301为n型掺杂时，导体层312例如是p型掺杂的多晶硅层。掺杂多晶硅层的形成方法例如是以化学气相沉积法来沉积多晶硅并在沉积的同时进行临场(in-situ)掺杂。
之后，请参照图3E，去除沟渠310以外的导体层312。去除的方法可以采用化学机械研磨法(CMP)，利用罩幕层304b做为研磨终止层，以去除多余的导体层312，使留在沟渠310之中的导体层312a做为埋入式位元线的一部份。其后，去除罩幕层304b以及垫氧化层302b，以裸露出基底300表面。之后，在基底300的表面上形成一电荷储存层320。在一实施例中，电荷储存层320是由底氧化物层313、氮化物层314以及顶氧化物层316所构成。例如，以热氧化法在基底上300形成氧化硅层，接着，以化学气相沉积法，在氧化硅层上形成氮化硅层，之后，再以湿式热氧化法在氮化硅层上形成氧化硅层。在形成电荷储存层320过程中，沟渠310之中的导体层312a会因为受热而使其中的掺杂扩散到沟渠310周围的基底300之中，而形成一个扩散区312b。此扩散区312b与导体层312a共同形成本发明的记忆元件的埋入式位元线350。
之后，请参照图3F，在基底300上形成图案化的导体层360，以做为字元线，此字元线不与位元线平行。导体层360例如是由掺杂多晶硅层322与金属硅化物层324共同组成。金属硅化物层324的材质例如是硅化钨。
由于本发明的位元线是形成在基底之中，无需在基底上先形成字元线的导体层，再以其做为形成位元线的植入罩幕，因此，可以避免现有技术中因为蚀刻聚合物残留字元线导体层的侧壁，导致字元线的金属硅化物层直接与位元线的扩散区接触所造成的短路问题。而且，可以避免现有技术中因为蚀刻控制不当，导致介电层侧壁上残留多晶硅悬梁造成相邻的字元线相互导通的问题。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (5)
1.一种非挥发性记忆元件的制造方法，其特征在于其包括以下步骤：
在一基底中形成多个沟渠；
在该些沟渠中分别形成一第一导体层，且该些第一导体层具有掺杂；
在该基底上形成一电荷储存层，覆盖该基底表面以及该些第一导体层层的表面，同时使该些第一导体层中一部分的掺杂扩散至该些第一导体层周围的该基底中，以形成多个扩散区，该些扩散区与该些第一导体层共同做为多个埋入式位元线；以及
在该电荷储存层上形成多个第二导体层，以做为多个字元线。
2.根据权利要求1所述的非挥发性记忆元件的制造方法，其特征在于其中所述的电荷储存层的形成方法包括：
在该基底上形成一底氧化物层；
在该底氧化物层上形成一氮化物层；以及
在该氮化物层上形成一顶氧化物层。
3.根据权利要求1所述的非挥发性记忆元件的制造方法，其特征在于其中所述的底氧化物层/该氮化物层/该顶氧化物层包括氧化硅层/氮化硅层/氧化硅层。
4.根据权利要求1所述的非挥发性记忆元件的制造方法，其特征在于其中所述的具有掺杂的该第一导体层的形成方法包括沉积一多晶硅层，并在临场进行掺杂，以形成一掺杂多晶硅层。
5.根据权利要求1所述的非挥发性记忆元件的制造方法，其特征在于其中所述的第二导体层的形成方法包括：
在该电荷储存层上形成一掺杂多晶硅层；以及
在该掺杂多晶硅层上形成一金属硅化物层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN200610111475A CN101131963B (zh) | 2006-08-22 | 2006-08-22 | 非挥发性记忆元件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN200610111475A CN101131963B (zh) | 2006-08-22 | 2006-08-22 | 非挥发性记忆元件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101131963A CN101131963A (zh) | 2008-02-27 |
| CN101131963B true CN101131963B (zh) | 2012-10-10 |
Family
ID=39129158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200610111475A Active CN101131963B (zh) | 2006-08-22 | 2006-08-22 | 非挥发性记忆元件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101131963B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486028B1 (en) * | 2001-11-20 | 2002-11-26 | Macronix International Co., Ltd. | Method of fabricating a nitride read-only-memory cell vertical structure |
| US6680509B1 (en) * | 2001-09-28 | 2004-01-20 | Advanced Micro Devices, Inc. | Nitride barrier layer for protection of ONO structure from top oxide loss in fabrication of SONOS flash memory |
| US6723605B1 (en) * | 2001-12-15 | 2004-04-20 | Advanced Micro Devices, Inc. | Method for manufacturing memory with high conductivity bitline and shallow trench isolation integration |
-
2006
- 2006-08-22 CN CN200610111475A patent/CN101131963B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6680509B1 (en) * | 2001-09-28 | 2004-01-20 | Advanced Micro Devices, Inc. | Nitride barrier layer for protection of ONO structure from top oxide loss in fabrication of SONOS flash memory |
| US6486028B1 (en) * | 2001-11-20 | 2002-11-26 | Macronix International Co., Ltd. | Method of fabricating a nitride read-only-memory cell vertical structure |
| US6723605B1 (en) * | 2001-12-15 | 2004-04-20 | Advanced Micro Devices, Inc. | Method for manufacturing memory with high conductivity bitline and shallow trench isolation integration |
Non-Patent Citations (1)
| Title |
|---|
| 说明书0015-0021、附图5-8. |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101131963A (zh) | 2008-02-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6570213B1 (en) | Self-aligned split-gate flash memory cell and its contactless NOR-type memory array | |
| US7446370B2 (en) | Non-volatile memory | |
| TWI227544B (en) | Nonvolatile memories and methods of fabrication | |
| KR101024336B1 (ko) | 비휘발성 메모리 셀 및 그의 제조방법 | |
| US8530958B2 (en) | Semiconductor device having split gate type, non-volatile memory cells and a method of manufacturing the same | |
| US20170323983A1 (en) | Semiconductor device and a manufacturing method thereof | |
| JP2007281092A (ja) | 半導体装置およびその製造方法 | |
| JP2004343014A (ja) | 半導体記憶装置、半導体装置、及びそれらの製造方法、並びに携帯電子機器、並びにｉｃカード | |
| KR0138312B1 (ko) | 비휘발성 반도체 메모리장치의 제조방법 | |
| US7045852B2 (en) | Floating gate memory cells with increased coupling radio | |
| US7595237B2 (en) | Non-volatile memory cell with a hybrid access transistor | |
| US6159797A (en) | Method of fabricating a flash memory with a planarized topography | |
| JP4424886B2 (ja) | 半導体記憶装置及びその製造方法 | |
| CN108257969B (zh) | 半导体装置及其制造方法 | |
| US6153467A (en) | Method of fabricating high density buried bit line flash EEPROM memory cell with a shallow trench floating gate | |
| US7408219B2 (en) | Nonvolatile semiconductor memory device | |
| US20080042191A1 (en) | Non-volatile memory device and method of fabricating the same | |
| KR100683389B1 (ko) | 플래시 메모리의 셀 트랜지스터 및 그 제조 방법 | |
| US6255167B1 (en) | Method of forming high density buried bit line flash EEPROM memory cell with a shallow trench floating gate | |
| JP2005026696A (ja) | Ｅｅｐｒｏｍ素子およびその製造方法 | |
| JP5014591B2 (ja) | 半導体装置及びその製造方法 | |
| US11342430B2 (en) | Semiconductor device | |
| CN101131963B (zh) | 非挥发性记忆元件及其制造方法 | |
| JP2010129772A (ja) | 不揮発性半導体記憶装置 | |
| KR100631851B1 (ko) | 2비트를 갖는 비휘발성 메모리 셀 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |