KR20090044917A - 비휘발성 메모리 소자의 제조방법 - Google Patents

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KR20090044917A
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곽상현
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Abstract

본 발명은 STI(Shallow Trench Isolation) 공정을 통해 소자 분리 공정이 이루어지는 비휘발성 메모리 소자의 제조방법에 있어서, 플로팅 게이트 양측벽의 손실에 기인한 표면적 감소를 방지하여 소자의 동작 특성을 개선시킬 수 있는 비휘발성 메모리 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상에 터널링 절연막과 플로팅 게이트용 도전막을 형성하는 단계와, 상기 도전막, 상기 터널링 절연막 및 상기 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 일부 매립되도록 제1 절연막을 형성하는 단계와, 상기 트렌치가 매립되도록 상기 제1 절연막 상에 제2 절연막을 형성하는 단계와, 상기 제2 절연막을 리세스시키는 단계와, 상기 트렌치가 일부 매립되도록 상기 제2 절연막 상에 제3 절연막을 형성하는 단계를 포함하되, 상기 제3 절연막을 형성하는 단계는, 상기 트렌치가 매립되도록 상기 제1 절연막 상에 제1 막을 증착하는 단계와, 상기 제1 막을 리세스시키는 단계와, 상기 트렌치의 내부면을 따라 제1 측벽 보호막을 형성하는 단계와, 상기 트렌치가 매립되도록 상기 제1 측벽 보호막 상에 제2 막을 형성하는 단계와, 상기 제2 막과 상기 제1 측벽 보호막을 일부 리세스시켜 상기 도전막을 일부 노출시키는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
비휘발성 메모리 소자, 낸드 플래시 메모리 소자, 소자 분리막

Description

비휘발성 메모리 소자의 제조방법{METHOD FOR MANUFACTURING A NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 STI(Shallow Trench Isolation) 공정을 통해 소자 분리 공정이 이루어지는 비휘발성 메모리 소자의 제조방법에 관한 것이다.
비휘발성 메모리 소자인 낸드 플래시 메모리 소자(NAND type flash memory device)는 고집적을 위해 복수의 셀이 직렬 연결되어 단위 스트링(string)을 구성하며, 주로 메모리 스틱(memory stick), USB 드라이버(Universal Serial Bus driver), 하드 디스크(hard disk)를 대체할 수 있는 소자로 그 적용 분야를 넓혀 가고 있다.
낸드 플래시 메모리 소자는 기존의 LOCOS(LOCal Oxidation of Silicon) 공정 대신에 STI 공정을 적용하여 소자 분리막을 형성하고 있다. 특히, 소자의 고집적화에 따라 70nm급 이후 기술에서는 소위 SA-STI(Self Aligned-Shallow Trench Isolation) 또는 ASA-STI(Advanced Self Aligned-Shallow Trench Isolation) 공정으로 불리어지고 있는 소자 분리 공정을 적용하여 소자 분리막과 플로팅 게이트를 함께 형성하고 있다.
하지만, SA-STI, ASA-STI 공정, 특히 ASA-STI 공정은 터널링 산화막과 플로팅 게이트용 다결정실리콘막을 먼저 증착한 후 이들과 기판을 일정 깊이로 식각하여 트렌치를 형성하기 때문에 일반적인 STI 공정에 비해 종횡비(aspect ratio)가 높다. 이에 따라 높은 종횡비를 갖는 트렌치를 매립시키는 것이 중요한 이슈가 되고 있다.
도 1a 내지 도 1f는 종래기술에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도이다. 여기서는 일례로 ASA-STI 공정에 대해 설명하기로 한다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(100) 상에 터널링 절연막(101)과 플로팅 게이트용 도전막(102)을 형성한 후 그 상부에 하드 마스크(103)를 형성한다.
이어서, 도 1b에 도시된 바와 같이, 하드 마스크(103A), 도전막(102A), 터널링 절연막(101A) 및 반도체 기판(100A)을 일부 식각하여 트렌치(trench)(104)를 형성한다.
이어서, 도 1c에 도시된 바와 같이, 트렌치(104, 도 1b참조)가 일부 매립되도록 내측벽을 따라 라이너(liner) 형태로 고밀도 플라즈마(High Density Plasma) 증착공정으로 USG(Un-doped Silicate Glass)막(105)(이하, HDP막이라 함)을 형성한다.
이어서, 트렌치(104)가 매립되도록 SOD(Spin On Dielectric)막(106)을 형성 한다.
이어서, SOD막(106)을 평탄화한다.
이어서, 도 1d에 도시된 바와 같이, SOD막(106A)을 일정 깊이 리세스(recess)시킨다. 이 과정에서 HDP막(105A) 또한 일부 식각되어 도전막(102A)의 측벽이 노출된다.
이어서, 도 1e에 도시된 바와 같이, HDP막(105A)과 SOD막(106A)의 리세스에 의해 형성된 공간이 매립되도록 반도체 기판(100A) 상부에 HDP막(107)을 증착한 후 평탄화한다.
이어서, 도 1f에 도시된 바와 같이, 하드 마스크(103A, 도 1d참조)를 제거한다.
이어서, 소자 분리막 유효 높이(Effective Field oxide Height, EFH)를 조절하기 위해 HDP막(107A)을 일정 깊이 리세스시킨다. 여기서, 소자 분리막 유효 높이라 함은 소자 분리막에 의해 정의되는 활성영역의 표면으로부터 유전체막까지의 거리를 의미한다.
그러나, 이러한 종래기술에 따른 ASA-STI 공정은 다음과 같은 문제점이 발생한다.
도 1d에서와 같이, SOD막(106A) 리세스 공정 또는 그 후속 식각(세정 포함)공정에 의해 도전막(102A)의 측벽이 노출된다. 이런 상태에서 도 1e와 같이 HDP막(107)을 증착하는 경우 노출된 도전막(102A)의 측벽은 플라즈마(plasma)에 의해 손상(damage)을 받아 내구성이 저하된다. 이렇게 내구성이 저하된 도전막(102A)은 도 1f에서 실시되는 소자 분리막 유효 높이 조절을 위한 식각공정에 의해 쉽게 손실된다. 이로 인해, 최종 플로팅 게이트의 표면적이 변형되어 플로팅 게이트의 표면적이 감소되는 문제가 발생되는데, 플로팅 게이트의 표면적 변화는 문턱 전압의 분포를 열화시켜 소자 특성을 저하시킨다.
도 2 및 도 3은 실제 종래기술에 따른 비휘발성 메모리 소자의 제조방법을 통해 제조된 소자를 촬영한 TEM(Transmission Electron Microscope) 사진들로서, 도 2는 소자 분리막 유효 높이를 조절하기 위한 식각공정 후 촬영한 평면도(위에서 바라본 사진)이고, 도 3은 후속 유전체막 형성 전 실시하는 세정공정 후 촬영한 평면도 및 단면도이다.
도 2에 도시된 'A' 부위에서, 소자 분리막 유효 높이를 조절하기 위한 식각공정 후 플로팅 게이트의 측벽이 손실된 것을 확인할 수 있다. 또한, 도 3에 도시된 'B'와 'C' 부위에서, 후속 유전체막 형성 전 실시되는 전처리 세정공정에 의해 도전막(102A)이 2차 손실되어 플로팅 게이트의 표면적이 크게 변형된 것을 확인할 수 있다.
따라서, 본 발명은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, STI 공정을 통해 소자 분리 공정이 이루어지는 비휘발성 메모리 소자의 제조방법에 있어서, 플로팅 게이트 양측벽의 손실에 기인한 표면적 감소를 방지하여 소자의 동작 특성-프로그램(program) 및 소거(erase) 동작 후 메모리 셀의 문턱 전압 분포 특성-을 개선시킬 수 있는 비휘발성 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 기판 상에 터널링 절연막과 플로팅 게이트용 도전막을 형성하는 단계와, 상기 도전막, 상기 터널링 절연막 및 상기 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 일부 매립되도록 제1 절연막을 형성하는 단계와, 상기 트렌치가 매립되도록 상기 제1 절연막 상에 제2 절연막을 형성하는 단계와, 상기 제2 절연막을 리세스시키는 단계와, 상기 트렌치가 일부 매립되도록 상기 제2 절연막 상에 제3 절연막을 형성하는 단계를 포함하되, 상기 제3 절연막을 형성하는 단계는, 상기 트렌치가 매립되도록 상기 제1 절연막 상에 제1 막을 증착하는 단계와, 상기 제1 막을 리세스시키는 단계와, 상기 트렌치의 내부면을 따라 제1 측벽 보호막을 형성하는 단계와, 상기 트렌치가 매립되도록 상기 제1 측벽 보호막 상에 제2 막을 형성하는 단계와, 상기 제2 막과 상기 제1 측벽 보호막을 일부 리세스시켜 상기 도전막을 일부 노출시 키는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
상기한 구성을 포함하는 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, STI 공정을 통해 소자 분리 공정이 이루어지는 비휘발성 메모리 소자의 제조방법에 있어서, 트렌치 내부면에 측벽 보호막을 형성하고, 이를 통해 후속 소자 분리막용 절연막 식각공정(세정공정 포함) 및 증착공정시 플로팅 게이트용 도전막이 손상되는 것을 방지하도록 함으로써 최종 플로팅 게이트의 표면적이 변형되는 것을 방지할 수 있으며, 이를 통해 소자의 동작 특성을 개선시킬 수 있다.
둘째, 본 발명에 의하면, 상기에서 설명한 바와 같이, 트렌치 내부면을 따라 형성된 측벽 보호막을 통해 플로팅 게이트로 기능하는 도전막이 손상되는 것을 방지하도록 하고, 후속 소자 분리막 유효 높이를 조절하기 위한 식각공정시 소자 분리막용 제2 절연막과 함께 상기 측벽 보호막을 식각하여 상기 도전막의 측벽을 노출시킴으로써 후속 유전체막 형성공정시 상기 도전막의 측벽에서 균일한 두께로 유전체막을 형성하는 것이 가능하여 소자의 동작 특성이 저하되는 것을 방지할 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명 확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 '상' 또는 '상부'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마 공정을 통해 일부가 변형된 것을 의미한다.
실시예
도 4a 내지 도 4h는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위하여 제조공정 순서대로 도시한 공정 단면도이다. 여기서는 일례로 ASA-STI 공정을 적용한 낸드 플래시 메모리 소자의 제조방법에 대해 설명하기로 한다.
먼저, 도 4a에 도시된 바와 같이, 반도체 기판(200), 예컨대 p형(p-type) 기판 내에 트리플 n-웰(triple n-type well)을 형성한 후 p-웰(p-type well)을 형성한다.
이어서, 문턱전압 조절용 이온주입 공정을 실시한다.
이어서, 기판(200) 상에 F-N 터널링(Fouler-Nordheim Tunneling)이 일어나는 터널링 절연막(201)을 형성한다. 이때, 터널링 절연막(201)은 산화막, 예컨대 실리콘산화막(SiO2)으로 형성하거나, 실리콘산화막(SiO2)을 형성한 후 질소, 예컨대 N2 가스를 이용한 열처리 공정을 실시하여 실리콘산화막(SiO2)과 기판(200) 계면에 질 화층을 형성할 수도 있다. 그 제조방법으로는 건식 산화, 습식 산화 공정 또는 라디컬 이온(radical ion)을 이용한 산화 공정을 이용할 수도 있으나, 특성 측면에서 라디컬 이온을 이용한 산화 공정 대신에 건식 산화, 습식 산화 공정으로 실시하는 것이 바람직하다. 한편, 질소 가스를 이용한 열처리 공정은 퍼니스(furnace) 장비를 이용하여 실시할 수 있다. 이러한 터널링 절연막(201)은 50~100Å 정도의 두께로 형성할 수 있다.
이어서, 터널링 절연막(201) 상에 플로팅 게이트로 기능하는 도전막(202)을 형성한다. 이때, 도전막(202)은 도전성을 갖는 물질은 모두 사용가능하며, 예컨대 다결정실리콘, 전이 금속 또는 희토류 금속 중 선택된 어느 하나의 물질로 형성할 수 있다. 예컨대, 다결정실리콘막은 불순물이 도핑되지 않은 언-도프트(un-doped) 다결정실리콘막 또는 불순물이 도핑된 도프트(doped) 다결정실리콘막 모두 사용가능하며, 언-도프트 다결정실리콘막의 경우 후속 이온주입공정을 통해 별도로 불순물 이온을 주입한다. 이러한 다결정실리콘막은 저압화학기상증착(Low Pressure Chemical Vapor Deposition, 이하 LPCVD라 함) 방식으로 형성한다. 이때, 소스 가스로는 실란(SiH4) 가스를 사용하고, 도핑 가스로는 포스핀(PH3), 3염화붕소(BCl3) 또는 지보란(B2H6) 가스를 사용한다. 전이 금속으로는 철(Fe), 코발트(Co), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo) 또는 티타늄(Ti) 등을 사용하고, 희토류 금속으로는 어븀(Er), 이터륨(Yb), 사마륨(Sm), 이트륨(Y), 란탄(La), 세륨(Ce), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 톨륨(Tm) 및 루테 튬(Lu) 등을 사용한다.
이어서, 도전막(202) 상에 완충막(미도시)을 형성할 수도 있다. 이때, 상기 완충막은 후속 공정을 통해 형성될 하드 마스크(203)의 증착공정 및 제거공정, 특히 제거공정시 도전막(202)의 손상을 방지하기 위하여 하드 마스크(203)와 높은 식각 선택비를 갖는 물질로 형성하는 것이 바람직하다. 예컨대, 하드 마스크(203)가 질화막, 예컨대 실리콘질화막(Si3N4)으로 형성된 경우 실리콘산화막(SiO2)으로 형성한다.
이어서, 상기 완충막 상에 하드 마스크(203)를 형성한다. 이때, 하드 마스크(203)는 그 하부에 상기 완충막이 형성되지 않는 경우 도전막(202)과 높은 식각 선택비를 갖는 물질로 형성한다. 예컨대, 도전막(202)이 다결정실리콘막으로 형성된 경우 질화막, 예컨대 실리콘질화막(Si3N4)으로 형성한다. 이러한 하드 마스크(203)는 증착공정시 스트레스(stress)를 최소화하기 위해 LPCVD 방식으로 형성할 수 있다.
이어서, 하드 마스크(203), 도전막(202), 터널링 절연막(201) 및 기판(200)을 일부 식각하여 트렌치(204)를 형성한다.
이어서, 도 4b에 도시된 바와 같이, 트렌치(204, 도 4a참조) 내부에 산화공정을 실시하여 측벽 보상막(미도시)을 형성할 수 있다. 이때, 상기 산화공정은 트렌치 형성공정시 손상된 트렌치의 측벽을 보상하기 위하여 라디컬 이온을 이용한 산화공정으로 실시하여, 실리콘산화막(SiO2)으로 27~33Å 정도의 두께로 형성할 수 있다.
이어서, 트렌치(204, 도 4a참조)가 일부 매립되도록 소자 분리막용 제1 절연막(205)을 형성한다. 이때, 제1 절연막(205)은 높은 종횡비에서 매립 특성이 우수한 HDP막으로 트렌치(204) 측벽보다 저부에서 더 두껍게 증착되는 라이너 형태로 형성한다.
이어서, 트렌치(204)가 매립되도록 기판(200) 상부에 소자 분리막용 제2 절연막(206)을 형성한다. 이때, 제2 절연막(206)은 유동성이 높아 매립 특성이 우수한 스핀 코팅(spin coating) 방식으로 형성하는 것이 바람직하다. 예컨대, 제2 절연막(206)은 SOD막으로 형성한다. 더욱 구체적으로는 PSZ(PoliSilaZane)막으로 형성한다. 이외에도, 스핀 코팅 방식을 통해 도포가 가능한 물질은 모두 사용할 수 있다.
이어서, 제2 절연막(206)을 SOD막으로 형성한 경우, 큐어링(curing) 공정을 실시할 수도 있다. 그 이유는 제2 절연막(206)이 경도가 비교적 낮기 때문에 후속 CMP 공정시 연마 특성을 확보하기 위함이다. 이때, 큐어링 공정은 퍼니스 어닐(furnace anneal) 장비 또는 RTP(Rapid Thermal Process) 장비를 이용하여 실시할 수 있다.
이어서, 도 4c에 도시된 바와 같이, 제2 절연막(206A)에 대해 평탄화 공정을 실시한다. 이때, 평탄화 공정은 CMP 공정으로 실시한다. 예컨대, CMP 공정은 하드 마스크(203)를 연마 정지막으로 이용한다. 이 과정에서 제1 절연막(205A) 또한 일부 연마된다. 한편, 도시되진 않았지만, CMP 공정시 연마 정지막으로 사용된 하드 마스크(203) 또한 일정 두께 연마될 수도 있으며, 그 연마 두께는 20~40Å 정도로 제어한다.
예컨대, CMP 공정은 2단계로 진행하고, 산화막 연마용 슬러리(slurry)를 사용하며, 연마 패드로는 하드성 패드(hard type pad) 또는 소프트성 패드(soft type pad) 상에 하드성 패드를 부착한 복합 패드를 사용한다. 더욱 구체적으로, 1단계에서는 산화막(제2 절연막)과 질화막(하드 마스크) 간의 연마 선택비(1.5:1~20:1)가 낮은 연마제(Low Selective Slurry)로 pH가 10~14인 품드 실리카(fumed silica)를 사용하여 실시한다. 2단계에서는 산화막(제2 절연막)과 질화막(하드 마스크) 간의 연마 선택비(50:1~n(50을 초과하는 자연수):1)가 높은 연마제(High Selective Slurry)로 pH가 6~8 정도인 세리아(ceria) 계열, 예컨대 CeO2 실리카를 사용하여 실시한다.
이어서, 도 4d에 도시된 바와 같이, 제2 절연막(206B)을 선택적으로 일정 깊이 식각하여 트렌치(204, 도 4a참조) 내부로 리세스시킨다. 이때, 제2 절연막(206B)을 리세스시키기 위한 식각공정은 습식식각공정으로 실시한다. 예컨대, 습식식각공정은 DHF(Diluted HF) 용액 또는 BOE(Buffered Oxide Etchant) 용액을 사용할 수 있다.
전술한 바와 같이, 제2 절연막(206B) 리세스공정은 제1 절연막(205B)이 도전막(202)의 측벽에 그대로 잔류되도록 선택적으로 제2 절연막(206)만을 식각하는 것이 바람직하다. 하지만, 공정 제어가 어려워 제1 절연막(205B)이 함께 식각되어 도 전막(202)의 양측벽이 노출되는 경우가 발생될 수 있다. 이 경우, 도전막(202)의 양측벽을 보호하기 위해 측벽 보호막(미도시)을 형성할 수도 있다. 이때, 상기 측벽 보호막은 건식산화, 습식산화 또는 라디컬 이온을 이용한 산화공정으로 형성할 수도 있다. 바람직하게는 오존(O3)을 이용한 습식산화공정으로 형성할 수도 있다. 예컨대, 오존을 이용한 습식산화공정은 세정(cleaning) 장비, 더욱 구체적으로는 웨이퍼 1장씩 진행하는 싱글 세정(single cleaning) 장비를 이용하여 실시한다. 이와 같이, 오존을 이용한 습식산화공정을 세정 장비를 이용하여 실시하는 이유는 도 4c에서 실시된 제2 절연막(206A) CMP 공정 후 웨이퍼 상에 존재하는 슬러리 파티클들(particles)을 제거하는 동시에 노출되는 도전막(202)의 측벽을 보호하기 위함이다.
참고로, 도 4c에서 실시된 제2 절연막(206A) CMP 공정 후 슬러리 파티클들이 발생되고, 이러한 슬러리 파티클들은 후속 세정공정에 의해 일부는 제거되나, 일부는 제거되지 않고 웨이퍼 상에 그대로 잔류되는데, 이러한 슬러리 파티클들은 트렌치(204, 도 4a참조)의 개구부를 막아 매립 특성을 저하시키는 요인으로 작용하기도 한다.
이어서, 도 4e 내지 도 4g에 도시된 바와 같이, 도 4d에서 리세스된 제2 절연막(206B)에 의해 형성된 트렌치 내부의 공간이 완전히 매립되도록 소자 분리막용 제3 절연막(210, 도 4g참조)을 형성한다. 이때, 제3 절연막(210)은 매립 특성이 우수한 HDP막으로 형성하는 것이 바람직하며, 매립 특성을 더욱 개선시키기 위해 증 착-식각(습식)-증착(Deposition-Wet etch-Deposition, DWD) 방식으로 공정을 진행하여 HDP막을 형성한다.
구체적으로, DWD 방식을 이용한 제3 절연막(210) 형성공정을 설명하면 다음과 같다.
먼저, 도 4e에 도시된 바와 같이, 제3 절연막(210)으로, HDP막(207)을 일부 증착한다. 이때, HDP막(207)은 제2 절연막(206B)의 상부가 일부 매립되도록 라이너 형태로 형성한다.
이어서, 습식식각공정을 실시하여 HDP막(207)을 일부 리세스시켜 트렌치(204, 도 4a참조) 개구부의 폭을 넓힌다. 이때, 습식식각공정은 슬러리 파티클들을 제거하기 위해 과도 식각공정으로 실시할 수 있으며, 이 경우 도전막(202)의 측벽이 노출될 수 있다.
이어서, 도 4f에 도시된 바와 같이, 노출되는 도전막(202)을 보호하기 위해 트렌치(204) 내부면에 측벽 보호막(208)을 형성한다. 이때, 측벽 보호막(208)은 건식산화, 습식산화 또는 라디컬 이온을 이용한 산화공정으로 30~50Å 정도의 두께로 형성할 수 있다. 바람직하게는 오존(O3)을 이용한 습식산화공정으로 실시한다. 예컨대, 오존을 이용한 습식산화공정은 세정 장비, 더욱 구체적으로는 웨이퍼 1장씩 진행하는 싱글 세정 장비를 이용하여 실시한다. 이와 같이, 오존을 이용한 습식산화공정을 세정 장비를 이용하여 실시하는 이유는 도 4c에서 실시된 제2 절연막(206A) CMP 공정 후 웨이퍼 상에 존재하는 슬러리 파티클들을 제거하는 동시에 후속 HDP 막(209) 증착공정시 가해지는 스트레스로부터 노출되는 도전막(202)의 측벽을 보호하기 위함이다.
이어서, 도 4g에 도시된 바와 같이, 트렌치(204)가 매립되도록 HDP막(209)을 증착한다.
상기에서, 측벽 보호막(208) 형성공정을 제외한 DWD 공정, 즉 HDP막(209) 증착공정과 습식식각공정은 트렌치(204)가 매립될 때까지 반복적으로 실시할 수 있다.
이어서, HDP막(209)에 대해 평탄화 공정, 예컨대 에치백 또는 CMP 공정을 실시하여 제3 절연막(210)을 형성한다. 이때, CMP 공정은 하드 마스크(203)를 연마 정지막으로 사용한다.
이어서, 도 4h에 도시된 바와 같이, 하드 마스크(203, 도 4g참조)를 제거한다. 이때, 하드 마스크(203) 제거공정은 습식식각공정으로 실시할 수 있으며, 예컨대, 습식식각공정은 실리콘질화막(Si3N4)으로 이루어진 인산(H3PO4) 용액을 이용하여 실시할 수 있다.
이어서, 소자 분리막 유효 높이를 조절하기 위한 식각공정을 실시하여 제3 절연막(210A)과 측벽 보호막(208B)을 일정 깊이 리세스시킨다. 이때, 상기 식각공정은 주변회로 영역-메모리 셀을 구동하기 위한 구동회로, 예컨대 디코더(decoder), 페이지 버퍼(page buffer) 등이 형성되는 영역-은 덮고, 셀 영역은 개방된 감광막 패턴을 식각 마스크로 사용하여 건식식각공정으로 실시한다. 예컨 대, 건식식각공정은 제3 절연막(210A)과 측벽 보호막(208B) 간의 식각 선택비가 1:1~1.5:1(제3 절연막:측벽 보호막) 되도록 실시하며, 더욱 구체적으로는 플라즈마 식각 장비를 이용하여 400~800W, 바람직하게는 600W의 소스 파워와, 60~100mTorr, 바람직하게는 80mTorr의 압력에서 실시하며, 식각가스로는 CF4, CHF3, BCl3 및 CH4가 혼합된 혼합가스를 사용한다.
이어서, 도시되진 않았지만, 기판(200) 상부면에 유전체막과 콘트롤 게이트를 형성한다. 이때, 상기 유전체막은 산화막-질화막-산화막이 적층된 구조로 형성하거나, 실리콘산화막(SiO2)보다 높은 유전율(3.9 이상)을 갖는 금속 산화물들 중 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성한다. 또는, 이들의 혼합막으로 형성할 수 있다. 예컨대, 금속 산화물로는 하프늄산화막(HfO2), 지르코늄산화막(ZrO2), 탄탈륨산화막(Ta2O5), 티타늄산화막(TiO2), 알루미늄산화막(Al2O3) 등이 있다. 한편, 콘트롤 게이트는 플로팅 게이트를 구성하는 물질들 중 어느 하나로 형성할 수 있다.
이후, 공정은 일반적인 공정과 동일하기 때문에 그에 대한 설명은 생략하기로 한다.
한편, 상기에서, 소자 분리막용 절연막들로, HDP-USG(Un-doped Silicate Glass)막을 사용하고 있으나, 이는 일례로서 매립 특성에 문제가 없다면 산화막 계열의 절연막은 모두 사용할 수 있다. 예컨대, BPSG(BoroPhoporusSilicate Glass), PSG(PhopoSilicate Glass), BSG(BoroSilicate Glass) 또는 TEOS(Tetra Ethyle Ortho Silicate) 중 선택된 어느 하나를 사용할 수도 있다. 또한, SOD막에 있어서도 PSZ막에 한정되는 것은 아니며, 스핀 코팅 방식으로 도포할 수 있는 물질은 모두 사용할 수 있다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예에서는 ASA-STI 공정에 대해 설명하였으나, 이외에도 SA-STI 공정을 적용하는 제조방법에도 적용할 수 있다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1f는 종래기술에 따른 비휘발성 메모리 소자의 제조방법을 도시한 공정 단면도.
도 2 및 도 3은 종래기술에 따른 문제점을 설명하기 위해 도시한 TEM(Transmission Electron Microscope) 사진.
도 4a 내지 도 4h는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
200 : 반도체 기판
201 : 터널링 절연막
202 : 도전막
203 : 하드 마스크
204 : 트렌치
205, 205A, 205B : 제1 절연막
206, 206A, 206B : 제2 절연막
208, 208A, 208B : 측벽 보호막
210, 210A : 제3 절연막

Claims (9)

  1. 기판 상에 터널링 절연막과 플로팅 게이트용 도전막을 형성하는 단계;
    상기 도전막, 상기 터널링 절연막 및 상기 기판의 일부를 식각하여 트렌치를 형성하는 단계;
    상기 트렌치가 일부 매립되도록 제1 절연막을 형성하는 단계;
    상기 트렌치가 매립되도록 상기 제1 절연막 상에 제2 절연막을 형성하는 단계;
    상기 제2 절연막을 리세스시키는 단계; 및
    상기 트렌치가 일부 매립되도록 상기 제2 절연막 상에 제3 절연막을 형성하는 단계를 포함하되,
    상기 제3 절연막을 형성하는 단계는,
    상기 트렌치가 매립되도록 상기 제1 절연막 상에 제1 막을 증착하는 단계;
    상기 제1 막을 리세스시키는 단계;
    상기 트렌치의 내부면을 따라 제1 측벽 보호막을 형성하는 단계;
    상기 트렌치가 매립되도록 상기 제1 측벽 보호막 상에 제2 막을 형성하는 단계; 및
    상기 제2 막과 상기 제1 측벽 보호막을 일부 리세스시켜 상기 도전막을 일부 노출시키는 단계
    를 포함하는 비휘발성 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 측벽 보호막을 형성하는 단계는 오존(O3)을 이용한 습식산화공정으로 실시하는 비휘발성 메모리 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 습식산화공정은 세정 장비를 이용하여 실시하는 비휘발성 메모리 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제1 측벽 보호막은 30~50Å 두께로 형성하는 비휘발성 메모리 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제2 절연막을 리세스시키는 단계 후,
    상기 트렌치의 내부면에 제2 측벽 보호막을 형성하는 단계를 더 포함하는 비 휘발성 메모리 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 제2 측벽 보호막은 오존(O3)을 이용한 습식산화공정으로 실시하는 비휘발성 메모리 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 제1 및 제3 절연막은 HDP(High Density Plasma)막으로 형성하고, 상기 제2 절연막은 SOD(Spin On Dielectric)막으로 형성하는 비휘발성 메모리 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 제2 절연막을 형성하는 단계는,
    상기 트렌치가 매립되도록 상기 제1 절연막 상에 상기 제2 절연막을 도포하는 단계; 및
    상기 제2 절연막을 CMP(Chemical Mechanical Polishing) 공정으로 평탄화하 는 단계
    를 포함하는 비휘발성 메모리 소자의 제조방법,
  9. 제 8 항에 있어서,
    상기 CMP 공정은,
    pH가 10~14인 품드 실리카를 사용하여 상기 제2 절연막을 연마하는 제1 단계; 및
    상기 pH가 6~8인 세리아 실리카를 사용하여 상기 제2 절연막을 연마하는 제2 단계
    를 포함하는 비휘발성 메모리 소자의 제조방법.
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