KR20090044918A - 비휘발성 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 공정을 단순화시키면서 플로팅 게이트의 표면적을 증대시켜 소자의 동작 특성을 개선시킬 수 있는 비휘발성 메모리 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상에 터널링 절연막, 플로팅 게이트용 도전막 및 하드 마스크를 형성하는 단계와, 상기 하드 마스크, 상기 도전막, 상기 터널링 절연막 및 상기 기판을 일부 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 일부 매립되도록 소자 분리막을 형성하는 단계와, 상기 하드 마스크를 제거하는 동시에 상기 도전막 상부 표면이 국부적으로 손상되어 상기 도전막 상부 표면의 거칠기가 증대되도록 과도 식각공정을 실시하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
비휘발성 메모리 소자, 낸드 플래시 메모리 소자, 하드 마스크, 완충막, 플로팅 게이트, 거칠기, 표면적
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 비휘발성 메모리 소자의 제조방법, 더욱 구체적으로는 낸드(NAND type) 플래시 메모리 소자의 제조방법에 관한 것이다.
비휘발성 메모리 소자인 낸드 플래시 메모리 소자(NAND type flash memory device)는 고집적을 위해 복수의 셀이 직렬 연결되어 단위 스트링(string)을 구성하며, 주로 메모리 스틱(memory stick), USB 드라이버(Universal Serial Bus driver), 하드 디스크(hard disk)를 대체할 수 있는 소자로 그 적용 분야를 넓혀 가고 있다.
일반적으로 낸드 플래시 메모리 소자는 SA-STI(Self Aligned-Shallow Trench Isolation) 공정을 적용하여 소자 분리(소자 분리막 형성)를 구현하는 동시에 플로팅 게이트를 형성하고 있다. SA-STI 공정은 플로팅 게이트를 적층 구조로 형성함에 따라 플로팅 게이트의 표면적을 자유롭게 제어할 수 있는 이점은 있으나, 추가로 식각공정을 실시하여 플로팅 게이트를 형성함에 따라 식각공정시 정렬 자유 도(align margin)에 많은 영향을 받기 때문에 그만큼 공정 제어가 어려운 단점이 있다.
이에 따라, 최근에는 ASA-STI(Advanced Self Aligned-STI) 공정이 제안되었다.
도 1a 내지 도 1d는 종래기술에 따른 ASA-STI 공정을 적용한 낸드 플래시 메모리 소자의 제조방법을 도시한 공정 단면도이다. 여기서는, 일례로 2개의 소자 분리막만을 도시하였다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(100) 상에 터널링 절연막(101), 플로팅 게이트용 도전막(102), 완충막(103) 및 하드 마스크(104)를 형성한다.
이어서, 도 1b에 도시된 바와 같이, 하드 마스크(104A), 완충막(103A), 도전막(102A), 터널링 절연막(101A) 및 반도체 기판(100A)을 일부 식각하여 트렌치(105)를 형성한다.
이어서, 도 1c에 도시된 바와 같이, 트렌치(105, 도 1b참조)가 매립되도록 소자 분리막용 절연막을 증착한 후 하드 마스크(104B)를 연마 정지막으로 이용한 화학적기계적연마(Chemical Mechanical Polishing, 이하 CMP라 함) 공정을 실시하여 소자 분리막(106)을 형성한다. 이때, 하드 마스크(104B) 또한 일정 두께 연마된다.
이어서, 도 1d에 도시된 바와 같이, 하드 마스크(104B, 도 1c참조)를 제거한다.
이와 같이, 종래기술에 따른 ASA-STI 공정을 적용한 낸드 플래시 메모리 소자는 SA-STI 공정과 다르게 단층 구조로 플로팅 게이트가 형성되기 때문에 소자 분리 공정시 자기정렬되어 플로팅 게이트의 선폭이 활성영역과 동일하게 정의된다. 이에 따라, 소자 분리 공정시 플로팅 게이트와 활성영역 간의 정렬이 쉽다는 이점은 있으나, 플로팅 게이트의 면적을 SA-STI 공정과 같이 자유롭게 제어할 수 없는 문제가 있다.
따라서, 본 발명은 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 공정을 단순화시키면서 플로팅 게이트의 표면적을 증대시켜 소자의 동작 특성을 개선시킬 수 있는 비휘발성 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 기판 상에 터널링 절연막, 플로팅 게이트용 도전막 및 하드 마스크를 형성하는 단계와, 상기 하드 마스크, 상기 도전막, 상기 터널링 절연막 및 상기 기판을 일부 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 일부 매립되도록 소자 분리막을 형성하는 단계와, 상기 하드 마스크를 제거하는 동시에 상기 도전막 상부 표면이 국부적으로 손상되어 상기 도전막 상부 표면의 거칠기가 증대되도록 과도 식각공정을 실시하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
상기한 구성을 포함하는 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 플로팅 게이트용 도전막 상에 완충막을 형성하지 않고 바로 하드 마스크를 형성한 후 STI 식각공정을 진행한 다음, 하드 마스크 제거공정시 과도 식각공정을 진행하여 도전막 상부 표면이 국부적으로 손상되도록 하 여 표면 거칠기를 증대시킴으로써 플로팅 게이트의 상부 표면적을 증대시킬 수 있으며, 이를 통해 유전체막과의 접촉 면적을 증대시켜 커플링 비(coupling ratio)를 증대시킬 수 있다.
실제, 도 3의 (b)에 도시된 바와 같이, 본 발명의 실시예에서는 하드 마스크 제거공정 후 도전막의 상부 표면에 거칠기가 증가된 것을 확인할 수 있으나, (a)에 도시된 바와 같이 종래기술에서는 완충막으로 인해 도전막 상부 표면이 평평한 것을 확인할 수 있다.
둘째, 본 발명에 의하면, 완충막 형성공정을 생략함으로써 공정을 단순화시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층, 영역 또는 기판 '상' 또는 '상부'에 있다고 언급되어지는 경우에 그것은 다른 층, 영역 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마공정 등을 통해 일부가 변형된 것을 의미한다.
실시예
도 2a 내지 도 2d는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위하여 도시한 공정 단면도이다. 여기서는 설명의 편의를 위해 ASA-STI 공정을 적용한 낸드 플래시 메모리 소자의 제조방법을 일례로 설명하기로 한다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(200), 예컨대 p형 기판 내에 트리플 n-웰(triple n-type well)(미도시)과 p-웰(p-type well)(미도시)을 형성한다.
이어서, 문턱전압 조절용 이온주입 공정을 실시한다.
이어서, 기판(200) 상에 터널링 절연막(201)을 형성한다. 이때, 터널링 절연막(201)은 산화막, 예컨대 실리콘산화막(SiO2)으로 형성하거나, 실리콘산화막을 형성한 후 질소(N2) 가스를 이용한 열처리 공정을 실시하여 실리콘산화막과 기판(200) 계면에 질화층을 더 형성할 수도 있다. 이외에도, 금속 산화물층, 예컨대 유전율이 3.9 이상인 알루미늄산화막(Al2O3), 지르코늄산화막(ZrO2), 하프늄산화막(HfO2) 또는 이들의 혼합(또는, 적층)막으로 형성한다. 그 제조방법으로는 건식 산화, 습식 산화공정 또는 라디컬 이온(radical ion)을 이용한 산화 공정을 이용할 수도 있으나, 특성 측면에서 라디컬 이온을 이용한 산화 공정 대신에 건식 산화, 습식 산화공정으로 실시하는 것이 바람직하다. 또한, 터널링 절연막(201)은 50~100Å 정도의 두께로 형성할 수 있다.
이어서, 터널링 절연막(201) 상에 플로팅 게이트용 도전막(202)을 형성한다. 이때, 도전막(202)은 도전성을 갖는 물질은 모두 사용가능하며, 예컨대 다결정실리 콘막, 전이 금속 또는 희토류 금속 중 선택된 어느 하나의 물질로 형성할 수 있다. 예컨대, 다결정실리콘막은 불순물이 도핑되지 않은 언-도프트(un-doped) 다결정실리콘막 또는 불순물이 도핑된 도프트(doped) 다결정실리콘막 모두 사용가능하며, 언-도프트 다결정실리콘막의 경우 후속 이온주입공정을 통해 별도로 불순물 이온을 주입한다. 예컨대, 다결정실리콘막은 저압기상증착(Low Pressure Chemical Vapor Deposition, 이하, LPCVD라 함) 방식으로 형성하고, 이때, 소스 가스로는 실란(SiH4) 가스를 사용하며, 도핑 가스로는 포스핀(PH3), 3염화붕소(BCl3) 또는 지보란(B2H6) 가스를 사용한다. 전이 금속으로는 철(Fe), 코발트(Co), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo) 또는 티타늄(Ti) 등을 사용하고, 희토류 금속으로는 어븀(Er), 이터륨(Yb), 사마륨(Sm), 이트륨(Y), 란탄(La), 세륨(Ce), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 톨륨(Tm) 및 루테튬(Lu) 등을 사용한다.
이어서, 도전막(202) 상에 하드 마스크(203)를 형성할 수 있다. 이때, 하드 마스크(203)는 도전막(202)과 높은 식각 선택비를 갖는 물질로 형성한다. 예컨대, 도전막(202)이 다결정실리콘막으로 형성된 경우 질화막, 예컨대 실리콘질화막(Si3N4)으로 형성한다. 이외, 하드 마스크(203)는 질화막(실리콘질화막), 산화막(실리콘산화막) 및 산화질화막(실리콘산화질화막, SiON)이 적층된 적층 구조로 형성할 수도 있다.
이어서, 도 2b에 도시된 바와 같이, 하드 마스크(203A), 도전막(202A), 터널 링 절연막(201A) 및 반도체 기판(200A)을 일부 식각하여 트렌치(204)를 형성한다. 이때, 트렌치(204)의 깊이 및 폭은 소자의 분리 특성에 따라 적절히 제어될 수 있다. 이로써, 활성영역과 비활성영역(필드영역)이 정의된다.
이어서, 도 2c에 도시된 바와 같이, 트렌치(204, 도 2b참조) 내부에 소자 분리막(205)을 형성한다. 이때, 소자 분리막(205)은 트렌치(204) 내부가 매립되도록 절연막을 증착한 후 평탄화공정을 실시하여 형성한다. 예컨대, 상기 절연막은 높은 종횡비에서도 매립 특성이 우수한 HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 방식을 이용한 USG(Undoped Silicate Glass)막(이하, HDP막이라 함)으로 형성하거나, HDP막과 SOD(Spin On Dielectric)막의 적층 구조로 형성할 수 있다. 이때, SOD막은 PSZ(polisilazane)막을 사용할 수 있다. 또한, 평탄화 공정은 플라즈마 식각(plasma etch) 장비를 이용한 식각공정(예컨대, 에치백(etch back) 공정) 또는 CMP 공정으로 실시할 수 있다. 이때, CMP 공정은 하드 마스크(203B)를 연마 정지막으로 사용하여 실시하며, 이 과정에서 하드 마스크(203B)가 일정 두께 연마될 수 있다.
이어서, 도 2d에 도시된 바와 같이, 하드 마스크(203B, 도 2c참조)를 제거한다. 이때, 하드 마스크(203B) 제거공정은 하드 마스크(208B)가 제거되는 동시에 그 하부에 형성된 도전막(202B)의 상부 표면이 국부적으로 손상되어 표면 거칠기(roughness)가 증가되도록 실시하는 것이 바람직하다. 예컨대, 하드 마스크(203B)가 질화막, 구체적으로 실리콘질화막으로 이루어지고, 도전막(202B)이 다 결정실리콘막으로 이루어진 경우 하드 마스크(203B) 제거공정은 인산(H3PO4) 용액을 사용한다. 이때, 하드 마스크(203B) 제거공정은 도전막(202B) 상부 표면적을 증대시키기 위해 과도 식각공정으로 진행할 수도 있다. 하지만, 과도 식각공정을 진행하는 경우 도전막(202B)의 두께가 감소될 수 있는데, 이를 감안하여 도 2a에서 도전막(202) 형성공정시 최종 목표치 두께보다 두껍게 도전막(202)을 형성할 수도 있다.
한편, 도전막(202B)이 다결정실리콘막으로 이루어진 경우 상부 표면적을 더욱 증대시키기 위해 핫 SC-1(hot Standard Cleaning-1) 용액-NH4OH, H2O2 및 H2O가 혼합된 혼합용액-을 사용하여 세정공정을 실시할 수도 있다. 예컨대, 60~80℃의 온도 범위에서 NH4OH:H2O2:H2O의 혼합비율이 1:4:20로 하여 10~30분 동안 실시할 수도 있다.
이어서, 도시되진 않았지만, 소자 분리막(205A)을 리세스(recess)시켜 소자 분리막의 유효 높이, 즉 EFH(Effective Field oxide Height)를 조절한다. 이때, EFH를 조절하기 위한 식각공정은 건식식각공정 또는 습식식각공정 모두 가능하며, 셀 영역은 개방되고, 주변회로 영역-셀을 구동시키기 위한 구동회로, 예컨대 디코더(decoder), 페이지 버퍼(page buffer) 등이 형성되는 영역-은 덮는 감광막 패턴을 이용한다.
이어서, 도시되진 않았지만, 소자 분리막(205A)을 포함하는 도전막(202B) 상에 유전체막과 콘트롤 게이트를 형성한다. 이때, 상기 유전체막은 산화막-질화막- 산화막이 적층된 구조로 형성하거나, 실리콘산화막(SiO2)보다 높은 유전율(3.9 이상)을 갖는 금속 산화물들 중 선택된 어느 하나 또는 이들이 적층된 적층막(또는, 혼합막)으로 형성할 수 있다. 예컨대, 금속 산화물로는 하프늄산화막(HfO2), 지르코늄산화막(ZrO2), 탄탈륨산화막(Ta2O5), 티타늄산화막(TiO2), 알루미늄산화막(Al2O3) 등이 있다. 한편, 콘트롤 게이트는 플로팅 게이트를 구성하는 물질들 중 어느 하나로 형성할 수 있다.
이후 공정은 일반적인 공정과 동일함에 따라 그에 대한 설명은 생략하기로 한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예에서는 ASA-STI 공정을 예로 들어 설명되었으나, SAFG(Self Aligned Floating Gate), SA-STI(Self Aligned-STI) 공정을 적용하는 공정에도 적용할 수 있다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1d는 종래기술에 따른 낸드 플래시 메모리 소자의 제조방법을 도시한 공정 단면도.
도 2a 내지 도 2d는 본 발명의 비휘발성 메모리 소자의 제조방법을 도시한 공정 단면도.
도 3은 종래기술과 본 발명의 실시예를 통해 제조된 소자의 단면을 각각 도시한 SEM(Scanning Electron Microscope) 사진.
〈도면의 주요 부분에 대한 부호의 설명〉
100, 100A, 200, 200A : 반도체 기판
101, 101A, 201, 201A : 터널링 절연막
102, 102A, 202, 202A : 플로팅 게이트용 도전막
103, 103A : 완충막
104, 104A, 203, 203A : 하드 마스크
105, 204 : 트렌치
106, 106A, 205, 205A : 소자 분리막
Claims (5)
- 기판 상에 터널링 절연막, 플로팅 게이트용 도전막 및 하드 마스크를 형성하는 단계;상기 하드 마스크, 상기 도전막, 상기 터널링 절연막 및 상기 기판을 일부 식각하여 트렌치를 형성하는 단계;상기 트렌치가 일부 매립되도록 소자 분리막을 형성하는 단계; 및상기 하드 마스크를 제거하는 동시에 상기 도전막 상부 표면이 국부적으로 손상되어 상기 도전막 상부 표면의 거칠기가 증대되도록 과도 식각공정을 실시하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 하드 마스크는 질화막으로 형성하고, 상기 도전막은 다결정실리콘막으로 형성하는 비휘발성 메모리 소자의 제조방법.
- 제 2 항에 있어서,상기 과도 식각공정은 인산용액을 사용하여 실시하는 비휘발성 메모리 소자 의 제조방법.
- 제 2 항에 있어서,상기 과도 식각공정 후, 60~80℃의 온도에서 NH4OH, H2O2 및 H2O가 혼합된 혼합용액을 사용하여 세정공정을 실시하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 과도 식각공정 후,상기 소자 분리막을 일정 깊이 후퇴시키는 단계;상기 소자 분리막을 포함하는 상기 도전막 상에 유전체막을 형성하는 단계; 및상기 유전체막 상에 콘트롤 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
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