KR20090092031A - 비휘발성 메모리 소자의 제조방법 - Google Patents
비휘발성 메모리 소자의 제조방법Info
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Abstract
본 발명은 유효 산화막 두께(Effective Field oxide Height, EFH)의 균일도를 향상시켜 소자의 열화를 방지할 수 있는 비휘발성 메모리 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상에 터널 절연막과 제1 도전막을 형성하는 단계와, 상기 제1 도전막, 상기 터널 절연막 및 상기 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 절연막을 형성하는 단계와, 상기 제1 도전막이 노출되도록 탈이온수에 희석된 연마재를 포함한 슬러리를 이용하여 상기 절연막을 연마하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 비휘발성 메모리 소자의 제조방법, 더욱 상세하게는 비휘발성 메모리 소자의 플로팅 게이트 형성방법에 관한 것이다.
비휘발성 메모리 소자인 낸드 플래시 메모리 소자(NAND type flash memory device)는 고집적을 위해 복수의 셀이 직렬 연결되어 단위 스트링(string)을 구성하며, 주로 메모리 스틱(memory stick), USB 드라이버(Universal Serial Bus driver), 하드 디스크(hard disk)를 대체할 수 있는 소자로 그 적용 분야를 넓혀 가고 있다.
낸드 플래시 메모리 소자는 SA-STI(Self Aligned-Shallow Trench Isolation) 공정을 적용하여 소자 분리(소자 분리막 형성)를 구현하는 동시에 플로팅 게이트를 형성하고 있다. 이러한 SA-STI 공정은 플로팅 게이트를 적층 구조로 형성함에 따라 플로팅 게이트의 표면적을 자유롭게 제어하는 것이 가능하여 커플링 비(coupling ratio)를 증대시킬 수 있다. 그러나, 추가로 포토리소그래피(photography) 공정을 실시함에 따라 식각공정시 정렬 자유도(align margin)에 많은 영향을 받는다. 이 때문에 소자가 고집적화되어 갈수록 SA-STI 공정을 적용하는데 한계에 다다르게 되었다.
이에 따라, 최근에는 소자의 고집적화에 유리한 ASA-STI(Advanced Self Aligned-Shallow Trench Isolation) 공정이 제안되었다. ASA-STI 공정은 SA-STI 공정에서와 같이 플로팅 게이트를 적층 구조로 형성하는 것이 아니라 단층 구조로 형성하기 때문에 SA-STI 공정에서와 같이 추가로 포토리소그래피 공정을 진행할 필요가 없다. 이에 따라, SA-STI 공정에 비해 공정 단순화가 가능하여 고집적화에 유리하다.
그러나, ASA-STI 공정에서는 유효 산화막 높이(Effective Field oxide Height, 이하, EFH라 함)(이웃하는 플로팅 게이트 사이의 활성영역의 표면으로부터 유전막의 상면까지의 거리)에 의해 유전막의 면적(플로팅 게이트와 접촉되는 면적)이 결정되기 때문에 웨이퍼 상에서의 EFH의 균일도가 소자 특성에 미치는 영향이 더욱 커지게 되었다. 더욱이, 단위 공정에서는 일정량의 불균일도를 가지고 있으며, 공정이 누적 진행됨에 따라 EFH의 불균일도가 더욱 증가하게 되어 소자의 열화를 가져온다.
따라서, 본 발명은 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 웨이퍼 전 영역에서 EFH(Effective Field oxide Height)의 균일도를 향상시켜 소자의 열화를 방지할 수 있는 비휘발성 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 기판 상에 터널 절연막과 제1 도전막을 형성하는 단계와, 상기 제1 도전막, 상기 터널 절연막 및 상기 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 절연막을 형성하는 단계와, 상기 제1 도전막이 노출되도록 탈이온수에 희석된 연마재를 포함한 슬러리를 이용하여 상기 절연막을 연마하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 상에 터널 절연막과 제1 도전막을 형성하는 단계와, 상기 제1 도전막, 상기 터널 절연막 및 상기 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 절연막을 형성하는 단계와, 상기 제1 도전막이 노출되도록 유기 폴리머를 포함한 슬러리를 이용하여 상기 절연막을 연마하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
상기한 구성을 포함하는 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 플로팅 게이트용 제1 도전막을 연마 정지막으로 하는 소자 분리막용 절연막 연마공정시 탈이온수에 희석된 연마재를 포함한 슬러리를 사용함으로써 제1 도전막과 절연막 간의 연마 선택비를 극대화시켜 절연막의 높이 균일성을 확보하는 한편, 제1 도전막의 손실을 최소화하여 제1 도전막의 두께 균일성을 확보할 수 있다.
둘째, 본 발명에 의하면, 플로팅 게이트용 제1 도전막을 연마 정지막으로 하는 소자 분리막용 절연막 연마공정시 유기 폴리머를 포함하는 슬러리를 사용함으로써 제1 도전막과 절연막 간의 연마 선택비를 극대화시켜 절연막의 높이 균일성을 확보하는 한편, 제1 도전막의 손실을 최소화하여 제1 도전막의 두께 균일성을 확보할 수 있다.
셋째, 본 발명에 의하면, 제1 도전막과 절연막 간의 연마 선택비를 높여 절연막의 디싱(dishing) 현상을 방지하고, 이를 통해 절연막의 높이를 제1 도전막과 동일 높이로 유지시켜 균일성을 확보함으로써 후속 EFH 조절을 위한 리세스(recess) 공정시 리세스되는 깊이를 균일하게 유지시켜 웨이퍼 전 영역에서 EFH의 균일성을 확보할 수 있다.
도 1a 내지 도 1h는 본 발명의 비휘발성 메모리 소자의 제조방법을 도시한 공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
100, 100A : 반도체 기판
101, 101A : 터널 절연막
102, 102A : 제1 도전막
103 : 하드 마스크
104 : 트렌치
105, 105A, 105B, 105C, 105D : 절연막(소자 분리막)
106 : 유전막
107 : 제2 도전막
이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층, 영역 또는 기판 '상' 또는 '상부'에 있다고 언급되어지는 경우에 그것은 다른 층, 영역 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마공정 등을 통해 일부가 변형된 것을 의미한다.
실시예
도 1a 내지 도 1h는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위해 도시한 공정 단면도이다. 여기서는 일례로 낸드 플래시 메모리 소자의 메모리 셀 어레이에서 워드라인 방향으로 이웃하는 두 개의 셀을 도시하였다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(100), 예컨대 p형 기판 내에 트리플 n-웰(triple n-type well)(미도시)과 p-웰(p-type well)(미도시)을 형성한다.
이어서, 문턱전압 조절용 이온주입 공정을 실시한다.
이어서, 기판(100) 상에 터널 절연막(101)을 형성한다. 이때, 터널 절연막(101)은 산화막, 예컨대 실리콘산화막(SiO2)으로 형성하거나, 실리콘산화막을 형성한 후 질소(N2) 가스를 이용한 열처리 공정을 실시하여 실리콘산화막과 기판(100) 계면에 질화층을 더 형성할 수도 있다. 이외에도, 금속 산화물층, 예컨대 유전율이 3.9 이상인 알루미늄산화막(Al2O3), 지르코늄산화막(ZrO2), 하프늄산화막(HfO2) 또는 이들의 혼합(또는, 적층)막으로 형성할 수 있다. 그 제조방법으로는 건식 산화, 습식 산화공정 또는 라디컬 이온(radical ion)을 이용한 산화 공정을 이용할 수도 있으나, 특성 측면에서 라디컬 이온을 이용한 산화 공정 대신에 건식 산화, 습식 산화공정으로 실시하는 것이 바람직하다. 또한, 터널 절연막(101)은 50~100Å 정도의 두께로 형성할 수 있다.
이어서, 터널 절연막(101) 상에 플로팅 게이트용 도전막(102)(이하, 제1 도전막이라 함)을 형성한다. 이때, 제1 도전막(102)은 다결정실리콘막, 전이 금속 또는 희토류 금속 중 선택된 어느 하나의 물질로 형성할 수 있다. 바람직하게는 터널 절연막(101)과의 계면 특성이 우수하고, 금속에 비해 식각이 용이한 다결정실리콘막으로 형성한다.
예컨대, 다결정실리콘막은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 형성한다. 소스 가스로는 실란(SiH4) 가스를 사용하고, 도핑 가스로는 포스핀(PH3)을 사용한다. 또한, 전이 금속으로는 철(Fe), 코발트(Co), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo) 또는 티타늄(Ti) 등을 사용한다. 또한, 희토류 금속으로는 어븀(Er), 이터륨(Yb), 사마륨(Sm), 이트륨(Y), 란탄(La), 세륨(Ce), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 톨륨(Tm) 및 루테튬(Lu) 등을 사용한다.
이어서, 제1 도전막(102) 상에 하드 마스크(103)를 형성할 수 있다. 이때, 하드 마스크(103)는 제1 도전막(102)과 높은 식각 선택비를 갖는 물질로 형성한다. 예컨대, 제1 도전막(102)이 다결정실리콘막으로 형성된 경우 질화막, 예컨대 실리콘질화막(Si3N4)으로 형성한다. 이외, 하드 마스크는 질화막(실리콘질화막), 산화막(실리콘산화막) 및 산화질화막(실리콘산화질화막, SiON)이 적층된 적층 구조로 형성할 수도 있다.
한편, 하드 마스크(103)를 형성하기 전에 제1 도전막(102) 상에 완충막(미도시)을 형성할 수 있다. 이때, 완충막은 후속 하드 마스크(103) 형성공정시 가해지는 스트레스(stress)로부터 제1 도전막(102)을 보호하는 기능을 수행한다. 예컨대, 제1 도전막(102)이 다결정실리콘막으로 형성된 경우 다결정실리콘막의 표면 손상을 최소화하기 위해 산화공정을 통해 실리콘산화막으로 형성한다. 물론, 제1 도전막(102)이 전이 금속 또는 희토류 금속을 사용하는 경우에도 실리콘산화막과 같은 산화물층으로 형성할 수 있다. 이러한, 완충막은 실리콘산화막과 같은 산화막 계열의 물질로 한정되는 것은 아니며, 제1 도전막(102)의 손상을 최소화하면서 형성공정이 단순하고, 그 본연의 목적인 후속 하드 마스크(103) 형성공정시 제1 도전막(102)을 보호할 수 있으며, 또한 후속 공정을 통해 제거가 비교적 용이한 물질 중에서 적절히 선택될 수 있다.
이어서, 도 1b에 도시된 바와 같이, 식각공정을 실시하여 트렌치(104)를 형성한다. 이때, 트렌치(104)는 셀 영역과 주변회로 영역과 서로 다른 폭을 갖도록 형성한다. 예컨대, 주변회로 영역에서 더 큰 폭을 갖도록 형성한다. 여기서, 셀 영역은 메모리 셀이 형성되는 영역을 의미하고, 주변회로 영역은 메모리 셀을 구동시키기 위한 구동회로, 예컨대 디코더(decoder), 페이지 버퍼(page buffer) 등이 형성될 영역을 의미한다.
일례로, 트렌치(104) 형성공정은 다음과 같다.
먼저, 하드 마스크(103, 도 1a참조) 상에 비정질 카본막 또는 비정질 카본막을 포함하는 적층 막(산화막/비정질 카본막)으로 이루어진 하드 마스크를 형성한 후 그 상부에 반사 방지막으로 실리콘산화질화막(SiON)을 형성한다. 그런 다음, 감광막 패턴을 이용하여 반사 방지막과 하드 마스크를 식각하여 하드 마스크 패턴을 형성한다. 그런 다음, 하드 마스크 패턴을 이용하여 하드 마스크(103A), 제1 도전막(102A), 터널 절연막(101A) 및 기판(100A)을 일부 식각하여 복수 개의 트렌치(104)를 형성한다. 이때, 식각공정은 수직 프로파일(vertical profile)을 형성하기 위해 건식식각공정으로 실시한다. 예컨대, 건식식각공정은 플라즈마 식각(plasma etch) 장비를 이용한다. 또한, 브롬화수소(HBr) 또는 염소(Cl2) 가스를 식각가스로 사용하거나, 브롬화수소, 염소 및 산소가 혼합된 혼합가스(HBr/Cl2/O2)를 사용할 수 있다.
이어서, 도 1c에 도시된 바와 같이, 트렌치(104, 도 1b참조)가 매립되도록 전체 구조 상부에 소자 분리막용 절연막(105)(이하, 절연막이라 함)을 형성한다. 이때, 절연막(105)은 높은 종횡비에서도 매립 특성이 우수한 HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 방식을 이용한 USG(Un-doped Silicate Glass)막(이하, HDP막이라 함)으로 형성하거나, 상기 HDP막과 SOD(Spin On Dielectric)막의 적층 구조로 형성할 수 있다. 이때, SOD막은 PSZ(polisilazane)막을 사용할 수 있다. 이외에도, 스핀 코팅(spin coating) 방식으로 형성할 수 있는 물질은 모두 사용할 수 있다. 또한, BPSG(BoronPhosphoSilicate Glass), PSG(PhosphoSilicate Glass), TEOS(Tetra Ethyle Ortho Silicate) 또는 이들의 적층막으로 형성할 수 있다.
예컨대, 스핀 코팅 물질로는 하기 표 1과 같은 물질이 있다.
증착방식 | 유기계 | 무기계 |
SOG | SiLKTM(Dow Chemical, k=2.6)BCB(Dow Chemical, k=2.7)FLARETM(Honeywell, k=2.8) | FOx(Dow Chemical, HSSQ, k=3.0)HOSP(Honeywell, MSSQ, k=2.6)JSR(LKD-T200, k=2.6) |
상기 표 1에서, SiLKTM, BCB, FLARETM, FOx, HOSP, JSR 등은 각각 제품명을 나타낸다. 또한, 'HSSQ'는 'Hydrogen SilSesQuioxane', 'MSSQ'는 'Methyl SilSesquioxane'를 의미한다.
이어서, 도 1d에 도시된 바와 같이, 절연막(105A)을 평탄화한다. 이때, 평탄화 공정은 화학적기계적연마(Chemical Mechanical Polishing, 이하, CMP라 함) 공정 또는 건식식각공정으로 실시할 수 있다. 건식식각공정은 에치백(etch back) 공정으로 실시한다.
CMP 공정은 하드 마스크(103A)를 연마 정지막으로 사용하여 실시한다. 구체적으로, 절연막(105A)이 산화막으로 이루어지고, 하드 마스크(103A)가 질화막으로 이루어진 경우 연마 선택비(산화막:질화막)가 50:1 이상, 바람직하게는 50:1~200:1이 되는 조건 하에서 실시한다. 예컨대, 슬러리(slurry)는 연마재로 세리아(CeO2)를 사용하며, 질화막과의 연마 선택비를 더욱 높이기 위해 유기 폴리머(organic polymer)(예컨대, COx, NHx, Nox, 여기서 x는 자연수)를 더 첨가한다. 또한, pH는 6~8로 유지하며, 연마재와 탈이온수(Deionized Water, DIW)의 희석비(연마재:탈이온수)는 1:10~1:100로 한다. 또한, 연마재는 50nm, 200nm의 입자 크기를 갖는 연마재를 사용한다.
에치백 공정은 하드 마스크(103A)를 식각 장벽층으로 사용한다. 구체적으로, 절연막(105A)이 산화막으로 이루어지고, 하드 마스크(103A)가 질화막으로 이루어진 경우 식각 선택비(산화막:질화막)가 50:1 이상, 바람직하게는 50:1~200:1이 되는 조건 하에서 실시한다. 예컨대, 식각가스는 CF4, CHF3, C2F6, C3F8과 같은 불화탄소 화합물들을 사용한다. 바람직하게는 CHF3, C4F8 및 CO 혼합된 혼합가스(CHF3/C4F8/CO)를 사용한다.
이어서, 도 1e에 도시된 바와 같이, 하드 마스크(103A, 도 1d참조)를 제거한다. 이때, 제거공정은 습식식각공정으로 실시할 수 있다. 예컨대, 습식식각공정은 하드 마스크(103A)가 질화막으로 이루어진 경우 인산(H3PO4) 용액을 이용하여 실시한다.
이어서, 불필요한 이물질을 제거하기 위해 세정공정을 실시할 수도 있다. 이때, 세정공정은 BHF(Buffered HF), DHF(Diluted HF) 또는 BOE(Buffered Oxide Etchant) 용액을 사용한다. 이 과정에서 소자 분리막용 절연막(105B) 또한 일부 식각될 수 있다.
이어서, 도 1f에 도시된 바와 같이, 절연막(105B, 도 1e참조)을 연마하여 평탄화한다. 이때, 평탄화 공정은 CMP 공정으로 실시한다. CMP 공정은 제1 도전막(102A)과 절연막(105B) 간의 연마 선택비(절연막:도전막)가 2:1 이상, 바람직하게는 2:1~20:1이 되는 조건 하에서 실시하여 제1 도전막(102A)의 손실을 최소화하는 한편, 웨이퍼 전 영역(셀 영역 포함) 내에서 균일한 높이를 갖는 소자 분리막(105C)을 형성한다.
예컨대, 절연막(105B)이 산화막으로 이루어지고, 제1 도전막(102A)이 다결정실리콘막으로 이루어진 경우, 슬러리는 연마재로 세리아(CeO2)를 사용한다. 또한, pH는 6~8로 유지한다. 또한, 연마재와 탈이온수(DIW)의 희석비(연마재:탈이온수)는 1:10~1:100으로 한다. 여기서, 연마재와 탈이온수(DIW)의 희석비와 선택비와의 관계는 표 2와 같다. 또한, 연마재는 50nm, 200nm의 입자 크기를 갖는 연마재를 사용한다.
희석비(연마재:탈이온수) | 연마 선택비 | ||
다결정실리콘막:질화막 | 산화막(HDP):다결정실리콘막 | 산화막(HDP):질화막 | |
1:50 | 0.79:1 | 4.57:1 | 3.62:1 |
1:40 | 0.82:1 | 4.38:1 | 3.61:1 |
1:30 | 0.91:1 | 4.02:1 | 3.69:1 |
상기 표 2에서와 같이, 다결정실리콘막과 산화막 간의 연마 선택비는 연마재와 탈이온수(DIW)의 희석비(연마재:탈이온수)가 높을수록 증가하는 것을 알 수 있다.
한편, 다결정실리콘막과 산화막과의 연마 선택비를 높여 다결정실리콘막의 손실을 최소화하고, 패턴 밀도와 패턴 폭 차이에 기인하여 국부적으로 발생되는 디싱(dishing) 현상을 방지하기 위해 유기 폴리머(예컨대, COx, NHx, Nox, 여기서 x는 자연수)를 더 첨가할 수도 있다. 여기서, 디싱 현상이라 함은 패턴 밀도와 패턴 폭 차에 따라 어느 한 영역의 연마 대상막이 다른 영역에 비해 움푹 들어가 마치 접시 형태를 갖는 현상을 의미한다. 이러한 디싱 현상은 CMP 공정시 비교적 넓은 폭을 갖는 소자 분리막(셀 영역과 주변회로 영역의 경계, 주변회로 영역)뿐만 아니라, 셀 영역에 형성된 소자 분리막에서도 발생된다. 디싱 현상은 연마 선택비가 높을수록 감소하는데, 연마 선택비를 높이기 위해 슬러리에 유기 폴리머를 더 첨가한다.
이어서, 연마공정, 즉 CMP 공정 후 잔류되는 파티클(particle)과 같은 이물질을 제거하기 위해 세정공정을 실시할 수도 있다. 이때, 세정공정은 BHF, DHF 또는 BOE 용액을 사용하며, 소자 분리막(105C)의 높이 균일성을 해손시키지 않는 범위 내에서 실시한다.
도 1g에 도시된 바와 같이, EFH 조절을 위해 소자 분리막(105D)을 일정 깊이 리세스(recess)시킨다. 이때, 식각공정은 메모리 셀이 형성되는 셀 영역에 대해서만 실시하기 위해 주변 회로 영역을 제외한 셀 영역만 개방된 감광막 패턴을 식각 마스크로 사용한 습식식각 또는 건식식각공정으로 실시하여 소자 분리막(105D)의 상면이 기판(즉, 활성영역)(100A) 상면으로부터 350~400Å의 높이에 위치되도록 한다.
이어서, 도 1h에 도시된 바와 같이, 소자 분리막(105D)과 제1 도전막(102A)의 상부면을 따라 유전막(106)을 형성한다. 이때, 유전막(106)은 산화막-질화막-산화막이 순차적으로 적층된 적층 구조로 형성한다. 이외에도, 유전율이 실리콘산화막의 유전율, 즉 3.9보다 높은 금속 산화물, 예컨대, 알루미늄산화막(Al2O3), 지르코늄산화막(ZrO2), 하프늄산화막(HfO2), 이들이 적층된 적층막 또는 이들이 혼합된 혼합막으로 형성할 수 있다
이어서, 유전막(106) 상에 콘트롤 게이트용 도전막(107)(이하, 제2 도전막이라 함)을 형성한다. 이때, 제2 도전막(107)은 도전성 물질 중 선택된 어느 하나의 물질로 형성할 수 있으며, 바람직하게는 제1 도전막(102A)과 동일한 물질로 형성한다.
이어서, 제2 도전막(107) 상에는 금속질화막, 금속실리사이드층 또는 이들의 적층막, 그리고 하드 마스크가 더 형성될 수도 있다. 예컨대, 금속질화막으로는 텅스텐질화막(WN)을 형성하고, 금속실리사이드층으로는 텅스텐실리사이드층(Wsi)을 형성한다.
이후 공정은 일반적인 공정과 동일함에 따라 그에 대한 설명은 생략하기로 한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 실시예에서는 일례로 ASA-STI 공정을 적용한 제조방법에 대해 설명하였으나, SA-STI 공정을 적용한 제조방법에도 적용할 수 있다. 또한, 낸드 플래시 메모리 소자뿐만 아니라, EFH 조절을 위한 리세스 공정을 포함하는 모든 비휘발성 메모리 소자의 제조방법에 모두 적용할 수 있다. 이렇듯, 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
Claims (25)
- 기판 상에 터널 절연막과 제1 도전막을 형성하는 단계;상기 제1 도전막, 상기 터널 절연막 및 상기 기판을 식각하여 트렌치를 형성하는 단계;상기 트렌치가 매립되도록 절연막을 형성하는 단계; 및상기 제1 도전막이 노출되도록 탈이온수에 희석된 연마재를 포함한 슬러리를 이용하여 상기 절연막을 연마하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 연마재와 상기 탈이온수의 희석비(연마재:탈이온수)는 1:10~1:100인 비휘발성 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 슬러리는 유기 폴리머를 포함하는 비휘발성 메모리 소자의 제조방법.
- 제 3 항에 있어서,상기 유기 폴리머는 COx, NHx 또는 Nox(여기서, x는 자연수) 중 어느 하나인 비휘발성 메모리 소자의 제조방법.
- 기판 상에 터널 절연막과 제1 도전막을 형성하는 단계;상기 제1 도전막, 상기 터널 절연막 및 상기 기판을 식각하여 트렌치를 형성하는 단계;상기 트렌치가 매립되도록 절연막을 형성하는 단계; 및상기 제1 도전막이 노출되도록 유기 폴리머를 포함한 슬러리를 이용하여 상기 절연막을 연마하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
- 제 5 항에 있어서,상기 유기 폴리머는 COx, NHx 또는 Nox(여기서, x는 자연수) 중 어느 하나인 비휘발성 메모리 소자의 제조방법.
- 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,상기 슬러리는 pH가 6~8인 비휘발성 메모리 소자의 제조방법.
- 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,상기 슬러리는 세리아계 연마재를 사용하는 비휘발성 메모리 소자의 제조방법.
- 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,상기 제1 도전막은 다결정실리콘막으로 형성하는 비휘발성 메모리 소자의 제조방법.
- 제 9 항에 있어서,상기 절연막은 산화막으로 형성하는 비휘발성 메모리 소자의 제조방법.
- 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,상기 제1 도전막을 형성하는 단계 후,상기 제1 도전막 상에 하드 마스크를 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
- 제 11 항에 있어서,상기 하드 마스크를 형성하는 단계 전,상기 제1 도전막 상에 완충막을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
- 제 12 항에 있어서,상기 하드 마스크는 질화막으로 형성하고, 상기 완충막은 산화막으로 형성하는 비휘발성 메모리 소자의 제조방법.
- 제 11 항에 있어서,상기 절연막을 형성하는 단계 후,상기 하드 마스크가 노출되도록 연마공정을 실시하여 상기 절연막을 연마하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
- 제 14 항에 있어서,상기 연마공정은 탈이온수에 희석된 연마재를 포함한 슬러리를 사용하는 비휘발성 메모리 소자의 제조방법.
- 제 15 항에 있어서,상기 슬러리는 유기 폴리머를 포함하는 비휘발성 메모리 소자의 제조방법.
- 제 16 항에 있어서,상기 유기 폴리머는 COx, NHx 또는 Nox(여기서, x는 자연수) 중 어느 하나인 비휘발성 메모리 소자의 제조방법.
- 제 14 항에 있어서,상기 연마공정은 유기 폴리머를 포함하는 슬러리를 사용하는 비휘발성 메모리 소자의 제조방법.
- 제 18 항에 있어서,상기 유기 폴리머는 COx, NHx 또는 Nox(여기서, x는 자연수) 중 어느 하나인 비휘발성 메모리 소자의 제조방법.
- 제 14 항에 있어서,상기 연마공정은 상기 슬러리는 세리아계 연마재를 사용하는 비휘발성 메모리 소자의 제조방법.
- 제 11 항에 있어서,상기 절연막을 형성하는 단계 후,상기 하드 마스크를 식각 장벽층으로 상기 절연막을 식각하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
- 제 21 항에 있어서,상기 절연막을 식각하는 단계는 에치백 공정으로 실시하는 비휘발성 메모리 소자의 제조방법.
- 제 14 항에 있어서,상기 하드 마스크가 노출되도록 연마공정을 실시하여 상기 절연막을 연마하는 단계 후,상기 하드 마스크를 제거하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
- 제 23 항에 있어서,상기 하드 마스크를 제거하는 단계는 인산용액을 사용하는 비휘발성 메모리 소자의 제조방법.
- 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,상기 절연막을 연마하는 단계 후,상기 절연막을 리세스시키는 단계;리세스된 절연막과 상기 제1 도전막 상부면을 따라 유전막을 형성하는 단계; 및상기 유전막 상에 제2 도전막을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
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2008
- 2008-02-26 KR KR1020080017301A patent/KR20090092031A/ko not_active Application Discontinuation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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KR20140030792A (ko) * | 2012-09-03 | 2014-03-12 | 에스케이하이닉스 주식회사 | 유기 절연막 연마용 슬러리 및 이를 이용한 기판 연마 방법 |
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