KR20080099447A - 반도체 소자 및 비휘발성 메모리 소자의 제조방법 - Google Patents

반도체 소자 및 비휘발성 메모리 소자의 제조방법 Download PDF

Info

Publication number
KR20080099447A
KR20080099447A KR1020070044998A KR20070044998A KR20080099447A KR 20080099447 A KR20080099447 A KR 20080099447A KR 1020070044998 A KR1020070044998 A KR 1020070044998A KR 20070044998 A KR20070044998 A KR 20070044998A KR 20080099447 A KR20080099447 A KR 20080099447A
Authority
KR
South Korea
Prior art keywords
film
layer
forming
manufacturing
sacrificial
Prior art date
Application number
KR1020070044998A
Other languages
English (en)
Inventor
박선미
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070044998A priority Critical patent/KR20080099447A/ko
Publication of KR20080099447A publication Critical patent/KR20080099447A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 웨이퍼 전 영역에서 EFH(Effective Field oxide Height)의 불균일성을 최소화할 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상에 제1 절연막 및 도전막을 형성하는 단계와, 상기 도전막 상에 완충막을 형성하는 단계와, 상기 완충막 상에 폴리실리콘막으로 이루어진 희생막을 형성하는 단계와, 상기 희생막, 상기 완충막, 상기 도전막, 상기 제1 절연막 및 상기 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 제2 절연막을 증착하는 단계와, 상기 희생막을 연마 정지막으로 상기 제2 절연막을 평탄화하는 단계와, 상기 희생막을 산화시키는 단계와, 산화된 희생막을 제거하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
반도체 소자, 비휘발성 메모리 소자, 낸드 플래시 메모리 소자, STI, SA-STI, ASA-STI

Description

반도체 소자 및 비휘발성 메모리 소자의 제조방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE AND A NONVOLATILE MEMORY DEVICE}
도 1은 종래기술에 따라 제조된 낸드 플래시 메모리 소자의 셀 어레이 영역에서 EFH(Effective Field oxide Height)를 도시한 TEM(Transmission Electron Microscope) 사진.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 101 : 터널링 절연막
102 : 도전막(플로팅 게이트) 103 : 제1 완충막
104 : 제1 희생막 105 : 제2 완충막
106 : 제2 희생막 107 : 측벽 산화막
108 : 제1 절연막 109 : 제2 절연막
본 발명은 반도체 제조기술에 관한 것으로, 특히 STI(Shallow Trench Isolation) 공정을 이용하여 소자 분리를 구현하는 반도체 소자의 제조방법에 관한 것이다.
최근 반도체 소자가 고집적화되어 감에 따라 소자 분리를 LOCOS(LOCal Oxidation of Silicon) 공정 대신에 STI 공정을 이용하여 구현하고 있다. STI 공정은 필수적으로 CMP(Chemical Mechanical Polishing) 공정을 수반하고 있다. CMP 공정에서는 소자 분리 절연막으로 널리 사용되는 산화막과 연마 정지막으로 사용되는 질화막 간의 높은 연마 선택비를 갖는 연마제(High Selective slurry)를 사용하여 왔다.
그러나, CMP 공정은 그 특성상 패턴 밀도(pattern density)에 많은 영향을 받는다. 이에 따라, 패턴 밀도가 높은 셀 어레이 영역-반도체 메모리 소자에서 복수 개의 메모리 셀이 형성되는 영역-의 중앙부에 비해 상대적으로 패턴 밀도가 낮은 셀 어레이 영역의 가장자리부에서 연마량이 많기 때문에 CMP 공정 후 셀 어레이 영역의 중앙부와 가장자리부 간의 단차가 더욱 심화된다. 이와 같이, 한 다이(die) 내에서 유발된 단차는 후속 공정으로까지 그대로 전사되어 셀 어레이 영역의 중앙부와 가장자리부 사이에서 EFH(Effective Field oxide Height) 간의 차이가 발생된다.
실제, 셀 어레이 영역 내에서 EFH를 살펴보면, 도 1은 비휘발성 메모리 소자 중 하나인 낸드 플래시 메모리 소자(NAND type flash memory device)의 셀 어레이 영역을 도시한 TEM(Transmission Electron Microscope) 사진이다. 도 1의 (A)는 셀 어레이 영역에서 중앙부를 도시한 단면도이고, (B)는 가장자리부를 도시한 단면도이다.
도 1에 도시된 바와 같이, 셀 어레이 영역의 중앙부(Cell Center)에서는 소자 분리막의 EFH가 208Å인데 반해, 셀 어레이 영역의 가장자리부(Cell Edge)에서는 소자 분리막의 EFH가 163Å으로 영역 간에 서로 큰 차이를 보이는 것을 확인할 수 있다.
이와 같이, 낸드 플래시 메모리 소자의 셀 어레이 영역 내에서 EFH의 불균일성은 기입(program) 동작 후 문턱전압 분포의 열화와, 이웃하는 플로팅 게이트-데이터가 저장되는 영역- 사이에 개재된 유전체막의 펀치 쓰루(punch through) 현상을 유발한다는데 있다. 전자는 상대적으로 EFH가 낮게 제어되는 영역에서 문턱전압이 높게 나타나 균일한 문턱전압 분포를 얻을 수 없는 것이고, 후자는 유전체막이 파괴되어 컨트롤 게이트와 기판이 직접 접속되는 전기적인 단락이 발생되는 문제이다. 컨트롤 게이트와 기판이 전기적으로 단락되는 경우 이 부위에서 누설전류가 발생되고, 이러한 누설전류는 안정적인 소자의 기입 또는 소거 동작을 방해하여 결국 소자가 페일(fail)되어 폐기 처분되고, 이에 따라 소자의 수율이 저하되는 문제가 발생된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으 로서, 다음과 같은 목적들이 있다.
첫째, 본 발명은 웨이퍼 전 영역에서 EFH의 불균일성을 최소화할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
둘째, 본 발명은 본 발명은 웨이퍼 전 영역에서 EFH의 불균일성을 최소화하여 문턱 전압의 균일성을 확보할 수 있는 비휘발성 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
셋째, 본 발명은 셀 영역에서 EFH의 감소에 기인한 유전체막의 펀치 쓰루 현상을 방지할 수 있는 비휘발성 메모리 소자의 제조방법을 제공하는데 다른 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 기판 상에 제1 절연막 및 도전막을 형성하는 단계와, 상기 도전막 상에 완충막을 형성하는 단계와, 상기 완충막 상에 폴리실리콘막으로 이루어진 희생막을 형성하는 단계와, 상기 희생막, 상기 완충막, 상기 도전막, 상기 제1 절연막 및 상기 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 제2 절연막을 증착하는 단계와, 상기 희생막을 연마 정지막으로 상기 제2 절연막을 평탄화하는 단계와, 상기 희생막을 산화시키는 단계와, 산화된 희생막을 제거하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 상에 제1 절연막 및 도전막을 형성하는 단계와, 상기 도전막 상에 서로 다른 물질로 이루어진 제1 및 제2 희생막을 형성하는 단계와, 상기 제2 희생막, 상기 제1 희생막, 상기 도전막, 상기 제1 절연막 및 상기 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 제2 절연막을 증착하는 단계와, 상기 제2 희생막을 연마 정지막으로 상기 제2 절연막을 평탄화하는 단계와, 상기 제2 희생막을 산화시키는 단계와, 산화된 제2 희생막을 제거하는 단계와, 상기 제2 절연막을 후퇴시키는 단계와, 상기 트렌치가 매립되도록 제3 절연막을 증착하는 단계와, 상기 제1 희생막을 연마 정지막으로 상기 제3 절연막을 평탄화하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영어 대문자를 포함하는 경우 동일층이 식각공정 또는 연마공정을 통해 일부가 변형된 것을 의미한다.
실시예
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설 명하기 위하여 도시한 공정 단면도이다. 여기서는 설명의 편의를 위해 일례로 ASA-STI(Advanced Self Aligned-STI) 공정을 적용한 낸드 플래시 메모리 소자의 제조방법을 설명하기로 한다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(100) 상에 실질적으로 F-N 터널링(Fouler-Nordheim Tunneling)이 일어나는 터널링 절연막(101)을 형성한다. 이때, 터널링 절연막(101)은 산화막, 예컨대 실리콘산화막(SiO2)으로 형성하거나, 산화막과 질화막, 예컨대 실리콘질화막(Si3N4)의 적층 구조로 형성할 수 있으며, 건식, 습식 또는 라디컬 이온(radical ion)을 이용한 산화공정 중 선택된 어느 하나의 공정으로 형성한다.
이어서, 터널링 절연막(101) 상에 플로팅 게이트로 기능하는 도전막(102)을 형성한다. 이때, 도전막(102)은 도전성을 갖는 물질은 모두 사용가능하며, 예컨대 폴리실리콘, 전이 금속 또는 희토류 금속 중 선택된 어느 하나의 물질로 형성할 수 있다.
예컨대, 폴리실리콘막은 불순물이 도핑되지 않은 언-도프트(un-doped) 폴리실리콘막 또는 불순물이 도핑된 도프트(doped) 폴리실리콘막 모두 사용가능하며, 언-도프트 폴리실리콘막의 경우 후속 이온주입공정을 통해 별도로 불순물 이온을 주입한다. 이러한 폴리실리콘막은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 형성하고, 이때 소스 가스로는 실란(SiH4)을 사용하며, 도핑 가스로는 포스핀(PH3) 가스 사용한다. 전이 금속으로는 철(Fe), 코발트(Co), 텅스텐(W), 니 켈(Ni), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo) 또는 티타늄(Ti) 등을 사용하고, 희토류 금속으로는 어븀(Er), 이터륨(Yb), 사마륨(Sm), 이트륨(Y), 란탄(La), 세륨(Ce), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 톨륨(Tm) 및 루테튬(Lu) 등을 사용한다.
이어서, 도전막(102) 상에 완충막(103)(이하, 제1 완충막이라 함)을 형성한다. 이때, 제1 완충막(103)은 후속 하드 마스크(104) 형성공정시 가해지는 스트레스(stress)로부터 도전막(102)을 보호하는 기능을 수행한다. 예컨대, 도전막(102)이 폴리실리콘막으로 형성된 경우 폴리실리콘막 표면 손상을 최소화하기 위해 산화공정을 통해 실리콘산화막(SiO2)으로 형성한다. 물론, 전이 금속 또는 희토류 금속을 사용하는 경우에도 산화물층을 형성한다.
한편, 제1 완충막(103)은 산화막 계열의 물질로 한정되는 것은 아니며, 도전막(102)의 손상을 최소화하면서 형성공정이 단순하고, 그 본연의 목적인 후속 희생막(104)(이하, 제1 희생막이라 함) 형성공정시 가해지는 스트레스로부터 도전막(102)을 보호할 수 있으며, 또한 후속 공정을 통해 제거가 비교적 용이한 물질 중에서 적절히 선택될 수 있다.
이어서, 제1 완충막(103) 상에 제1 희생막(104)을 형성한다. 이때, 제1 희생막(104)은 후속 트렌치를 형성하기 위한 식각공정시 도전막(102)을 보호하는 기능을 수행하는 한편, 후속 CMP(Cemical Mechanical Polishing) 공정시 연마 정지막으로도 기능한다.
한편, 제1 희생막(104)은 도전막(102) 상에 제1 완충막(103)이 형성되지 않는 경우를 대비하여 도전막(102)의 손상을 최소화하기 위하여 LPCVD 공정으로 형성하는 것이 바람직하다. 또한, 제1 희생막(104)은 폴리실리콘막과 식각 선택비가 높은 질화막으로 형성할 수 있으나, 이는 일례로서 도전막(102)을 후속 식각공정과 CMP 공정에 대한 충분한 내구력을 가지면서 도전막(102)과 식각 선택비를 갖는 물질이면 족하다.
이어서, 제1 희생막(104) 상에 완충막(105)(이하, 제2 완충막이라 함)을 형성한다. 이때, 제2 완충막(105)은 후속 공정을 통해 형성될 희생막(106)(이하, 제2 희생막이라 함)과 제1 희생막(104) 간의 접착력을 증대시키는 역살을 수행하는 동시에, 궁극적으로는 제1 희생막(104)을 보호하는 역활을 수행한다. 이러한 제2 완충막(105)은 제1 완충막(103)과 마찬가지로 산화막, 예컨대 실리콘산화막(SiO2)으로 형성한다.
이어서, 제2 완충막(105) 상에 제2 희생막(106)을 형성한다. 이때, 제2 희생막(106)은 후속 CMP 공정시 산화막에 대한 연마 선택비가 제1 희생막(103)의 질화막에 비해 높은 물질로 형성한다. 또한, 후속 제거공정시 제거가 용이하도록 쉽게 산화될 수 있는 물질로 형성한다. 예컨대, 제2 희생막(106)은 폴리실리콘막으로 형성한다. 예컨대, 폴리실리콘막은 450~650℃의 온도에서 배치 타입(batch type) 또는 550~700℃의 온도에서 싱글 타입(single type)으로 얻을 수 있는 비정질 또는 결정 타입으로 폴리실리콘막으로 형성할 수 있다.
이어서, 도 2b에 도시된 바와 같이, STI 식각공정을 실시하여 제2 희생막(106A), 제2 완충막(105A), 제1 희생막(104A), 제1 완충막(103A), 도전막(102A), 터널링 절연막(101A), 반도체 기판(100A)의 일부를 식각하여 트렌치(미도시)를 형성한다. 이때, STI 식각공정은 플라즈마 식각(plasma etch) 장비를 이용하여 3~30mTorrdml 압력 조건하에서, 30~500W의 전력을 인가하고, Cl2, HBr, C2F6 O2, SF6, N2 등의 가스를 이용하여 실시한다.
이어서, 산화공정을 실시하여 STI 식각공정시 손상된 부위를 치유하기 위해 보호막으로서 상기 트렌치 내부면을 따라 측벽 산화막(wall oxide, 107)을 형성할 수 있다. 이때, 산화공정은 건식, 습식 또는 라디컬 이온을 이용한 산화공정으로 실시할 수 있다.
이어서, 도 2c에 도시된 바와 같이, 상기 트렌치가 일부 매립되도록 소자 분리막용 제1 절연막(108)으로 라이너 HDP(linear High Density Plasma)막을 형성한다. 이때, 제1 절연막(108)은 상기 트렌치 뿐만 아니라, 반도체 기판(100A)의 단차면, 즉 터널링 절연막(101A)과 도전막(102A)의 측벽에도 단차면을 따라 비교적 얇게 형성된다.
이어서, 상기 트렌치가 완전히 매립되도록 제1 절연막(108) 상에 소자 분리막용 제2 절연막(109)으로 유동성이 좋으면서 제1 절연막(108)에 비해 유동성이 좋은 물질, 예컨대 SOD(Spin On Dielectric) 계열의 물질로 이루어진 막으로 형성한다. 이때, SOD 계열의 물질로는 PSZ(polisilazane)막을 사용할 수 있으며, 이 외에 도, 스핀 코팅(spin coating) 방식을 통해 도포(coating)가 가능한 물질은 모두 사용할 수 있다.
예컨대, 스핀 코팅 물질로는 하기 표1과 같은 물질이 있다.
증착방식 유기계 무기계
SOG SiLKTM(Dow Chemical, k=2.6) BCB(Dow Chemical, k=2.7) FLARETM(Honeywell, k=2.8) FOx(Dow Chemical, HSSQ, k=3.0) HOSP(Honeywell, MSSQ, k=2.6) JSR(LKD-T200, k=2.6)
상기 표 1에서, SiLKTM, BCB, FLARETM, FOx, HOSP, JSR 등은 각각 제품명을 나타낸다. 또한, 'HSSQ'는 'Hydrogen SilSesQuioxane', 'MSSQ'는 'Methyl SilSesquioxane'를 의미한다.
이어서, 도 2d에 도시된 바와 같이, 제2 희생막(106A)을 연마 정지막으로 이용한 평탄화 공정, 예컨대 CMP 공정을 실시하여 제1 및 제2 절연막(108A, 109A)을 연마한다. 이 과정에서 연마 정지막으로 사용된 제2 희생막(106A) 또한 일부가 연마될 수도 있다. 예컨대, CMP 공정시 제2 희생막(106A)이 10Å 이하, 예컨대 3~10Å 두께로 잔류되도록 실시한다. 그 이유는 잔류되는 제2 희생막(106A)의 두께가 얇을 수록 산화율도 높아지는 동시에 후속 식각공정을 통해 쉽게 제거할 수 있기 때문이다.
예컨대, CMP 공정은 2단계로 진행하고, 산화막 CMP용 슬러리를 사용하며, 연마 패드로는 하드성 패드 또는 소프트성 패드 상에 하드성 패드를 부착한 복합 패드를 사용한다. 또한, 1단계에서는 산화막(제1 및 제2 절연막)과 폴리실리콘(제2 희생막) 간의 연마 선택비(1.5:1~20:1)가 낮은 연마제(Low Selective Slurry)로 pH가 10~14인 품드 실리카(fumed silica)를 사용하고, 2단계에서는 산화막(제1 및 제2 절연막)과 폴리실리콘막(제2 희생막) 간의 연마 선택비(50:1~n(50을 초과하는 자연수):1)가 높은 연마제(High Selective Slurry)로 pH가 6~8 정도인 세리아(ceria) 계열, 예컨대 CeO2 실리카를 사용한다.
이어서, 도 2e에 도시된 바와 같이, 산화공정(110)을 실시하여 잔류된 제2 희생막(106B)을 산화시킨다. 이때, 산화공정(110)은 건식, 습식 또는 라디컬 이온을 이용한 산화공정 중 선택된 어느 하나의 산화공정을 사용하여 700~1200℃의 온도에서 실시한다.
이어서, 도 2f에 도시된 바와 같이, 식각공정(111), 예컨대 세정공정을 실시하여 산화된 제2 희생막(106B, 도 2e참조)을 제거한다. 이때, 식각공정(111)은 BHF(Buffered HF) 또는 BOE(Buffered Oxide etchant) 용액-탈이온수(Deionized water)에 HF가 혼합된 용액-을 사용하며, 이에 따라, 산화막 계열의 제2 완충막(105A, 도 2e참조) 또한 제거되는 동시에 제1 및 제2 절연막(108B, 109B), 특히 식각율이 높은 제2 절연막(109B)이 많이 식각되어 후퇴(recess)된다.
이어서, 도시되진 않았지만, 제2 절연막(109B)이 후퇴되어 노출된 트렌치가 매립되도록 소자 분리막용 제3 절연막(미도시)을 형성한다. 이때, 상기 제3 절연막은 제2 절연막(109B)보다 단단하여 후속 EFH를 조절하기 위한 습식식각공정과 연마공정에 유리한 HDP막으로 형성할 수 있다. 이로써, 소자 분리막은 HDP-SOD-HDP 적층 구조를 갖는다.
이어서, 제1 희생막(104A)을 연마 정지막으로 상기 제3 절연막을 연마하여 평탄화한다.
이어서, 제1 희생막(104A)과 제1 완충막(103A)을 제거한다.
이후의 공정은 일반적인 공정과 동일하기 때문에 그에 대한 설명은 생략하기로 한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명은 낸드 플래시 메모리 소자의 제조방법을 예로 들어 설명되었으나, 이는 설명의 편의를 위한 것으로서, STI 공정을 이용하여 소자 분리막을 형성하는 반도체 소자의 제조방법에 적용할 수 있다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 소자 분리막 형성공정시 이중 희생막을 적용함으로써 웨이퍼 전 영역에서 EFH의 불균일성을 최소화하여 문턱 전압의 균일성을 확보할 수 있다.
둘째, 본 발명에 의하면, 소자 분리막 형성공정시 이중 희생막을 적용함으로써 셀 영역에서 EFH의 감소를 최소화하여 유전체막의 펀치 쓰루 현상을 방지할 수 있다.
이를 통해 소자의 기입 또는 소거 동작 페일을 최소화하여 소자의 신뢰성을 향상시킬 수 있다.

Claims (18)

  1. 기판 상에 제1 절연막 및 도전막을 형성하는 단계;
    상기 도전막 상에 완충막을 형성하는 단계;
    상기 완충막 상에 폴리실리콘막으로 이루어진 희생막을 형성하는 단계;
    상기 희생막, 상기 완충막, 상기 도전막, 상기 제1 절연막 및 상기 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치가 매립되도록 제2 절연막을 증착하는 단계;
    상기 희생막을 연마 정지막으로 상기 제2 절연막을 평탄화하는 단계;
    상기 희생막을 산화시키는 단계; 및
    산화된 희생막을 제거하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 희생막은 비정질화된 폴리실리콘막 또는 결정화된 폴리실리콘막으로 형성하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 희생막을 산화시키는 단계는 건식산화, 습식산화 또는 라디컬 이온을 이용한 산화공정 중 선택된 어느 하나의 산화공정으로 실시하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 희생막을 산화시키는 단계는 700~1200℃의 온도에서 실시하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 완충막은 산화막으로 형성하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 제2 절연막은 HDP(High Density Plasma)막으로 형성하는 반도체 소자의 제조방법.
  7. 기판 상에 제1 절연막 및 도전막을 형성하는 단계;
    상기 도전막 상에 서로 다른 물질로 이루어진 제1 및 제2 희생막을 형성하는 단계;
    상기 제2 희생막, 상기 제1 희생막, 상기 도전막, 상기 제1 절연막 및 상기 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치가 매립되도록 제2 절연막을 증착하는 단계;
    상기 제2 희생막을 연마 정지막으로 상기 제2 절연막을 평탄화하는 단계;
    상기 제2 희생막을 산화시키는 단계;
    산화된 제2 희생막을 제거하는 단계;
    상기 제2 절연막을 후퇴시키는 단계;
    상기 트렌치가 매립되도록 제3 절연막을 증착하는 단계; 및
    상기 제1 희생막을 연마 정지막으로 상기 제3 절연막을 평탄화하는 단계
    를 포함하는 비휘발성 메모리 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 제2 희생막은 비정질화된 폴리실리콘막 또는 결정화된 폴리실리콘막으로 형성하는 비휘발성 메모리 소자의 제조방법.
  9. 제 7 항에 있어서,
    상기 제2 희생막을 산화시키는 단계는 건식산화, 습식산화 또는 라디컬 이온을 이용한 산화공정 중 선택된 어느 하나의 산화공정으로 실시하는 비휘발성 메모리 소자의 제조방법.
  10. 제 7 항에 있어서,
    상기 제2 희생막을 산화시키는 단계는 700~1200℃의 온도에서 실시하는 비휘발성 메모리 소자의 제조방법.
  11. 제 7 항에 있어서,
    상기 제1 희생막을 형성하는 단계 후,
    상기 제1 희생막 상에 완충막을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
  12. 제 7 항에 있어서,
    상기 제1 희생막은 질화막으로 형성하는 비휘발성 메모리 소자의 제조방법.
  13. 제 7 항에 있어서,
    상기 제2 절연막을 평탄화하는 단계와, 상기 제3 절연막을 평탄화하는 단계는 CMP(Chemical Mechanical Polishing) 공정으로 실시하는 비휘발성 메모리 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 CMP 공정은
    상기 제1 및 제2 절연막과 상기 하드 마스크 간의 연마 선택비가 1.5:1~20:1를 갖는 연마제로 pH가 10~14인 품드 실리카(fumed silica)를 사용하여 실시하는 단계; 및
    상기 제1 및 제2 절연막과 상기 하드 마스크 간의 연마 선택비가 50:1~n(n은 50을 초과하는 자연수:1)를 갖는 연마제로 pH가 6~8인 세리아 계열의 실리카를 사용하여 실시하는 단계
    를 포함하는 비휘발성 메모리 소자의 제조방법.
  15. 제 7 항에 있어서,
    상기 도전막을 형성하는 단계 후,
    상기 도전막 상에 완충막을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
  16. 제 7 항에 있어서,
    상기 트렌치를 형성하는 단계 후,
    상기 트렌치 내부면을 따라 측벽 산화막을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
  17. 제 7 항에 있어서,
    상기 제2 절연막을 증착하는 단계 전,
    상기 트렌치가 일부 매립되도록 상기 트렌치의 내부면을 따라 제4 절연막을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 제2 절연막은 SOD(Spin On Dielectric)막으로 형성하고, 상기 제3 및 제4 절연막은 HDP(High Density Plasma)막으로 형성하는 비휘발성 메모리 소자의 제조방법.
KR1020070044998A 2007-05-09 2007-05-09 반도체 소자 및 비휘발성 메모리 소자의 제조방법 KR20080099447A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070044998A KR20080099447A (ko) 2007-05-09 2007-05-09 반도체 소자 및 비휘발성 메모리 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070044998A KR20080099447A (ko) 2007-05-09 2007-05-09 반도체 소자 및 비휘발성 메모리 소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20080099447A true KR20080099447A (ko) 2008-11-13

Family

ID=40286420

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070044998A KR20080099447A (ko) 2007-05-09 2007-05-09 반도체 소자 및 비휘발성 메모리 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR20080099447A (ko)

Similar Documents

Publication Publication Date Title
KR101050454B1 (ko) 반도체 소자의 소자 분리막 및 그 형성방법
US7807532B2 (en) Method and structure for self aligned formation of a gate polysilicon layer
US7563689B2 (en) Method for fabricating nonvolatile memory device
US20020022314A1 (en) Dummy structures that protect circuit elements during polishing
CN101017799A (zh) 快闪存储器件的制造方法
KR20060048494A (ko) 반도체 장치 및 그 제조 방법
KR100956599B1 (ko) 비휘발성 메모리 소자의 제조방법
CN101989566B (zh) 半导体器件和闪存器件的制作方法
US6627510B1 (en) Method of making self-aligned shallow trench isolation
US20060244095A1 (en) Method of forming a shallow trench isolation structure with reduced leakage current in a semiconductor device
US10381360B1 (en) Control gate dummy for word line uniformity and method for producing the same
US7645670B2 (en) Method for fabricating nonvolatile memory device
KR20090074536A (ko) 비휘발성 메모리 소자의 제조방법
KR20080099447A (ko) 반도체 소자 및 비휘발성 메모리 소자의 제조방법
KR20090012831A (ko) 비휘발성 메모리 소자의 제조방법
KR100967098B1 (ko) 비휘발성 메모리 소자의 제조방법
KR100909798B1 (ko) 비휘발성 메모리 소자의 제조방법
KR20100077275A (ko) 비휘발 메모리 소자의 제조 방법
KR100871642B1 (ko) 비휘발성 메모리 소자의 제조방법
KR100864629B1 (ko) 반도체 소자의 소자 분리막 및 그 형성방법
KR20090044918A (ko) 비휘발성 메모리 소자의 제조방법
KR20090092031A (ko) 비휘발성 메모리 소자의 제조방법
KR20090044917A (ko) 비휘발성 메모리 소자의 제조방법
KR20090002634A (ko) 비휘발성 메모리 소자의 제조방법
KR20080099445A (ko) 비휘발성 메모리 소자의 제조방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid