KR20100077275A - 비휘발 메모리 소자의 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 68
- 238000005498 polishing Methods 0.000 claims abstract description 63
- 238000005530 etching Methods 0.000 claims abstract description 17
- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 29
- 229920005591 polysilicon Polymers 0.000 claims description 29
- 239000002002 slurry Substances 0.000 claims description 26
- 238000007517 polishing process Methods 0.000 claims description 8
- 238000010438 heat treatment Methods 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 abstract description 15
- 238000002955 isolation Methods 0.000 description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 239000000463 material Substances 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- CETPSERCERDGAM-UHFFFAOYSA-N ceric oxide Chemical compound O=[Ce]=O CETPSERCERDGAM-UHFFFAOYSA-N 0.000 description 4
- 229910000422 cerium(IV) oxide Inorganic materials 0.000 description 4
- 238000007667 floating Methods 0.000 description 4
- 239000005368 silicate glass Substances 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- 229910052723 transition metal Inorganic materials 0.000 description 3
- 150000003624 transition metals Chemical class 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910003481 amorphous carbon Inorganic materials 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052761 rare earth metal Inorganic materials 0.000 description 2
- 150000002910 rare earth metals Chemical class 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910052684 Cerium Inorganic materials 0.000 description 1
- 229910052692 Dysprosium Inorganic materials 0.000 description 1
- 229910052691 Erbium Inorganic materials 0.000 description 1
- 229910052689 Holmium Inorganic materials 0.000 description 1
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 1
- 229910052765 Lutetium Inorganic materials 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052772 Samarium Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052771 Terbium Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- GWXLDORMOJMVQZ-UHFFFAOYSA-N cerium Chemical compound [Ce] GWXLDORMOJMVQZ-UHFFFAOYSA-N 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000008367 deionised water Substances 0.000 description 1
- 229910021641 deionized water Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010790 dilution Methods 0.000 description 1
- 239000012895 dilution Substances 0.000 description 1
- KBQHZAAAGSGFKK-UHFFFAOYSA-N dysprosium atom Chemical compound [Dy] KBQHZAAAGSGFKK-UHFFFAOYSA-N 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- UYAHIZSMUZPPFV-UHFFFAOYSA-N erbium Chemical compound [Er] UYAHIZSMUZPPFV-UHFFFAOYSA-N 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- KJZYNXUDTRRSPN-UHFFFAOYSA-N holmium atom Chemical compound [Ho] KJZYNXUDTRRSPN-UHFFFAOYSA-N 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 1
- OHSVLFRHMCKCQY-UHFFFAOYSA-N lutetium atom Chemical compound [Lu] OHSVLFRHMCKCQY-UHFFFAOYSA-N 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229920001709 polysilazane Polymers 0.000 description 1
- KZUNJOHGWZRPMI-UHFFFAOYSA-N samarium atom Chemical compound [Sm] KZUNJOHGWZRPMI-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- GZCRRIHWUXGPOV-UHFFFAOYSA-N terbium atom Chemical compound [Tb] GZCRRIHWUXGPOV-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 229910052727 yttrium Inorganic materials 0.000 description 1
- VWQVUPCCIRVNHF-UHFFFAOYSA-N yttrium atom Chemical compound [Y] VWQVUPCCIRVNHF-UHFFFAOYSA-N 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
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- Semiconductor Memories (AREA)
- Element Separation (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
본 발명에 따른 비휘발성 메모리 소자는 반도체 기판 상부에 터널 절연막, 도전막 및 희생막을 순차적으로 형성한 후 상기 막들 및 반도체 기판의 소정 영역을 식각하여 트렌치를 형성하는 단계와, 트렌치가 매립되도록 제 1 및 제 2 절연막을 형성한 후 희생막이 노출되도록 제 1 및 제 2 절연막을 연마하는 단계와, 희생막을 제거하는 단계와, 트렌치가 매립되도록 제 3 절연막을 형성한 후 도전막이 노출되도록 제 3 절연막을 연마하는 단계를 포함한다.
본 발명에 의하면 소자 분리막의 유효 높이(EFH)를 균일하게 제어할 수 있어 안정된 소자를 구현할 수 있다.
소자 분리막, EFH, 연마 정지막, 희생막, 도전막
Description
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 특히 소자 분리막의 유효 높이(Effective Field oxide Height; EFH)를 균일하게 제어할 수 있는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
메모리 공정 기술의 발달과 더불어 플래쉬 메모리 소자의 선폭이 점차 감소하고 있다. 이에 따라, 액티브 영역(active region) 사이의 필드 영역(field region)의 폭 또한 감소하게 되고, 이로 인해 필드 영역에 형성되는 트렌치의 종횡비가 증가하여 소자 분리막의 매립(gap fill)이 어려워진다. 따라서, 소자 분리막의 매립 특성을 향상시키기 위해 기존에 사용하던 HDP(High Density Plasma) USG(Undoped Silicate Glass) 대신에 스핀 코팅(spin coating) 방식으로 증착되는 SOD(Spin On Dielectric)막의 일종인 폴리실라잔(PolySilaZane; PSZ)를 이용하여 트렌치를 매립하는 기술이 제안되었다. 그러나, PSZ는 습식 식각율이 빠르고 불균 일한 물질 특성을 가지고 있어 습식 식각 공정 적용시 소자 분리막의 유효 높이(EFH)를 불균일하게 하는 문제가 있다.
최근에는 이러한 문제를 해결하기 위하여 소자 분리막 형성시 트렌치를 매립하는 PSZ막을 먼저 형성한 후, 이를 일정 깊이 리세스시키고 그 상부에 다시 HDP를 증착하는 기술이 제안되었다. 이는 SA-STI(Self Align-Shallow Trench Isolation) 공정에도 그대로 적용되고 있다.
PSZ를 적용하는 SA-STI 공정을 개략적으로 설명하면 다음과 같다. 우선, 반도체 기판 상부에 터널 산화막, 플로팅 게이트용 도전막 및 패드 질화막을 형성한 후 상기 막들 및 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성한다. 이어서, 트렌치의 일부가 매립되도록 일정 두께의 고밀도 플라즈마(High Density Plasma; HDP) 산화막을 증착한 후 트렌치가 완전히 매립되도록 PSZ막을 증착한다. 이어서, 화학적 기계적 연마 공정(Chemical Mechanical Polishing; CMP)을 실시하여 PSZ막을 평탄화시킨 후 습식 식각 공정을 이용하여 PSZ막을 일정 깊이 리세스시킨다. 이어서, 트렌치가 완전히 매립되도록 HDP 산화막을 증착하고 다시한번 CMP 공정을 실시하여 HDP 산화막을 평탄화한 후 패드 질화막을 제거한다. 이로써, HDP 산화막/PSZ막/HDP 산화막이 적층된 소자 분리막이 완성된다. 또한, EFH를 조절하기 위해 소자 분리막을 선택적으로 식각한다.
소자 분리막을 상기와 같이 HDP 산화막/PSZ막/HDP 산화막의 적층 구조로 형성하는 경우 CMP 공정을 2번 실시해야 한다. 즉, PSZ막을 증착한 후, 그리고 최종 HDP막을 증착한 후 각각 CMP 공정을 실시하여야 한다. 이때, CMP 공정시 연마 정지 막으로 기능하는 패드 질화막이 손실되는데, 손실되는 정도가 웨이퍼 영역에 따라 불균일하게 된다. 이에 따라, 후속 EFH 조절을 위한 식각 공정시 웨이퍼 전 영역에서 EFH가 균일하게 제어되지 않는 문제가 발생된다.
이러한 EFH의 불균일은 프로그램 문턱 전압, 인터퍼런스 특성을 변화시키고, 에에 따라 여러가지 페일이 발생되게 된다.
본 발명은 소자 분리막의 유효 높이를 균일하게 제어할 수 있는 비휘발성 메모리 소자의 제조 방법을 제공한다.
본 발명은 패드 질화막을 연마 정지막으로 이용하는 CMP 공정과 플로팅 게이트용 도전막을 연마 정지막으로 이용하는 CMP 공정을 실시함으로써 패드 질화막의 손실을 방지하고, 그에 따라 소자 분리막의 유효 높이를 균일하게 제어할 수 있는 비휘발성 메모리 소자의 제조 방법을 제공한다.
본 발명의 일 양태에 따른 비휘발성 메모리 소자의 제조 방법은 반도체 기판 상부에 터널 절연막, 도전막 및 희생막을 순차적으로 형성한 후 상기 막들 및 반도체 기판의 소정 영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치가 매립되도록 제 1 및 제 2 절연막을 형성한 후 상기 희생막이 노출되도록 상기 제 1 및 제 2 절연막을 연마하는 단계; 상기 희생막을 제거하는 단계; 및 상기 트렌치가 매립되도록 제 3 절연막을 형성한 후 상기 도전막이 노출되도록 상기 제 3 절연막을 연마하는 단계를 포함한다.
상기 도전막을 형성한 후 열처리 공정을 실시한다.
상기 도전막은 폴리실리콘막으로 형성되고, 상기 폴리실리콘막 상부에 언도프트 폴리실리콘막을 형성한다.
상기 도전막은 폴리실리콘막으로 형성되고, 상기 폴리실리콘막을 형성한 후 열처리 공정을 실시하고 언도프트 폴리실리콘막을 형성한다.
상기 도전막 상부에 완충 산화막을 형성하고, 상기 완충 산화막 상부에 도전막을 더 형성한다.
상기 희생막을 제거한 후 상기 제 2 절연막을 리세스하는 단계를 더 포함한다.
상기 제 3 절연막의 연마 공정은 상기 도전막에 비해 상기 제 3 절연막의 연마 선택비가 높은 연마 슬러리를 이용하여 실시한다.
상기 연마 공정은 상기 도전막에 비해 상기 제 3 절연막의 연마 선택비가 높은 제 1 연마 슬러리와 상기 제 1 연마 슬러리보다 연마 선택비가 낮은 제 2 연마 슬러리를 동시에 이용하여 실시한다.
상기 연마 공정은 상기 제 1 연마 슬러리를 이용하여 1차 연마한 후 상기 제 2 연마 슬러리를 이용하여 2차 연마한다.
상기 연마 공정은 상기 제 2 연마 슬러리를 이용하여 1차 연마한 후 상기 제 1 연마 슬러리를 이용하여 2차 연마한다.
본 발명은 PSZ막을 이용하며, 제 1, 제 2 및 제 3 절연막으로 소자 분리막을 형성하는 비휘발성 메모리 소자의 제조 공정에서 희생막(패드 질화막)을 연마 정지막으로 이용하여 제 1 및 제 2 절연막을 연마한 후 희생막을 제거하고 플로팅 게이 트용 도전막을 연마 정지막으로 이용하여 제 3 절연막을 연마한다.
따라서, 패드 질화막을 연마 정지막으로 두번의 연마 공정을 실시하는 종래에 비해 소자 분리막의 유효 높이를 균일하게 제어할 수 있다. 이에 따라, 프로그램의 왜곡 방지와 전위 분포(distribution) 및 전자 분포에 대한 전기적인 왜곡 현상을 방지하여 안정된 소자를 구현할 수 있다. 그 밖에도 트렌치 매립의 공정 마진을 확보할 수 잇어 절연막의 보이드를 획기적으로 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다. 또한, 층, 막, 영역 등의 부분이 다른 부분 “상부에” 또는 “상에” 있다고 표현되는 경우는 각 부분이 다른 부분의 “바로 상부” 또는 “바로 위에” 있는 경우뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함한다.
도 1 내지 도 8은 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다. 여기서는 설명의 편의를 위해 셀 영역에 형성된 소자 분리막을 중심으로 도면을 도시하는 한편, 설 명 또한 소자 분리막을 중심으로 기술하기로 한다.
도 1에 도시된 바와 같이, 반도체 기판(100) 상부에 터널 절연막(110), 플로팅 게이트용 도전막(120), 완충 산화막(130) 및 희생막(140)을 순차적으로 형성한다. 터널 절연막(110)은 실리콘 산화막(SiO2)으로 형성하거나, 실리콘 산화막과 실리콘 질화막(SiNx)의 적층 구조로 형성할 수 있다. 그리고, 도전막(120)은 전기 도전성 물질은 모두 이용할 수 있으며, 예를들어 폴리실리콘, 전이 금속 또는 희토류 금속 중 선택된 어느 하나의 물질로 형성할 수 있다. 폴리실리콘막은 불순물이 도핑되지 않은 언도프트(undoped) 폴리실리콘막 또는 불순물이 도핑된 도프트(doped) 폴리실리콘막을 모두 이용할 수 있으며, 언도프트 폴리실리콘막의 경우 후속 이온 주입 공정을 통해 별도로 불순물 이온을 주입할 수 있다. 이러한 폴리실리콘막은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 형성할 수 있으며, 이때 소오스 가스로는 SiH4을 이용하며, 도핑 가스로는 PH3, BCl3 또는 B2H6 가스를 이용한다. 전이 금속으로는 철(Fe), 코발트(Co), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo) 또는 티타늄(Ti) 등을 이용하고, 희토류 금속으로는 어븀(Er), 이터륨(Yb), 사마륨(Sm), 이트륨(Y), 란탄(La), 세륨(Ce), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 톨륨(Tm) 및 루테튬(Lu) 등을 사용한다. 한편, 본 발명에 따른 도전막(130)은 이후 CMP 공정에서 연마 정지막으로 기능하게 된다. 따라서, CMP 공정에서 도전막(130)의 스트레스를 최소화하는 것이 바람직하다. 이를 위해 도전막(130), 예를들어 폴리실리콘막을 증착한 후 RTP 어닐이나 써멀(thermal) 공 정을 실시하거나, 폴리실리콘막 상부에 언도프트 폴리실리콘막을 얇게 증착할 수 있다. 또한, 폴리실리콘막을 증착하고 써멀 공정을 실시할 후 추가로 언도프트 폴리실리콘막을 얇게 형성할 수도 있다. 그 밖에도 완충 산화막(130) 상부에 도프트 폴리실리콘막이나 언도프트 폴리실리콘막을 증착할 수도 있다. 상기 도전막(130)의 CMP 스트레스를 완화하기 위해 막을 형성하는 경우 CMP 공정의 조건에 따라 막의 두께를 조절할 수 있는데, 예를들어 10∼500Å의 두께로 형성한다. 완충 산화막(130)은 후속 패드 질화막(140) 형성 공정시 가해지는 스트레스(stress)로부터 도전막(120)을 보호하기 위해 형성한다. 예컨대, 도전막(120)이 폴리실리콘막으로 형성된 경우 폴리실리콘막 표면 손상을 최소화하기 위해 산화 공정을 이용하여 실리콘 산화막으로 완충 산화막(130)을 형성한다. 물론, 전이 금속 또는 희토류 금속을 사용하는 경우에도 산화막을 형성한다. 한편, 완충 산화막(130)은 산화막 계열의 물질로 한정되는 것은 아니며, 도전막(120)의 손상을 최소화하면서 형성 공정이 단순하고, 그 본연의 목적인 후속 희생막(140) 형성 공정시 가해지는 스트레스로부터 도전막(120)을 보호할 수 있으며, 또한 후속 공정을 통해 제거가 비교적 용이한 물질 중에서 적절히 선택될 수 있다. 희생막(140)은 후속 트렌치를 형성하기 위한 식각 공정시 도전막(120)을 보호하는 기능을 수행하는 한편, 후속 1차 CMP 공정시 연마 정지막으로도 기능한다. 한편, 도전막(120) 상부에 완충 산화막(130)이 형성되지 않을 수도 있는데, 이 경우 희생막(140)은 도전막(120)의 손상을 최소화하기 위하여 LPCVD 공정으로 형성하는 것이 바람직하다. 또한, 희생막(140)은 폴리실리콘막과 식각 선택비가 높은 질화막을 이용할 수 있으나, 도전막(120)을 후속 식각 공정과 CMP 공정에 대한 충분한 내구력을 가지면서 도전막(120)과 식각 선택비를 갖는 물질이면 족하다. 이러한, 터널 절연막(110), 도전막(120), 완충 산화막(130) 및 희생막(140)은 동일 챔버내에서 온도와 가스 조건을 변경하여 인-시튜(in-situ)로 형성할 수 있다.
이어서, 도 2에 도시된 바와 같이, 희생막(140), 완충 산화막(130), 도전막(120), 터널 절연막(110) 및 반도체 기판(100)을 소정 깊이로 식각하여 트렌치(150)를 형성한다. 트렌치(150) 형성 공정을 보다 상세히 설명하면 다음과 같다. 먼저, 희생막(140) 상부에 비정질 카본막 또는 산화막과 비정질 카본막의 적층 구조로 하드 마스크를 형성한 후 그 상부에 다시 반사 방지막으로 SiON막을 형성한다. 그리고, 감광막을 형성한 후 소정 영역을 일 방향으로 연장 노출시키는 소자 분리 마스크를 이용한 사진 및 현상 공정을 실시하여 감광막 패턴을 형성한다. 감광막 패턴을 식각 마스크로 이용하여 반사 방지막 및 하드 마스크를 식각하여 하드 마스크 패턴을 형성한다. 그런 다음, 감광막 패턴과 반사 방지막을 제거한 후 하드 마스크 패턴을 이용하여 희생막(140), 완충 산화막(130), 도전막(120) 및 터널 절연막(110)을 식각하고 반도체 기판(100)을 소정 깊이로 식각한다. 이에 따라, 트렌치(150)가 형성된다.
이어서, 도 3에 도시된 바와 같이, 트렌치(150)가 일부 매립되도록 라이너 제 1 절연막(160)을 형성한다. 이때, 제 1 절연막(160)은 HDP막을 이용할 수 있으며, 이에 한정되지 않고 높은 종횡비에서 매립 특성이 우수한 물질 중에서 선택될 수 있다. 한편, 제 1 절연막(160)을 형성하기 이전에 트렌치(150) 형성 공정시 발 생된 반도체 기판(100)의 손상을 보상하기 위하여 트렌치(150) 내측벽에 측벽 산화막(wall oxide)을 더 형성할 수도 있다. 이때, 측벽 산화막은 산화 공정을 실시하여 실리콘 산화막으로 형성할 수 있다. 이어서, 트렌치(150)가 완전히 매립되도록 제 1 절연막(160) 상에 제 2 절연막(170)을 형성한다. 제 2 절연막(170)은 SOG(Spin On Glass)막으로 형성한다. SOG막으로는 PSZ막을 이용할 수 있고, 이 외에도 스핀 코팅 방식을 통해 도포가 가능한 물질은 모두 이용할 수 있다.
이어서, 도 4에 도시된 바와 같이, 희생막(140)을 연마 정지막으로 이용한 1차 CMP 공정을 실시하여 희생막(140) 상부에 형성된 제 2 절연막(170)과 제 1 절연막(160)을 연마한다. 이때, CMP 공정은 희생막(140)과 제 1 및 제 2 절연막(160, 170) 간의 연마 선택비를 갖는 슬러리(slurry)를 이용하는 것이 바람직하다.
이어서, 도 5에 도시된 바와 같이, 식각 공정을 실시하여 희생막(140)을 선택적으로 제거한다. 이때, 식각 공정은 희생막(140)과 완충 산화막(130) 사이의 식각 선택비를 최대한 높이기 위해 희생막(140)이 질화막으로 이루어진 경우 인산(H3P04) 용액을 이용한 습식 방식으로 실시한다. 또한, 희생막(140) 식각 공정 시 제 2 절연막(170)도 일부 식각된다.
이어서, 도 6에 도시된 바와 같이, 제 2 절연막(170)을 일부 식각하여 제 2 절연막(170)을 트렌치 내부로 리세스시킨다. 이때, 식각 공정은 탈이온수에 HF가 혼합된 용액, 예를들어 BHF(Buffered HF) 또는 BOE(Buffered Oxide etch) 용액을 이용한다. 이에 따라, 산화막 계열의 제 1 절연막(160) 또한 제거되는 한편 도전 막(120) 상에 형성된 완충 산화막(130)도 제거된다.
이어서, 도 7에 도시된 바와 같이, 제 2 절연막(170)이 리세스되어 형성된 트렌치(150)의 빈공간이 완전히 매립되도록 제 3 절연막(180)을 형성한다. 이때, 제 3 절연막(180)은 매립 특성과 후속 연마 공정시 어느 정도 경도를 가져 평탄화가 용이한 HDP막으로 형성하는 것이 바람직하다. 이 외에도, BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), USG(Un-doped Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate) 또는 이들의 적층막으로 형성할 수도 있다.
이어서, 도 8에 도시된 바와 같이, 도전막(130)을 연마 정지막으로 이용한 2차 CMP 공정을 실시하여 제 3 절연막(180)을 연마한다. 이때, CMP 공정은 제 3 절연막(180)과 도전막(130) 사이의 연마 선택비를 갖는 슬러리를 이용하는 것이 바람직하다. 예를들어 도전막(130)이 폴리실리콘막으로 형성된 경우 세리아(ceria) 계열의 슬러리를 이용하여 CMP 공정을 실시한다. 이때, 슬러리의 희석 비율에 따라 다양하게 선택비를 조절할 수 있고, 디싱(dishing) 및 부식(erosion)을 최소화하기 위하여 슬러리에 첨가제를 첨가할 수 있다. 또한, 도전막(130)에 대해 높은 연마 선택비를 갖는 세리아 계열의 슬러리와 낮은 연마 선택비를 갖는 실리카 계열의 슬러리를 동시에 이용하여 CMP 공정을 실시할 수 있다. 그리고, CMP를 2단계로 나누어 실시할 수 있는데, 세리아 계열의 슬러리를 이용하여 1차 CMP한 후 실리카 계열의 슬러리를 이용하여 2차 CMP할 수 있고, 실리카 계열의 슬러리를 이용하여 1차 CMP한 후 세리아 계열의 슬러리를 이용하여 2차 CMP할 수도 있다. 이로써, 제 1 내 지 제 3 절연막(160, 170 및 180)으로 이루어진 소자 분리막(200)이 형성된다.
이어서, 도시되진 않았지만 도전막(130)을 식각 장벽층으로 이용한 식각 공정으로 셀 영역의 소자 분리막을 일부 제거하여 소자 분리막의 유효 높이(EFH)를 조절한다. 이때, 주변 회로 영역은 감광막 패턴으로 덮여지며, 셀 영역만 개방되게 된다.
이어서, 도시되지 않았지만 반도체 기판(100) 상에 유전체막과 콘트롤 게이트를 순차적으로 형성하여 게이트를 형성한다.
상술한 바와 같이 본 발명의 실시 예 또한 종래 기술에서와 같이 소자 분리막 형성 과정에서 2번의 CMP 공정을 실시한다. 즉, 제 2 절연막(170)을 형성한 후, 그리고 제 3 절연막(180)을 형성한 후 각각 CMP 공정을 실시한다. 그러나, 본 발명의 실시 예에서는 각각 CMP 공정시 연마 정지막으로 사용된 층이 다르다. 즉, 제 2 절연막(170)의 연마 공정은 희생막(140)을 연마 정지막으로 이용하고, 제 3 절연막(180)의 연마 공정은 도전막(120)을 연마 정지막으로 이용한다. 따라서, 희생막(140)이 CMP 공정에서 한번만 연마 정지막으로 이용되기 때문에 희생막(140)의 균일성을 확보할 수 있고, 이에 따라 소자 분리막의 유효 높이의 균일성을 개선할 수 있다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한 다. 특히, 본 발명은 SA-STI 공정을 적용하는 소자를 예로 들어 설명되었으나, 이는 설명의 편의를 위한 것으로서, 다층 구조를 갖는 소자 분리막을 사용하는 모든 소자의 제조 방법에 적용할 수 있다. 또한, 소자 분리막 이외에 희생막과 CMP 공정을 적용하는 반도체 소자의 제조 공정에도 이용될 수 있다. 이렇게 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
도 1 내지 도 8은 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 110 : 터널 절연막
120 : 도전막 130 : 완충 산화막
140 : 희생막 150 : 트렌치
160 : 제 1 절연막 170 : 제 2 절연막
180 : 제 3 절연막 200 : 소자 분리막
Claims (11)
- 반도체 기판 상부에 터널 절연막, 도전막 및 희생막을 순차적으로 형성한 후 상기 막들 및 반도체 기판의 소정 영역을 식각하여 트렌치를 형성하는 단계;상기 트렌치가 매립되도록 제 1 및 제 2 절연막을 형성한 후 상기 희생막이 노출되도록 상기 제 1 및 제 2 절연막을 연마하는 단계;상기 희생막을 제거하는 단계;상기 트렌치가 매립되도록 제 3 절연막을 형성한 후 상기 도전막이 노출되도록 상기 제 3 절연막을 연마하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 도전막을 형성한 후 열처리 공정을 실시하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 도전막은 폴리실리콘막으로 형성되고, 상기 폴리실리콘막 상부에 언도프트 폴리실리콘막을 형성하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 도전막은 폴리실리콘막으로 형성되고, 상기 폴리실리콘막을 형성한 후 열처리 공정을 실시하고 언도프트 폴리실리콘막을 형성하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 도전막 상부에 완충 산화막을 형성하는 비휘발성 메모리 소자의 제조 방법.
- 제 5 항에 있어서, 상기 완충 산화막 상부에 도전막을 더 형성하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 희생막을 제거한 후 상기 제 2 절연막을 리세스하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제 3 절연막의 연마 공정은 상기 도전막에 비해 상기 제 3 절연막의 연마 선택비가 높은 연마 슬러리를 이용하여 실시하는 비휘발성 메모리 소자의 제조 방법.
- 제 8 항에 있어서, 상기 연마 공정은 상기 도전막에 비해 상기 제 3 절연막의 연마 선택비가 높은 제 1 연마 슬러리와 상기 제 1 연마 슬러리보다 연마 선택비가 낮은 제 2 연마 슬러리를 동시에 이용하여 실시하는 비휘발성 메모리 소자의 제조 방법.
- 제 9 항에 있어서, 상기 연마 공정은 상기 제 1 연마 슬러리를 이용하여 1차 연마한 후 상기 제 2 연마 슬러리를 이용하여 2차 연마하는 비휘발성 메모리 소자의 제조 방법.
- 제 9 항에 있어서, 상기 연마 공정은 상기 제 2 연마 슬러리를 이용하여 1차 연마한 후 상기 제 1 연마 슬러리를 이용하여 2차 연마하는 비휘발성 메모리 소자의 제조 방법.
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