KR100863413B1 - 플래쉬 메모리소자의 제조방법 - Google Patents

플래쉬 메모리소자의 제조방법 Download PDF

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Abstract

본 발명은 플래쉬 메모리소자의 제조방법에 관한 것으로, 소자분리막에 의해 정의된 활성영역의 반도체 기판을 식각하여 리세스 영역을 형성하는 단계와, 상기 리세스 영역의 표면을 따라 플로팅 게이트용 도전막을 형성하는 단계 및 상기 플로팅 게이트용 도전막 및 상기 소자분리막 상부에 유전막 및 콘트롤 게이트용 도전막을 형성하는 단계를 포함한다.
플래시 메모리, 리세스, 자기정렬 플로팅게이트, SAF

Description

플래쉬 메모리소자의 제조방법{Method of manufacturing a flash memory device}
도 1 내지 도 4는 본 발명에 따른 플래쉬 메모리소자의 제조방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
12: 소자분리막 16: 플로팅 게이트용 도전막
20: 유전막 22: 콘트롤 게이트용 도전막
R: 리세스영역
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 자기정렬 플로팅 게이트(SAFG: Self-Aligned Floating Gate) 공정을 적용하는 플래쉬 메모리소자의 제조방법에 관한 것이다.
플래쉬 메모리소자의 집적도가 높아짐에 따라, 소자분리영역에 의해 정의되는 활성 영역 상에 게이트들을 정렬시키는데 어려움이 있다.
정렬의 어려움을 해결하고자 자기정렬 플로팅게이트(SAFG; Self-Aligned Floating Gate) 공정이 적용되고 있다. 자기정렬 플로팅게이트 공정은 소자 분리 영역에 트렌치형 소자 분리막을 먼저 형성하고, 반도체 기판보다 높게 돌출된 소자 분리막 사이를 도전층으로 매립하여 게이트를 형성하는 공정이다. 이러한 자기정렬 플로팅 게이트 공정을 수행함에 따라, 플로팅 게이트의 패터닝 및 식각공정이 필요하지 않기 때문에 미세소자에 따른 정렬의 어려움을 해결할 수 있다.
플래시 메모리 소자에서는 저장된 데이터 정보 유지 특성이나 콘트롤 게이트와의 커플링 비(coupling ratio)를 고려하여 플로팅 게이트용 도전층을 일정 두께 이상으로 형성되어야 한다.
그러나 반도체 소자가 고집적화 되어감에 따라 소자가 차지하는 면적은 점점 줄어들고, 이에 따라 제한된 면적에서 플로팅 게이트용 도전층이 일정 두께이상 확보하기 어려워지는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 반도체 소자가 형성될 제한된 면적상에 일정 두께이상의 플로팅 게이트용 도전층이 형성될 수 있도록 함으로써, 플래시 메모리 소자에서 저장된 데이터 정보 유지특성이 향상되도록 하고, 또한, 콘트롤 게이트와의 커플링비가 향상될 수 있도록 하는 플래쉬 메모리소자의 제조방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리소자의 제조방법은 소자분리막에 의해 정의된 활성영역의 반도체 기판을 식각하여 리세스 영역을 형성하는 단계와, 상기 리세스 영역의 표면을 따라 플로팅 게이트용 도전막을 형성하는 단계 및 상기 플로팅 게이트용 도전막 및 상기 소자분리막 상부에 유전막 및 콘트롤 게이트용 도전막을 형성하는 단계를 포함한다.
상기에서, 상기 플로팅 게이트용 도전막을 형성하는 단계는, 상기 소자분리막 상부 및 상기 리세스 영역의 표면을 따라 플로팅 게이트용 도전막을 증착하는 단계, 상기 리세스 영역을 매립하는 매립용 절연막을 형성하는 단계, 상기 소자분리막이 노출될 때까지 상기 매립용 절연막을 평탄화하는 단계, 및 상기 매립용 절연막을 제거하는 단계를 포함한다.
상기 플로팅 게이트용 도전막은 상기 소자분리막의 마주보는 일면들을 양측면으로 하고, 상기 활성영역의 상기 반도체 기판 상면을 저면으로 하여 형성된다.
상기 리세스 영역이 형성된 후, 상기 활성영역의 상기 반도체 기판 상에 터널 산화막을 형성하는 단계를 더 포함된다.
삭제
삭제
상기 리세스 영역은 Ar가스, Ne가스, He가스, N2가스, O2가스, NH3F가스 중 어느 하나를 사용하는 식각공정을 수행하여 형성한다.
상기 매립용 절연막은 SOG(silicon on glass)막, BPSG(boro-phosphosilicate-glass)막 및 APL(advanced planarization layer)막 중 어느 하나 혹은 하나 이상으로 형성한다.
상기 매립용 절연막은 HF, NH4F, H2SO4, H2O2, H2O, NH4OH 및 CH3COOH 중 어느 하나를 사용하는 습식 식각공정을 수행하여 제거한다.
상기 플로팅 게이트용 도전막은 도프트된 실리콘막, 언도프트된 실리콘막, 폴리실리콘막 중 어느 하나 혹은 도프트된 실리콘막 및 언도프트된 실리콘막의 적층막, 또는 Ru, Pt, Ir, IrO2, RuO2, W, WSix 중 어느 하나의 금속막으로 형성된다.
상기 리세스 영역 형성에 의해 상기 소자분리막과 상기 활성영역의 상기 반도체 기판 간에는 100~ 10000Å의 두께의 단차를 갖는다.
삭제
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 4는 본 발명에 따른 플래쉬 메모리소자의 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(10) 상에 트렌치형 소자분리 형성공정을 통해 소자 분리막(12)을 형성한다.
상기 트렌치형 소자 분리막(12)의 형성공정은 다음과 같다.
반도체 기판(10) 상에 하나 혹은 하나 이상의 층으로 형성된 패드막(미도시)을 형성하고, 상기 패드막(미도시) 상에 소자분리막 형성용 마스크를 형성하고, 상기 마스크를 식각 마스크로 하여 패드막(미도시) 및 반도체 기판을 소정깊이 식각하여 트렌치를 형성한다. 이어서, HDP 산화막을 이용하여 상기 트렌치를 매립하고 상기 반도체 기판(10) 노출될 때까지 평탄화 공정을 수행함으로써 소자분리막(12)의 형성공정을 완료한다. 여기서, 상기 트렌치를 HDP 산화막을 이용하여 매립하였지만, 다른 종류의 산화막을 이용하여 매립할 수 있다. 여기서, 상기 평탄화 공정은 화학적기계적 연마공정(CMP; Chemical Mechanical Polishing)을 이용하였지만 에치백(etch back)공정을 이용할 수도 있다. 이때, 비활성영역인 소자분리막(12)의 최상부와 활성영역인 반도체기판의 최상부는 소정의 단차를 갖는다.
이어서, 상기 소자분리막(12)에 의해 정의된 활성영역의 반도체 기판(10)을 소정 깊이 리세스(recess: R)되도록 식각공정을 수행한다.
상기 식각공정은 Ar가스, Ne가스, He가스, N2가스, O2가스, NH3F가스 중 어느 하나를 사용하고, 플라즈마 에너지를 사용한다.
상기 리세스된 영역(R)으로 인해, 이후 공정을 통해 형성될 플로팅 게이트용 도전막이 형성될 면적이 넓어진다.
상기 활성영역의 반도체 기판(10)과 비활성영역의 소자분리막(12)간의 단차는 100~ 10000Å 정도의 두께이다.
상기 식각공정이 완료된 후 상기 식각 공정시 발생된 잔류물을 제거하는 세정공정이 수행되는 데, 상기 세정공정은 상기 소자 분리막의 HDP 산화막 손상을 방지하면서 약간의 표면 처리되는 세정액을 통해 수행되고, 상기 세정액은 ACT935, BOE, H2SO4, H2O2, H2O, NH4OH, CH3COOH 중 어느 하나를 사용한다.
도 2를 참조하면, 상기 활성영역의 리세스된 반도체 기판(10) 상에 터널 산화막용 절연막(14)을 형성한다.
상기 터널 산화막용 절연막(14)은 10~ 300Å 정도의 두께로 형성하는 데, 500~ 1500℃ 정도의 온도로 산화공정을 수행하여 산화막으로 형성하거나 O2, N2, 웨트(wet) O2, 레디컬 산소(radical oxygen)와 같은 반응가스, 100~ 1000℃ 정도의 온도, 0.1mT~ 100mT 정도의 압력으로 플라즈마활성화 에너지를 통한 산화공정을 수행하여 실리콘 산화질화막으로 형성하는 경우도 있다.
이어서, 상기 소자분리막(12) 및 상기 터널 산화막용 절연막(14)이 형성된 리세스 영역(R)의 표면을 따라 플로팅 게이트용 도전막(16)을 형성한다. 상기 터널 산화막용 절연막(14)과 플로팅 게이트용 도전막(16)은 인시츄(in-situ)로 동시에 형성할 수 있다.
상기 플로팅 게이트용 도전막(16)은 터널 산화막용 절연막(14)이 형성된 반도체 기판(10)상부 및 소자 분리막(12)의 상부 및 측벽에 형성되는 데, 상기 활성영역의 리세스된 영역(R)으로 인해 노출된 상기 소자분리막(12)의 측벽에도 도전막이 형성됨에 따라 종래보다 플로팅 게이트용 도전막(16)의 형성 면적이 증가하게 된다.
상기 플로팅 게이트용 도전막(16)은 도프트된 실리콘막, 언도프트된 실리콘막, 폴리실리콘막, 도프트된 실리콘막 및 언도프트된 실리콘막의 적층막과 같은 실리콘막 또는 Ru, Pt, Ir, IrO2, RuO2, W, WSix와 같은 금속막으로 형성될 수 있다.
상기 플로팅 게이트용 도전막(16)은 20~ 1000Å정도의 두께로 형성하고, 300~ 1500℃ 정도의 온도에서 화학기상증착(Chemical Vapor Deposition; CVD)방법 또는 원자층 증착(Atomic Layer Deposition; ALD)방법을 통해 형성한다.
이어서, 상기 플로팅 게이트용 도전막(16)의 형성공정 후 열처리 공정을 더욱 수행할 수 있는데, 상기 열처리 공정은 상기 플로팅 게이트용 도전막(16) 형성 공정 후 손상을 제거하기 위함이다.
상기 열처리 공정은 300~ 1500℃ 정도의 온도에서 N2 가스 혹은 환원성가스를 사용하여 수행한다.
도 3을 참조하면, 상기 플로팅 게이트용 도전막(16)을 절연(isolation)시키기 위하여 상기 결과물 전면에 매립용 절연막(18)을 형성하여 상기 리세스된 영역(R)을 매립하고, 상기 소자분리막(12)의 상부가 노출될 때까지 평탄화 공정을 수행하여, 상기 리세스된 영역(R)내부에만 매립용 절연막(18)이 형성되도록 한다.
상기 평탄화공정은 CMP공정 또는 에치백 공정을 통해 수행한다.
상기 리세스된 영역(R)의 손상을 억제하기 위해, 상기 매립용 절연막(18)으로 스트레스가 없는 산화막을 매립하는 데, 상기 산화막은 SOG(silicon on glass)막, BPSG(boro-phosphosilicate-glass)막 및 APL(advanced planarization layer)막 중 어느 하나로 형성하거나 혹은 이들의 적층막으로 형성한다.
도 4를 참조하면, 상기 결과물의 매립용 절연막(18)을 제거하는 식각공정을 수행한다.
상기 식각 공정은 습식 식각공정을 이용하며, HF, NH4F, H2SO4, H2O2, H2O, NH4OH, CH3COOH 중 어느 하나를 사용한다.
도 5를 참조하면, 상기 식각공정의 완료 후 노출된 플로팅 게이트용 도전막(16) 및 소자 분리막(12)상부에 유전막(20), 콘트롤 게이트용 도전막(22), 금속막(24) 및 하드 마스크용 질화막(26)을 순차적으로 형성함으로써, 본 공정을 완료한 다.
상기 유전막(20)은 ONO막, 고유전막 및 실리콘 산화막과 고유전막의 적층구조로 형성한다.
상기 유전막(20)으로 형성되는 ONO막은 SiO2인 산화막/Si3N4인 질화막/SiO2인 산화막으로 형성하고, 상기 ONO막은 10~ 300Å 정도의 두께, 300~ 1000℃ 정도의 온도를 가진 공정조건에서 CVD방법, ALD방법 또는 물리기상증착(Physical Vapor Deposition; PVD)방법을 통해 형성한다.
상기 유전막(20)으로 형성되는 고유전막은 Al2O3막, HfO2막, ZrO2막, SrTiO3막, La2O3막 또는 BaTiO3막으로 형성하고, 상기 고유전막은 100~ 1000℃ 정도의 온도를 가진 공정조건에서 CVD방법 또는 ALD방법을 통해 형성한다.
상기 유전막(20)으로 고유전막을 형성할 때 어닐 공정을 이어서 수행하는 데, 이러한 어닐 공정은 퍼니스 공정 또는 고속열처리공정(Rapid Thermal Process; RTP)으로 수행될 수도 있다.
상기 어닐 공정의 수행시 O2, N2, Ar, Ne, N2O, NO 가스를 사용한다.
상기 실리콘 산화막과 고유전막의 적층구조로 형성된 유전막(20)이 형성될 때에는, 상기 플로팅 게이트용 도전막(16) 상부에 질화막을 추가로 형성한 후 상기 질화막 상에 상기 적층구조의 유전막을 형성하도록 한다.
상기 질화막은 0~ 5의 범위를 갖는 x, 0~ 5의 범위를 갖는 y로 형성될 SixNy막으로 형성한다.
상기 콘트롤 게이트용 도전막(22)은 폴리 실리콘막으로써, 100~ 10000Å 정도의 두께 형성한다.
상기 금속막(24)은 W, WSix, Pt, Ir, Ru막 중 어느 막으로서, 100~ 10000Å 정도의 두께로 형성한다. 상기 금속막은 200~ 1000℃ 정도의 온도에서 PVD방법, CVD방법 또는 ALD방법을 통해 형성한다.
상기 하드 마스크용 질화막(26)은 하부에 형성된 금속막(24)의 캡핑막으로써 형성하는 데, 질화막 또는 산화질화막(oxynitride)으로 형성하는 데, 200~ 10000Å 정도의 두께로 형성한다.
본 발명에 의하면, 활성영역의 반도체 기판을 소정 깊이 리세스(recess)함으로써, 플로팅 게이트용 도전막이 형성될 면적이 넓어지게 되어, 플래쉬 메모리소자에서 저장된 데이터 정보 유지특성이 향상되도록 하고, 콘트롤 게이트와의 커플링비가 개선될 수 있도록 한다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 활성영역의 반도체 기판을 소정 깊이 리세스(recess)함으로써, 플로팅 게이트용 도전막이 형성될 면적이 넓어지게 되어, 플래쉬 메모리소자에서 저장된 데이터 정보 유지특성이 향상되도록 하고, 콘트롤 게이트와의 커플링비가 향상되는 효과가 있다.
삭제

Claims (9)

  1. 소자분리막에 의해 정의된 활성영역의 반도체 기판을 식각하여 리세스 영역을 형성하는 단계;
    상기 소자분리막 상부 및 상기 리세스 영역의 표면을 따라 플로팅 게이트용 도전막을 증착하는 단계;
    상기 리세스 영역을 매립하는 매립용 절연막을 형성하는 단계;
    상기 소자분리막이 노출될 때까지 상기 매립용 절연막을 평탄화하는 단계;
    상기 매립용 절연막을 제거하는 단계; 및
    상기 플로팅 게이트용 도전막 및 상기 소자분리막 상부에 유전막 및 콘트롤 게이트용 도전막을 형성하는 단계를 포함하는 플래쉬 메모리소자의 제조방법.
  2. 삭제
  3. 제1 항에 있어서,
    상기 플로팅 게이트용 도전막은 상기 소자분리막의 마주보는 일면들을 양측면으로 하고, 상기 활성영역의 상기 반도체 기판 상면을 저면으로 하여 형성되는 플래쉬 메모리소자의 제조방법.
  4. 제1 항에 있어서, 상기 리세스 영역이 형성된 후,
    상기 활성영역의 상기 반도체 기판 상에 터널 산화막을 형성하는 단계를 더 포함하는 플래쉬 메모리소자의 제조방법.
  5. 제1 항에 있어서,
    상기 리세스 영역은 Ar가스, Ne가스, He가스, N2가스, O2가스, NH3F가스 중 어느 하나를 사용하는 식각공정을 수행하여 형성하는 플래쉬 메모리소자의 제조방법.
  6. 제1 항에 있어서,
    상기 매립용 절연막은 SOG(silicon on glass)막, BPSG(boro-phosphosilicate-glass)막 및 APL(advanced planarization layer)막 중 어느 하나 혹은 하나 이상으로 형성되는 플래쉬 메모리소자의 제조방법.
  7. 제1 항에 있어서,
    상기 매립용 절연막은 HF, NH4F, H2SO4, H2O2, H2O, NH4OH 및 CH3COOH 중 어느 하나를 사용하는 습식 식각공정을 수행하여 제거하는 플래쉬 메모리소자의 제조방법.
  8. 제1 항에 있어서,
    상기 플로팅 게이트용 도전막은 도프트된 실리콘막, 언도프트된 실리콘막, 폴리실리콘막 중 어느 하나 혹은 도프트된실리콘막 및 언도프트된 실리콘막의 적층막 또는 Ru, Pt, Ir, IrO2, RuO2, W, WSix 중 어느 하나의 금속막으로 형성되는 플래쉬 메모리소자의 제조방법.
  9. 제1 항에 있어서,
    상기 리세스 영역 형성에 의해 상기 소자분리막과 상기 활성영역의 상기 반도체 기판 간에는 100~ 10000Å의 두께의 단차를 갖는 플래쉬 메모리소자의 제조방법.
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