KR20100112415A - 리세스게이트를 구비하는 반도체 장치 및 그 제조방법 - Google Patents

리세스게이트를 구비하는 반도체 장치 및 그 제조방법 Download PDF

Info

Publication number
KR20100112415A
KR20100112415A KR1020090030918A KR20090030918A KR20100112415A KR 20100112415 A KR20100112415 A KR 20100112415A KR 1020090030918 A KR1020090030918 A KR 1020090030918A KR 20090030918 A KR20090030918 A KR 20090030918A KR 20100112415 A KR20100112415 A KR 20100112415A
Authority
KR
South Korea
Prior art keywords
gate insulating
insulating film
recess pattern
thickness
forming
Prior art date
Application number
KR1020090030918A
Other languages
English (en)
Other versions
KR101079202B1 (ko
Inventor
이승미
지연혁
김태균
이진열
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090030918A priority Critical patent/KR101079202B1/ko
Priority to US12/614,543 priority patent/US8232166B2/en
Publication of KR20100112415A publication Critical patent/KR20100112415A/ko
Application granted granted Critical
Publication of KR101079202B1 publication Critical patent/KR101079202B1/ko
Priority to US13/534,516 priority patent/US20120261748A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28211—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a gaseous ambient using an oxygen or a water vapour, e.g. RTO, possibly through a layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/469—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After-treatment of these layers
    • H01L21/4757—After-treatment
    • H01L21/47573—Etching the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 리세스게이트를 구비하는 반도체 장치에서 문턱전압 특성 및 리프레시 특성을 동시에 확보할 수 있는 반도체 장치 및 그 제조방법에 관한 것으로, 이를 위한 본 발명의 반도체 장치는, 리세스패턴을 구비하는 기판; 상기 리세스패턴을 매립하는 게이트전극; 상기 리세스패턴 저면 아래 상기 기판에 형성된 문턱전압조절층; 상기 게이트전극 양측 상기 기판에 형성된 소스 및 드레인영역; 및 상기 게이트전극과 상기 기판 사이에 개재되고, 상기 소스 및 드레인영역과 인접한 지역에 형성된 두께가 상기 문턱전압조절층과 인접한 지역에 형성된 두께보다 더 두꺼운 게이트절연막을 포함하고 있으며, 상술한 본 발명에 따르면, 소스 및 드레인영역과 인접한 지역인 리세스패턴의 측벽에 형성되는 게이트절연막의 두께를 문턱전압조절층과 인접한 지역인 리세스패턴의 저면에 형성되는 게이트절연막의 두께보다 더 두껍게 형성함으로써, GIDL에 기인한 리프레시 특성 열화를 방지함과 동시에 문턱전압 특성을 확보할 수 있는 효과가 있다.
게이트절연막, 리프레시, 문턱전압, TCA

Description

리세스게이트를 구비하는 반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE WITH RECESS GATE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 리세스게이트(Recess Gate, RG)를 구비하는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치의 집적도가 증가함에 따라 채널면적은 점점 작아지고, 불순물영역의 도핑농도는 점점 증가하고 있다. 이로 인해 더 이상 기존의 플라나 게이트(Planar Gate, PG)로는 고집적화된 반도체 장치가 요구하는 특성 특히, 문턱전압특성 및 리프레시(refresh) 특성을 확보하기 어렵다.
따라서, 최근 고집적화된 반도체 장치가 요구하는 문턱전압 특성 및 리프레시 특성을 확보하기 위하여 게이트전극이 기판에 형성된 리세스패턴을 매립하여 채널이 3차원 구조를 갖는 즉, 리세스게이트(Recess Gate, RG)를 구비하는 반도체 장치를 도입 및 적용하고 있다.
도 1은 종래기술에 따른 리세스게이트를 구비하는 반도체 장치를 도시한 단 면도이다.
도 1을 참조하여 종래기술에 따른 리세스게이트를 구비하는 반도체 장치를 살펴보면, 리세스패턴(14)을 구비하는 기판(11), 리세스패턴(14) 저면 아래 기판(11)에 형성된 문턱전압조절층(15), 리세스패턴(14)을 매립하고 일부가 기판(11)위로 돌출된 게이트전극(17), 게이트전극(17) 양측벽에 형성된 게이트스페이서(20), 기판(11)과 게이트전극(17) 사이에 개재된 게이트절연막(16) 및 게이트전극(17) 양측 기판(11)에 형성된 소스 및 드레인영역(21)을 포함한다. 여기서, 미설명 도면부호 '12', '13', '18' 및 '19'은 각각 소자분리막, 활성영역, 게이트하드마스크막 및 게이트를 의미한다.
하지만, 반도체 장치의 디자인 룰이 40nm 이하로 감소함에 따라 종래기술에 따른 반도체 장치는 GIDL(Gate Induced Drain Leakage)에 의한 누설전류가 증가하여 반도체 장치의 리프레시 특성이 급격히 열화되는 문제점이 발생한다.
이러한, GIDL에 기인한 리프레시 특성 열화를 해결하기 위하여 소스 및 드레인영역(21)과 인접한 지역 즉, 리세스패턴(14)의 측벽에 형성되는 게이트절연막(16)의 두께(T1)를 증가시키는 방법이 제안되었다.
하지만, 소스 및 드레인영역(21)과 인접한 지역에 형성되는 게이트절연막(16)의 두께(T1)를 증가시킬 경우 문턱전압조절층(15)과 인접한 지역 즉, 리세스패턴(14) 저면에 형성되는 게이트절연막(16)의 두께(T2)도 증가하여 문턱전압 특성이 열화되는 문제점이 발생한다. 이는 통상적으로 게이트절연막(16)을 열산화법(thermal oxidation) 또는 라디칼산화(radical oxidation)을 사용하여 형성하기 때문에 리세스패턴(14)의 측벽 및 저면에 형성되는 게이트절연막(16)이 서로 동일한 두께(T1 = T2)로 형성되기 때문이다.
따라서, GIDL에 기인한 리프레시 특성 열화를 방지함과 동시에 문턱전압 특성을 확보할 수 있는 반도체 장치 및 그 제조방법이 필요하다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 리세스게이트를 구비하는 반도체 장치에서 문턱전압 특성 및 리프레시 특성을 동시에 확보할 수 있는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치는, 리세스패턴을 구비하는 기판; 상기 리세스패턴을 매립하는 게이트전극; 상기 리세스패턴 저면 아래 상기 기판에 형성된 문턱전압조절층; 상기 게이트전극 양측 상기 기판에 형성된 소스 및 드레인영역; 및 상기 게이트전극과 상기 기판 사이에 개재되고, 상기 소스 및 드레인영역과 인접한 지역에 형성된 두께가 상기 문턱전압조절층과 인접한 지역에 형성된 두께보다 더 두꺼운 게이트절연막을 포함한다. 이때, 상기 문턱전압조절층과 인접한 지역에 형성된 게이트절연막의 두께는 상기 소스 및 드레인영역과 인접한 지역에 형성된 게이트절연막의 두께 대비 70% ~ 80% 범위의 두께를 가질 수 있다.
상기 목적을 달성하기 위한 또 다른 일 측면에 따른 본 발명의 반도체 장치 제조방법은, 기판을 선택적으로 식각하여 리세스패턴을 형성하는 단계; 상기 리세스패턴을 포함하는 기판 전면에 게이트절연막을 형성하되, 상기 리세스패턴의 저면에 형성되는 상기 게이트절연막의 두께보다 상기 리세스패턴의 측벽에 형성되는 상 기 게이트절연막의 두께를 더 두껍게 형성하는 단계; 상기 게이트절연막을 플라즈마 처리하는 단계; 상기 게이트절연막 상에 상기 리세스패턴을 매립하는 게이트전극을 형성하는 단계; 및 상기 게이트전극 양측 상기 기판에 소스 및 드레인영역을 형성하는 단계를 포함한다. 또한, 상기 게이트절연막을 형성하기 이전에, 상기 리세스패턴 저면 아래 상기 기판에 문턱전압조절층을 형성하는 단계를 더 포함할 수 있다.
상기 게이트절연막을 형성하는 단계와 상기 플라즈마 처리는 동일 챔버에서 인시튜(in-situ)로 진행할 수 있다.
상기 리세스패턴의 저면에 형성되는 게이트절연막의 두께는 상기 리세스패턴의 측벽에 형성되는 게이트절연막의 두께대비 70% ~ 80%범위의 두께를 갖도록 형성할 수 있다.
상기 게이트절연막을 형성하는 단계는, TCA(Tri-Chloro-Ethane, C2H2Cl3)가스와 산소가스(O2)가 혼합된 혼합가스를 사용하여 실시할 수 있다. 이때, 상기 플라즈마 처리 이전에, 상기 게이트절연막을 형성한 후에 챔버내 잔류하는 상기 TCA가스를 제거하기 위하여 퍼지공정을 실시하는 단계를 더 포함할 수 있다.
상기 플라즈마 처리단계는, 수소가스(H2)와 산소가스(O2)가 혼합된 혼합가스를 사용하여 실시할 수 있다.
상기 플라즈마 처리는, 상기 게이트절연막을 형성하는 단계보다 낮은 압력하에서 실시할 수 있다. 구체적으로, 상기 게이트절연막을 형성하는 단계는, 상 압(760Torr)에서 실시할 수 있고, 상기 플라즈마 처리는, 0.1Torr ~ 1Torr 범위의 압력하에서 실시할 수 있다.
상기 게이트절연막을 형성하는 단계와 상기 플라즈마 처리는, 동일한 온도에서 실시할 수 있다. 구체적으로, 상기 게이트절연막을 형성하는 단계와 상기 플라즈마 처리는, 700℃ ~ 900℃ 범위의 온도에서 실시할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 소스 및 드레인영역과 인접한 지역인 리세스패턴의 측벽에 형성되는 게이트절연막의 두께를 문턱전압조절층과 인접한 지역인 리세스패턴의 저면에 형성되는 게이트절연막의 두께보다 더 두껍게 형성함으로써, GIDL에 기인한 리프레시 특성 열화를 방지함과 동시에 문턱전압 특성을 확보할 수 있는 효과가 있다.
또한, 본 발명은 플라즈마 처리를 통하여 게이트절연막의 막질을 향상시킴으로써, GIDL에 기인한 리프레시 특성 열화를 보다 효과적으로 방지할 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 리세스게이트(Recess Gate, RG)를 구비하는 반도체 장치에서 GIDL(Gate Induced Drain Leakage)에 기인한 리프레시(refresh) 특성 열화를 방지함과 동시에 문턱전압 특성을 확보할 수 있는 반도체 장치 및 그 제조방법을 제공한다. 이를 위해, 본 발명은 소스 및 드레인영역과 인접한 지역인 리세스패턴 측벽에 형성되는 게이트절연막의 두께를 문턱전압조절층과 인접한 지역인 리세스패턴 저면에 형성되는 게이트절연막의 두께보다 더 두껍게 형성하는 것을 기술적 원리로 한다.
도 2는 본 발명의 일시시예에 따른 리세스게이트를 구비하는 반도체 장치를 도시한 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치는, 소자분리막(102)에 의하여 활성영역(103)이 정의된 기판(101), 기판(101)에 형성된 리세스패턴(104), 리세스패턴(104)을 매립하는 게이트전극(107), 게이트전극(107) 상에 게이트하드마스크막(108), 게이트전극(107) 양측벽에 형성된 게이트스페이서(110), 리세스패턴(104) 저면 아래 기판(101)에 형성된 문턱전압조절층(105), 게이트전극(107) 양측 기판(101)에 형성된 소스 및 드레인영역(111) 및 게이트전극(107)과 기판(101) 사이에 개재된 게이트절연막(106)을 포함한다. 이때, 게이트절연막(106), 게이트전극(107) 및 게이트하드마스크막(108)이 순차적으로 적층된 구조물을 게이트(109)라 한다.
여기서, 본 발명은 소스 및 드레인영역(111)과 인접한 지역에 형성된 게이트절연막(106)의 두께(T1)가 문턱전압조절층(105)과 인접한 지역에 형성된 게이트절 연막(106)의 두께(T2)보다 더 두꺼운 것을 특징으로 한다(T1 > T2). 즉, 리세스패턴(104)의 측벽에 형성된 게이트절연막(106)의 두께(T1)가 리세스패턴(104)의 저면에 형성된 게이트절연막(106)의 두께(T2)보다 더 두꺼운 것을 특징으로 한다. 이때, 문턱전압조절층(105)과 인접한 지역에 형성된 게이트절연막(106)의 두께(T2)는 소스 및 드레인영역(111)과 인접한 지역에 형성된 게이트절연막(106)의 두께(T1)대비 70% ~ 80% 범위의 두께를 갖도록 형성하는 것이 바람직하다. 즉, GIDL에 기인한 누설전류 증가를 방지하기 위하여 소스 및 드레인영역(111)과 인접한 지역인 리세스패턴(104) 측벽에 형성된 게이트절연막(106)의 두께(T1)를 증가시키더라도, 문턱전압조절층(105)과 인접한 지역인 리세스패턴(104) 저면에 형성된 게이트절연막(106)의 두께(T2)를 상대적으로 얇게 형성하여 문턱전압 특성이 열화되는 것을 방지할 수 있다.
구체적으로, 소스 및 드레인영역(111)과 인접한 지역에 형성된 게이트절연막(106)의 두께(T1)는 GIDL에 기인한 누설전류 발생을 방지(또는 억제)하기 위하여 70Å ~ 90Å 범위의 두께를 갖는 것이 바람직하다. 그리고, 문턱전압조절층(105)과 인접한 지역에 형성된 게이트절연막(106)의 두께(T2)는 고집적화된 반도체 장치가 요구하는 문턱전압 특성을 확보하기 위하여 50Å ~ 70Å 범위의 두께를 갖는 것이 바람직하다.
또한, 게이트절연막(106)은 산화막 예컨대, 실리콘산화막(SiO2)일 수 있으며, 게이트전극(107)에 함유된 불순물이 기판(101)으로 침투하는 것을 방지하기 위 하여 질화처리된 실리콘산화막일 수 있다.
리세스패턴(104)을 매립하는 게이트전극(107)은 리세스패턴(104)을 일부 매립하는 매립게이트(Buride Gate) 구조 이거나, 또는 도면에 도시된 바와 같이 리세스패턴(104)을 매립하고 일부가 기판(101) 위로 돌출된 구조일 수 있다.
소자분리막(102)은 STI(Shallow Trench Isolation)공정을 통해 형성할 수 있으며, 산화막을 포함할 수 있다. 이때, 소자분리막(102)은 고밀도플라즈마산화막(High Density Plasma, HDP) 또는 스핀온절연막(Spin On Dielectric, SOD)으로 이루어진 단일막 또는 이들이 적층된 적층막일 수 있다.
리세스패턴(104)은 소자분리막(102)과 활성영역(103)을 동시에 가로지르는 라인타입(line type)이거나, 또는 활성영역(103)에만 형성된 섬타입(island type)일 수 있다.
또한, 리세스패턴(104)은 도면에 도시된 사각형 이외에도 다각형, 벌브형(bulb type) 및 새들핀형(saddle fin type)으로 이루어진 그룹으로부터 선택된 어느 한 형태를 포함할 수 있다.
이와 같이, 본 발명은 소스 및 드레인영역(111)과 인접한 지역인 리세스패턴(104) 측벽에 형성된 게이트절연막(106)의 두께(T1)를 문턱전압조절층(105)과 인접한 지역인 리세스패턴(104) 저면에 형성된 게이트절연막(106)의 두께(T2)보다 더 두껍게 형성함으로써, GIDL에 기인한 리프레시 특성 열화를 방지함과 동시에 문턱전압 특성을 확보할 수 있다(도 4 및 도 5 참조).
도 3a 내지 도 3e는 본 발명의 일실시예에 따른 리세스게이트를 구비하는 반 도체 장치의 제조방법을 도시한 공정단면도이다. 여기서는, 도 2에 도시된 반도체 장치의 제조방법에 대하여 설명하기로 한다.
도 3a에 도시된 바와 같이, 소자분리막(32)에 의하여 활성영역(33)이 정의된 기판(31) 상에 하드마스크패턴(미도시)을 형성한 후, 하드마스크패턴을 식각장벽(etch barrier)으로 기판(31)을 식각하여 리세스패턴(34)을 형성한다. 이때, 리세스패턴(34)은 사각형, 다각형, 벌브형(bulb type) 및 새들핀형(saddle fin type)으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 또한, 리세스패턴(34)은 소자분리막(32)과 활성영역(33)을 동시에 가로지르는 라인타입(line type)으로 형성하거나, 또는 활성영역(33)에만 형성하는 섬타입(island type)으로 형성할 수 있다.
여기서, 기판(31)으로는 실리콘기판을 사용할 수 있으며, 후속 게이트절연막 형성공정을 위해 면방향이 (100)인 실리콘기판을 사용할 수 있다.
소자분리막(32)은 STI(Shallow Trench Isolation)공정을 통해 형성할 수 있으며, 산화막을 포함할 수 있다. 이때, 소자분리막(32)은 고밀도플라즈마산화막(High Density Plasma, HDP) 또는 스핀온절연막(Spin On Dielectric, SOD)으로 이루어진 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다.
다음으로, 채널이온주입(Channel Implant)을 실시하여 기판(31)에 문턱전압조절층(35)을 형성한다. 이때, 채널이온주입을 통해 형성된 문턱전압조절층(35)은 반도체 장치의 문턱전압 특성을 확보하기 위한 것으로, 리세스패턴(34) 표면(즉, 측벽 및 저면) 아래 기판(31)에 형성하거나, 또는 도면에 도시된 것처럼 리세스패 턴(34) 저면 아래 기판(31)에만 형성할 수 있다.
여기서, 채널이온주입을 통해 형성되는 문턱전압조절층(35)은 반도체 장치의 문턱전압 특성 및 리프레시 특성을 동시에 확보하기 위하여 리세스패턴(34) 표면 아래 기판(31)에 형성하는 것보다 리세스패턴(34) 저면 아래 기판(31)에만 형성하는 것이 바람직하다. 이처럼, 리세스패턴(34) 저면 아래 기판(31)에 문턱전압조절층(35)을 형성하기 위한 채널이온주입을 로컬채널이온주입(Local Channel Implant, LCI)이라 하며, 로컬채널이온주입을 통한 문턱전압조절층(35)은 기판(31)에 수직한 방향으로 불순물을 이온주입하여 형성할 수 있다.
도 3b에 도시된 바와 같이, 리세스패턴(34)을 포함하는 기판(31) 전면에 게이트절연막(36)을 형성한다. 이때, 게이트절연막(36)은 산화막 예컨대, 실리콘산화막(SiO2)으로 형성할 수 있다.
여기서, 본 발명의 게이트절연막(36)은 문턱전압 특성과 리프레시 특성을 동시에 확보하기 위하여 리세스패턴(34) 측벽에 형성되는 게이트절연막(36)의 두께(T1)가 리세스패턴(34) 저면에 형성되는 게이트절연막(36)의 두께(T2)보다 더 두껍게 형성하는 것을 특징으로 한다(T1 > T2). 즉, 후속 공정을 통하여 형성될 소스 및 드레인영역과 인접한 지역에 형성되는 게이트절연막(36)의 두께(T1)가 문턱전압조절층(35)과 인접한 지역에 형성되는 게이트절연막(36)의 두께(T2)보다 더 두껍게 형성하는 것을 특징으로 한다.
이때, 문턱전압조절층(35)과 인접한 지역 즉, 리세스패턴(34) 저면에 형성되 는 게이트절연막(36)의 두께(T2)는 리세스패턴(34) 측벽에 형성되는 게이트절연막(36)의 두께(T1)대비 70% ~ 80% 범위의 두께를 갖도록 형성하는 것이 바람직하다. 즉, GIDL에 기인한 누설전류 증가를 방지하기 위하여 소스 및 드레인영역과 인접한 지역인 리세스패턴(34)의 측벽에 형성되는 게이트절연막(36)의 두께(T1)를 증가시키더라도, 문턱전압조절층(35)과 인접한 지역인 리세스패턴(34) 저면에 형성되는 게이트절연막(36)의 두께(T2)를 상대적으로 얇게 형성하여 문턱전압 특성이 열화되는 것을 방지할 수 있다.
이하, 게이트절연막(36)의 형성공정에 대하여 구체적으로 설명하면 다음과 같다.
게이트절연막(36) 형성공정은 리세스패턴(34)의 측벽 및 저면에서 각각 서로 다른 두께를 갖는 게이트절연막(36)을 형성하기 위하여 TCA(Tri-Chloro-Ethane, C2H2Cl3)가스와 산소가스(O2)가 혼합된 혼합가스를 사용하여 실시할 수 있다. TCA가스와 산소가스가 혼합된 혼합가스는 TCA가스와 산소가스를 1:50(TCA : O2 = 1 : 50)의 혼합비율로 혼합하여 형성할 수 있다. 이때, TCA가스는 0.1slm ~ 10slm 범위의 유량을 사용할 수 있으며, 산소가스는 5slm ~ 500slm 범위의 유량을 사용할 수 있다. 여기서, TCA가스에 의하여 챔버가 손상되는 것을 방지하기 위하여 챔버에 공급되는 TCA가스는 소정의 공간에서 산소가스와 혼합하여 TCA가스와 산소가스가 혼합된 혼합가스 형태로 챔버에 공급하는 것이 바람직하다.
TCA가스는 게이트절연막(36)의 성장속도를 조절하여 리세스패턴(34)의 측벽 및 저면에서 각각 서로 다른 두께를 갖는 게이트절연막(36)을 형성하는 역할을 수행한다. 참고로, TCA가스는 기판(31)의 격자구조 예컨대, 면방향에 따라 증착박막의 성장속도를 조절할 수 있다. 따라서, 리세스패턴(34)의 저면 및 측벽의 면방향은 서로 다르기 때문에 TCA가스를 사용하여 리세스패턴(34)의 저면 및 측벽에서 각각 서로 다른 두께를 갖는 게이트절연막(36)을 형성할 수 있다. 그리고, 산소가스는 기판(31) 예컨대, 실리콘기판을 산화시켜 실리콘산화막을 형성하는 산화제 역할을 수행한다.
또한, 게이트절연막(36) 형성공정은 고온 예컨대, 700℃ ~ 900℃ 범위의 온도 및 상압 즉, 760Torr의 압력하에서 실시할 수 있다. 여기서, 기판(31) 예컨대, 실리콘기판에서 실리콘 결합이 노출된 부분과 TCA가스와 산소가스의 혼합가스가 상호반응하여 실리콘산화막으로 이루어진 게이트절연막(36)을 형성하기 때문에 게이트절연막(36)은 도면에 도시된 바와 같이, 활성영역(33)의 표면에만 형성될 수 있다.
다음으로, 챔버내 잔류하는 TCA가스를 제거하기 위하여 퍼지공정을 실시한다. 이때, 퍼지공정은 게이트절연막(36) 형성공정과 동일한 온도 및 동일한 압력하에서 실시할 수 있으며, 퍼지가스로는 질소가스(N2)를 사용할 수 있다. 참고로, 게이트절연막(36) 형성공정이 완료된 시점에서 챔버내 잔류하는 TCA가스를 제거하지 않으면, 잔류 TCA가스로 인해 챔버가 손상(특히, 부식)될 우려가 있다.
도 3c에 도시된 바와 같이, 게이트절연막(36) 내 함유된 불순물을 제거함과 동시에 게이트절연막(36)의 막질을 치밀화시키기 위한 플라즈마 처리(plasma teratment)를 실시한다. 이때, 플라즈마 처리는 게이트절연막(36) 형성공정과 동일챔버에서 인시튜(in-situ)로 진행한다. 이하, 플라즈마 처리된 게이트절연막(36)의 도면부호를 '36A'로 변경하여 표기한다.
게이트절연막(36A) 내 함유된 불순물을 제거함과 동시에 게이트절연막(36A)의 막질을 치밀화시키기 위한 플라즈마 처리에 대하여 구체적으로 설명하면 다음과 같다.
먼저, 게이트절연막(36A)은 리세스패턴(34)의 저면 및 측벽에서 서로 다른 두께를 갖도록 형성하기 위하여 TCA가스를 사용하기 때문에 게이트절연막(36A) 내 TCA가스로부터 비롯된 탄소(C), 염소(Cl)와 같은 불순물을 함유할 수 있다. 또한, 게이트절연막(36A) 내 공공(vacancy), 댕글링본드(dangling bond)와 같은 결함(defect)이 형성될 수 있다. 이러한, 게이트절연막(36A) 내 불순물 및 결함을 제거하기 위하여 게이트절연막(36) 형성공정과 동일챔버에서 인시튜로 플라즈마 처리를 실시한다.
플라즈마 처리는 게이트절연막(36) 형성공정과 동일 온도 즉, 700℃ ~ 900℃ 범위의 온도에서 수소가스(H2)와 산소가스(O2)가 혼합된 혼합가스를 사용하여 실시할 수 있다. 이때, 수소가스와 산소가스가 혼합된 혼합가스는 수소가스와 산소가스가 1:10(H2 : O2 = 1 : 10) 의 혼합비율로 혼합하여 형성할 수 있다. 이때, 수소가스는 0.1slm ~ 10slm 범위의 유량을 사용할 수 있으며, 산소가스는 1slm ~ 100slm 범위의 유량을 사용할 수 있다.
또한, 플라즈마 처리는 플라즈마의 원활한 생성을 위하여 게이트절연막(36A) 형성공정보다 낮은 압력 예컨대, 0.1torr ~ 1Torr 범위의 압력하에서 실시하는 것이 바람직하다.
플라즈마 처리를 통해 게이트절연막(36A) 내 불순물을 제거함과 동시에 막질을 치밀화시키는 원리는 플라즈마에 의해서 생성된 활성화 수소이온 및 산소이온이 게이트절연막(36) 내 탄소, 염소와 같은 불순물과 결합하여 탄화수소(CxHy, x,y는 자연수), 산화탄소(CxOy, x,y는 자연수), 염화수소(HxCly, x,y는 자연수)과 같은 휘발성가스를 생성하고, 생성된 휘발성가스가 챔버 외부로 배기되는 일련의 과정을 통해 게이트절연막(36A) 내 불순물을 제거할 수 있다. 그리고, 막내 공공, 댕글링본드와 같은 결함 및 탄소, 염소와 같은 불순물이 빠져나가면서 생성된 막내 공공을 활성화된 산소이온이 채움으로써 게이트절연막(36A)의 막질을 치밀화시킬 수 있다.
상술한 플라즈마 처리를 통해 게이트절연막(36A) 내 불순물을 제거함과 동시에 막질을 치밀화시킴으로써 즉, 게이트절연막(36A)의 막질을 향상시킴으로써, GIDL에 기인한 누설전류의 증가를 보다 효과적으로 방지하여 반도체 장치의 리프레시 특성을 보다 향상시킬 수 있다.
한편, 플라즈마 처리를 고온환경에서 산소가스를 사용하여 실시하기 때문에 게이트절연막(36A)의 두께가 증가할 수도 있다. 이때, 게이트절연막(36A)의 두께가 증가하더라도 게이트절연막(36A)에 전체에 걸쳐서 균일한 두께로 증가하기 때문에 리세스패턴(34)의 저면 및 측벽에서의 게이트절연막(36A) 두께 차이에는 영향을 받지 않는다. 구체적으로, 상술한 공정과정을 통해(즉, 플라즈마 처리가 완료된 시점에서) 리세스패턴(34)의 측벽에 형성되는 게이트절연막(36A)의 두께(T1)는 GIDL에 기인한 누설전류 발생을 방지(또는 억제)하기 위하여 70Å ~ 90Å 범위의 두께를 갖도록 형성할 수 있고, 리세스패턴(34)의 저면에 형성되는 게이트절연막(36A)의 두께(T2)는 고집적화된 반도체 장치가 요구하는 문턱전압 특성을 확보하기 위하여 50Å ~ 70Å 범위의 두께를 갖도록 형성할 수 있다. 이때, 플라즈마 처리시 증가하는 게이트절연막(36A)의 두께는 플라즈마 처리가 완료된 시점에서의 게이트절연막(36A) 두께 대비 20% ~ 40% 범위를 가질 수 있다. 즉, 리세스패턴(24)의 저면에 형성되는 게이트절연막(36A)의 두께를 기준으로 플라즈마 처리시 증가된 게이트절연막(36A)의 두께는 10Å ~ 30Å 범위일 수 있으며, 플라즈마 처리 이전에 형성된 게이트절연막(36)의 두께는 20Å ~ 60Å 범위를 가질 수 있다(도 4 참조).
도 3d에 도시된 바와 같이, 게이트절연막(36A) 상에 리세스패턴(34)을 매립하고 기판(31)을 덮는 게이트도전막(37) 및 게이트하드마스크막(38)을 순차적으로 형성한다. 게이트도전막(37)은 실리콘막, 금속성막 또는 실리콘막과 금속성막이 적층된 적층막으로 형성할 수 있다. 실리콘막으로는 폴리실리콘막, 실리콘게르마늄막등을 사용할 수 있고, 금속성막으로는 텅스텐막, 티타늄막, 티타늄질화막, 텅스텐실리사이드막 등을 사용할 수 있다. 게이트하드마스크막(38)은 산화막, 질화막 및 산화질화막으로이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층 막으로 형성할 수 있다.
한편, 게이트도전막(37)을 형성하기 이전에 공정간 게이트도전막(37)에 함유된 불순물이 기판(31)으로 침투하는 것을 방지하기 위하여 질화처리(nitridation treatment)을 추가적으로 실시할 수도 있다. 질화처리는 질소함유가스 예컨대, N2O가스 또는 NO가스 분위기에서 퍼니스열처리법 또는 급속열처리법을 사용하여 실시할 수 있다.
다음으로, 게이트하드마스크막(38) 상에 감광막패턴(미도시)을 형성한 후, 감광막패턴을 식각장벽으로 게이트하드마스크막(38), 게이트도전막(37) 및 게이트절연막(36A)을 순차적으로 식각하여 게이트(39)를 형성한다. 이하, 식각된 게이트절연막(36A) 및 게이트하드마스크막(38)의 도면부호를 각각 '36B' 및 '38A'로 변경하여 표기하고, 식각된 게이트도전막(37)은 게이트전극(37A)으로 변경하여 표기한다.
한편, 게이트절연막(36B) 상에서 리세스패턴(34)을 매립하는 게이트전극(37A)은 리세스패턴(34)을 일부 매립하는 매립게이트(buride gate) 구조로 형성하거나, 또는 도면에 도시된 바와 같이 리세스패턴(34)을 매립하고 일부가 기판(31) 위로 돌출된 구조로 형성할 수 있다.
도 3e에 도시된 바와 같이, 게이트(39) 양측벽에 게이트스페이서(40)를 형성한 후, 게이트(39) 양측 기판(31)에 불순물을 이온주입하여 소스 및 드레인영역(41)을 형성한다.
상술한 공정과정을 통해 본 발명의 리세스게이트를 갖는 반도체 장치를 완성할 수 있다.
이와 같이, 본 발명은 소스 및 드레인영역(41)과 인접한 지역인 리세스패턴(34)의 측벽에 형성되는 게이트절연막(36B)의 두께(T1)를 문턱전압조절층(35)과 인접한 지역인 리세스패턴(34)의 저면에 형성되는 게이트절연막(36B)의 두께(T2)보다 더 두껍게 형성함으로써, GIDL에 기인한 리프레시 특성 열화를 방지함과 동시에 문턱전압 특성을 확보할 수 있다(도 4 및 도 5 참조).
또한, 플라즈마 처리를 통하여 게이트절연막(36B)의 막질을 향상시킴으로써, GIDL에 기인한 리프레시 특성 열화를 보다 효과적으로 방지할 수 있다.
도 4는 본 발명의 일실시예에 따른 리세스게이트를 구비하는 반도체 장치의 리프레시 특성을 나타낸 그래프이다. 여기서는, 리프레시 특성 중 데이터 리텐션 타임(Data Retention Time) 특성을 나타내었다.
도 4를 살펴보기에 앞서, 게이트절연막의 두께는 리세스패턴의 측벽에 형성된 게이트절연막의 두께가 70Å인 것을 기준으로 하였다. 그리고, 게이트절연막 형성방법에 따라 '종래기술'은 라디컬산화법(radical oxidation)을 사용한 경우, '본 발명1'은 TCA가스를 사용하여 형성된 게이트절연막의 두께가 50Å이고 플라즈마 처리시 증가한 게이트절연막의 두께가 20Å인 경우, '본 발명2'는 TCA가스를 사용하여 형성된 게이트절연막의 두께가 60Å이고 플라즈마 처리시 증가한 게이트절연막의 두께가 10Å인 경우를 나타내었다.
도 4에 나타낸 바와 같이, 종래기술에 비하여 본 발명에 따른 게이트절연막 의 데이터 리텐션 타임 특성이 보다 우수한 것을 확인할 수 있다. 또한, 본 발명에서 TCA가스를 사용하여 형성된 게이트절연막의 두께가 증가할수록 데이터 리텐션 타임 특성이 보다 우수한 것을 확인할 수 있다.
도 5는 본 발명의 일실시예에 따른 리세스게이트를 구비하는 반도체 장치의 게이트절연막 신뢰성을 나타낸 그래프이다.
도 5를 살펴보기에 앞서, RCST(Ramped Current Stress Time test)란 게이트절연막의 신뢰성을 평가하는 테스트로서, 트랜지스터에 전류를 단계적으로 인가해 게이트절연막의 브레이크다운(breakdown)이 일어나는 시간 또는 단위면적당 발생 확률(Probability)을 측정하는 방법으로, 단위면적당 브레이크다운이 발생하는 확률이 대략 60%인 지점(점선)을 양산기준으로 한다.
도 5에 나타낸 바와 같이, 본 발명에 따라 형성된 게이트절연막이 RCST 양산기준을 충족하고 있음을 확인할 수 있다. 또한, 건식산화법에 의하여 형성된 게이트절연막 보다 본 발명에 따라 형성된 게이트절연막의 RCST 특성이 보다 우수한 것을 확인할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 리세스게이트를 구비하는 반도체 장치를 도시한 단면도.
도 2는 본 발명의 일실시예에 따른 리세스게이트를 구비하는 반도체 장치를 도시한 단면도.
도 3a 내지 도 3e는 본 발명의 일실시예에 따른 리세스게이트를 구비하는 반도체 장치의 제조방법을 도시한 공정단면도.
도 4는 본 발명의 일실시예에 따른 리세스게이트를 구비하는 반도체 장치의 리프레시 특성을 나타낸 그래프.
도 5는 본 발명의 일실시예에 따른 리세스게이트를 구비하는 반도체 장치의 게이트절연막 신뢰성을 나타낸 그래프.
*도면 주요 부분에 대한 부호 설명*
101, 31 : 기판 102, 32 : 소자분리막
103, 33 : 활성영역 104, 34 : 리세스패턴
105, 35 : 문턱전압조절층 106, 36, 36A, 36B : 게이트절연막
107, 37A : 게이트전극 108, 38, 38A : 게이트하드마스크막
109, 39 : 게이트 110, 40 : 게이트스페이서
111, 41 : 소스 및 드레인영역

Claims (19)

  1. 리세스패턴을 구비하는 기판;
    상기 리세스패턴을 매립하는 게이트전극;
    상기 리세스패턴 저면 아래 상기 기판에 형성된 문턱전압조절층;
    상기 게이트전극 양측 상기 기판에 형성된 소스 및 드레인영역; 및
    상기 게이트전극과 상기 기판 사이에 개재되고, 상기 소스 및 드레인영역과 인접한 지역에 형성된 두께가 상기 문턱전압조절층과 인접한 지역에 형성된 두께보다 더 두꺼운 게이트절연막
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 문턱전압조절층과 인접한 지역에 형성된 게이트절연막의 두께는 상기 소스 및 드레인영역과 인접한 지역에 형성된 게이트절연막의 두께 대비 70% ~ 80% 범위의 두께를 갖는 반도체 장치.
  3. 제1항에 있어서,
    상기 게이트전극은,
    상기 리세스패턴을 일부 매립하는 구조 또는 상기 리세스패턴을 매립하고 일부가 상기 기판 위로 돌출된 구조를 갖는 반도체 장치.
  4. 제1항에 있어서,
    상기 리세스패턴은,
    사각형, 다각형, 벌브형 및 새들핀형으로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 반도체 장치.
  5. 기판을 선택적으로 식각하여 리세스패턴을 형성하는 단계;
    상기 리세스패턴을 포함하는 기판 전면에 게이트절연막을 형성하되, 상기 리세스패턴의 저면에 형성되는 상기 게이트절연막의 두께보다 상기 리세스패턴의 측벽에 형성되는 상기 게이트절연막의 두께를 더 두껍게 형성하는 단계;
    상기 게이트절연막을 플라즈마 처리하는 단계;
    상기 게이트절연막 상에 상기 리세스패턴을 매립하는 게이트전극을 형성하는 단계; 및
    상기 게이트전극 양측 상기 기판에 소스 및 드레인영역을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  6. 제5항에 있어서,
    상기 게이트절연막을 형성하기 이전에,
    상기 리세스패턴 저면 아래 상기 기판에 문턱전압조절층을 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
  7. 제5항에 있어서,
    상기 게이트절연막을 형성하는 단계와 상기 플라즈마 처리는 동일 챔버에서 인시튜(in-situ)로 진행하는 반도체 장치 제조방법.
  8. 제5항에 있어서,
    상기 리세스패턴의 저면에 형성되는 게이트절연막의 두께는 상기 리세스패턴의 측벽에 형성되는 게이트절연막의 두께 대비 70% ~ 80% 범위의 두께를 갖도록 형성하는 반도체 장치 제조방법.
  9. 제5항에 있어서,
    상기 게이트절연막을 형성하는 단계는,
    TCA(Tri-Chloro-Ethane, C2H2Cl3)가스와 산소가스(O2)가 혼합된 혼합가스를 사용하여 실시하는 반도체 장치 제조방법.
  10. 제9항에 있어서,
    상기 플라즈마 처리 이전에,
    상기 게이트절연막을 형성한 후에 챔버내 잔류하는 상기 TCA가스를 제거하기 위하여 퍼지공정을 실시하는 단계를 더 포함하는 반도체 장치 제조방법.
  11. 제5항에 있어서,
    상기 플라즈마 처리단계는,
    수소가스(H2)와 산소가스(O2)가 혼합된 혼합가스를 사용하여 실시하는 반도체 장치 제조방법.
  12. 제5항에 있어서,
    상기 플라즈마 처리는,
    상기 게이트절연막을 형성하는 단계보다 낮은 압력하에서 실시하는 반도체 장치 제조방법.
  13. 제12항에 있어서,
    상기 게이트절연막을 형성하는 단계는,
    상압(760Torr)에서 실시하는 반도체 장치 제조방법.
  14. 제12항에 있어서,
    상기 플라즈마 처리는,
    0.1Torr ~ 1Torr 범위의 압력하에서 실시하는 반도체 장치 제조방법.
  15. 제5항에 있어서,
    상기 게이트절연막을 형성하는 단계와 상기 플라즈마 처리는,
    동일한 온도에서 실시하는 반도체 장치 제조방법.
  16. 제15항에 있어서,
    상기 게이트절연막을 형성하는 단계와 상기 플라즈마 처리는,
    700℃ ~ 900℃ 범위의 온도에서 실시하는 반도체 장치 제조방법.
  17. 제5항에 있어서,
    상기 게이트전극을 형성하는 단계는,
    상기 리세스패턴을 일부 매립하는 구조로 형성하거나, 또는 상기 리세스패턴을 매립하고 일부가 상기 기판 위로 돌출된 구조로 형성하는 반도체 장치 제조방법.
  18. 제5항에 있어서,
    상기 리세스패턴을 형성하는 단계는,
    사각형, 다각형, 벌브형 및 새들핀형으로 이루어진 그룹으로부터 선택된 어느 한 형태로 형성하는 반도체 장치 제조방법.
  19. 제5항에 있어서,
    상기 기판은 면방향이 (100)인 실리콘기판을 포함하는 반도체 장치 제조방법.
KR1020090030918A 2009-04-09 2009-04-09 리세스게이트를 구비하는 반도체 장치 및 그 제조방법 KR101079202B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020090030918A KR101079202B1 (ko) 2009-04-09 2009-04-09 리세스게이트를 구비하는 반도체 장치 및 그 제조방법
US12/614,543 US8232166B2 (en) 2009-04-09 2009-11-09 Method for fabricating semiconductor device with recess gate
US13/534,516 US20120261748A1 (en) 2009-04-09 2012-06-27 Semiconductor device with recess gate and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090030918A KR101079202B1 (ko) 2009-04-09 2009-04-09 리세스게이트를 구비하는 반도체 장치 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20100112415A true KR20100112415A (ko) 2010-10-19
KR101079202B1 KR101079202B1 (ko) 2011-11-03

Family

ID=42933687

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090030918A KR101079202B1 (ko) 2009-04-09 2009-04-09 리세스게이트를 구비하는 반도체 장치 및 그 제조방법

Country Status (2)

Country Link
US (2) US8232166B2 (ko)
KR (1) KR101079202B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101472626B1 (ko) * 2011-05-27 2014-12-15 피에스4 뤽스코 에스.에이.알.엘. 반도체 디바이스 및 이를 형성하는 방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104617145B (zh) * 2009-04-13 2019-11-19 罗姆股份有限公司 半导体装置
KR20130055981A (ko) * 2011-11-21 2013-05-29 에스케이하이닉스 주식회사 반도체 소자의 제조 방법
US20140110764A1 (en) * 2012-10-19 2014-04-24 Intermolecular Inc. Method to control amorphous oxide layer formation at interfaces of thin film stacks for memory and logic components
KR20190118745A (ko) * 2018-04-11 2019-10-21 주식회사 디비하이텍 3d 채널 영역을 형성하는 반도체 소자 및 제조방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6277695B1 (en) * 1999-04-16 2001-08-21 Siliconix Incorporated Method of forming vertical planar DMOSFET with self-aligned contact
KR20050034292A (ko) 2003-10-09 2005-04-14 주식회사 하이닉스반도체 반도체소자의 제조방법
KR100526460B1 (ko) 2003-12-24 2005-11-08 주식회사 하이닉스반도체 리세스 채널 구조를 갖는 반도체 소자 및 그 제조 방법
US7912439B2 (en) * 2005-11-25 2011-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and operating method thereof
TWI309066B (en) 2005-12-19 2009-04-21 Nanya Technology Corp Semiconductor device having a trench gate the fabricating method of the same
KR20080089099A (ko) 2007-03-31 2008-10-06 주식회사 하이닉스반도체 게이트산화막의 질화 방법 및 그를 이용한 반도체소자의제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101472626B1 (ko) * 2011-05-27 2014-12-15 피에스4 뤽스코 에스.에이.알.엘. 반도체 디바이스 및 이를 형성하는 방법

Also Published As

Publication number Publication date
US20100258861A1 (en) 2010-10-14
US8232166B2 (en) 2012-07-31
KR101079202B1 (ko) 2011-11-03
US20120261748A1 (en) 2012-10-18

Similar Documents

Publication Publication Date Title
EP1433196B1 (en) Apparatus to prevent lateral oxidation in a transistor utilizing an ultra thin oxygen-diffusion barrier
KR100644397B1 (ko) 박막 처리방법 및 이를 이용한 불 휘발성 메모리 셀의제조방법
KR20130118963A (ko) 실리콘 질화물 및 실리콘 산질화물의 플라즈마 처리
JP2005197643A (ja) フラッシュセメモリ素子の製造方法
KR100683401B1 (ko) 에피층을 이용한 반도체 장치 및 그 제조방법
KR101079202B1 (ko) 리세스게이트를 구비하는 반도체 장치 및 그 제조방법
KR100554836B1 (ko) 플래시 메모리 소자의 제조방법
US20060134846A1 (en) Method of fabricating a semiconductor structure
TWI287258B (en) Method for fabricating semiconductor device
KR100814418B1 (ko) 불휘발성 메모리 장치의 제조 방법
KR20050007637A (ko) 반도체 소자의 트랜지스터 제조방법
KR100542394B1 (ko) 플래쉬 메모리 소자의 게이트전극 형성방법
KR100275732B1 (ko) 어닐링을 이용한 트랜치형 소자분리막 형성방법
US20090117705A1 (en) Method of forming isolation layer of semiconductor memory device
US20060068535A1 (en) Methods of fabricating semiconductor devices
KR20020005358A (ko) 트렌치 소자분리 방법
KR100863413B1 (ko) 플래쉬 메모리소자의 제조방법
KR20080079002A (ko) 반도체 메모리 소자의 소자 분리막 형성 방법
KR100671623B1 (ko) 플래쉬 메모리 소자의 제조 방법
KR20060113862A (ko) 반도체 장치의 제조 방법
KR20070050512A (ko) 비휘발성 메모리 장치의 제조 방법
KR20060112772A (ko) 반도체 장치의 제조 방법
KR20050010673A (ko) 게이트 전극 상의 하드마스크로부터 기인되는 소자의열화를 방지할 수 있는 반도체 장치 및 그 제조 방법
KR20060098101A (ko) 균일한 터널 절연막을 갖는 비휘발성 기억소자들 및 그 제조방법들
KR20060073118A (ko) 반도체 메모리 소자의 층간절연막 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee