KR20190118745A - 3d 채널 영역을 형성하는 반도체 소자 및 제조방법 - Google Patents

3d 채널 영역을 형성하는 반도체 소자 및 제조방법 Download PDF

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Abstract

본 발명은 3D 채널 영역을 형성하는 반도체 소자 및 제조방법에 관한 것으로, 보다 상세하게는 게이트부 하면의 제2 방향 연장 경로를 삼차원으로 형성함으로써, 채널 영역의 제2 방향 연장 경로 역시 3D 경로로 형성되도록 하는 것을 특징으로 하는 반도체 소자 및 제조방법에 관한 것이다.

Description

3D 채널 영역을 형성하는 반도체 소자 및 제조방법{SEMICONDUCTOR DEVICE COMPRISING 3D CHANNEL REGION AND METHOD OF MANUFACTURING THE SAME}
본 발명은 3D 채널 영역을 형성하는 반도체 소자 및 제조방법에 관한 것으로, 보다 상세하게는 게이트부 하면의 제2 방향 연장 경로를 삼차원으로 형성함으로써, 채널 영역의 제2 방향 연장 경로 역시 3D 경로로 형성되도록 하는 것을 특징으로 하는 반도체 소자 및 제조방법에 관한 것이다.
수평 확산형 모스(Lateral Double diffused Metal Oxide Semiconductor; LDMOS)는 빠른 스위칭 응답, 높은 입력 임피던스를 가지는 대표적인 전력 소자이다. 이하에서는, 일반적인 LDMOS 반도체 소자의 구조 대하여 상세히 설명하도록 한다.
이하에서는 각 구성을 '제1 방향' 및 '제2 방향'을 기준으로 설명하며, 상기 용어 '제1 방향'은 소스 영역으로부터 인접한 드레인 영역을 향한 방향을, '제2 방향'은 지면과 수평을 이룬 채 제1 방향과 직교를 이루는 방향을 의미한다. 본 발명의 일 실시예에 따른 도면들을 참조하면 해당 방향들에 대하여 더욱 명확히 알 수 있다.
도 1은 종래의 LDMOS 반도체 소자의 개략적인 평면도이고; 도 2는 도 1에 따른 반도체 소자의 FF' 절단 단면도이고; 도 3은 도 1에 따른 반도체 소자의 GG' 절단 단면도;인바 이하에서는 도 1 내지 도 3을 참조하여 종래의 LDMOS 반도체 소자(900)에 대하여 상세히 설명하도록 한다.
도 1 내지 도 3을 참조하면, 종래의 LDMOS 반도체 소자(900)는 반도체 기판의 표면 상에 게이트 소자(910)를 형성하고, 상기 기판의 표면 부분에 인접한 측에 상호 이격되어 형성되는 소스 영역(920) 및 드레인 영역(930)을 포함한다. 또한, 상기 소스 영역(920)과 인접하여 또는 맞닿는 위치에 바디 컨택 영역(940)이 형성된다. 그리고, 게이트 소자(910)와 기판의 표면 사이에 게이트 절연막(950)이 형성된다.
여기에서, 게이트 소자(910) 측 게이트 단자에 소정의 양전압이 인가되면, 게이트 절연막(950)의 하면과 인접하여 전자가 축적되어 반전층이 형성됨으로써, 캐리어(e)의 이동 경로인 채널 영역(CR)이 형성된다. 이 때, 소스 영역(920)으로부터 채널 영역(CR)을 통해 드레인 영역(930)으로 캐리어(e)가 이동하여 전류가 흐르게 된다.
도시된 바와 같이, 종래의 반도체 소자(900)에 있어서 캐리어(e)는 채널 영역(CR)을 따라 제1 방향으로 이동하며, 상기 채널 영역(CR)은 제2 방향을 따라 실질적으로 2D 영역으로 형성된다. 즉, 캐리어(e)가 2D 표면 영역을 통해서만 이동하게 되는 것이다. 그러므로 상기 채널 영역(CR)을 통해 이동하는 캐리어(e)의 수에에 상대적으로 한계가 있어, 전류밀도 향상에 있어 역시 한계가 발생한다.
전술한 문제점을 해결하기 위하여, 본 발명의 발명자는 3D 채널 영역을 형성함으로써 채널 영역 면적 증대를 통해 전류밀도 향상에 기여할 수 있는 반도체 소자 및 제조방법을 개시하고자 한다.
한국등록특허 KR 제10-0877674호 'LDMOS 소자'
앞서 본 종래 기술의 문제점을 해결하기 위하여 안출된 것으로,
본 발명은 게이트부 하면의 제2 방향 연장 경로를 3D 경로로 형성함으로써, 채널 영역의 제2 방향 연장 경로 역시 3D 경로로 형성하고, 이에 따라 소스 영역으로부터 드레인 영역 측으로, 즉 제1 방향으로 이동하는 캐리어의 이동 면적을 상대적으로 증대함으로써, 이동 캐리어 수를 증가시켜 온저항(Rsp) 감소에 따른 전류밀도(Current Density)가 향상되는 3D 채널 영역을 형성하는 반도체 소자 및 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 기판의 표면 부위에 제1 방향을 따라 연장 형성되되, 제2 방향을 따라 상호 이격되는 복수의 트렌치 구조를 형성하고, 트렌치 구조 상부에 증착되는 측의 게이트부가 제2 게이트 영역 및 제4 게이트 영역을 형성하도록 하여, 해당 제2 및 제4 게이트 영역 하측에 추가적인 제2 및 제4 채널 영역이 형성됨으로써 제2 방향을 따라 형성되는 채널 영역의 면적이 해당 제2 및 제4 채널 영역의 면적만큼 증대되는 것을 특징으로 하는 반도체 소자 및 제조방법을 제공하는데 그 목적이 있다.
본 발명은 앞서 상술한 목적을 달성하기 위하여 다음과 같은 구성을 가진 실시예에 의하여 구현될 수 있다.
본 발명의 일 실시예에 따르면, 본 발명에 따른 3D 채널 영역을 형성하는 반도체 소자는 제1 도전형의 반도체 기판; 상기 기판의 표면 상부 및 게이트 형성 영역 상에 증착되는 게이트부; 상기 기판의 일 측 표면 부위에 형성되는 제1 도전형의 바디 영역; 상기 기판의 타 측 표면 부위에 형성되는 제2 도전형의 드리프트 영역; 상기 바디 영역 내 상기 기판의 표면 부위에 형성되는 제2 도전형의 소스 영역; 및 상기 드리프트 영역 내 상기 기판의 표면 부위에 형성되는 제2 도전형의 드레인 영역;을 포함하고, 상기 게이트부는 제2-1 방향을 따라 연장됨에 따라 삼차원 경로로 연장 형성되는 것을 특징으로 한다.
본 발명의 다른 실시예에 따르면, 본 발명에 따른 3D 채널 영역을 형성하는 반도체 소자는 제2-1 방향을 따라, 상기 게이트부의 하측에 상기 게이트부와 상보적인 형상의 경로인, 삼차원 채널 영역을 형성하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따르면, 본 발명에 따른 3D 채널 영역을 형성하는 반도체 소자의 상기 게이트부는 2-1 방향을 따라 하방으로 경사지도록 연장 형성되는 제2 게이트 영역; 및 상방으로 경사지도록 연장 형성되는 제4 게이트 영역;을 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따르면, 본 발명에 따른 3D 채널 영역을 형성하는 반도체 소자는 상기 제2 게이트 영역의 하측에서 하방으로 연장 형성되는 제2 채널부; 상기 제4 게이트 영역의 하측에서 상방으로 연장 형성되는 제4 채널부;가 형성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따르면, 본 발명에 따른 3D 채널 영역을 형성하는 반도체 소자의 상기 게이트부는 상기 기판 표면 부위에 특정 패턴으로 형성되는 게이트 절연막; 및 상기 게이트 절연막 패턴 상에 배치되는 게이트 전극;을 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따르면, 본 발명에 따른 3D 채널 영역을 형성하는 반도체 소자는 제1 도전형의 반도체 기판; 상기 기판의 표면 상부 및 게이트 형성 영역 상에 증착되는 게이트부; 상기 기판의 일 측 표면 부위에 형성되는 제1 도전형의 바디 영역; 상기 기판의 타 측 표면 부위에 형성되는 제2 도전형의 드리프트 영역; 상기 바디 영역 내 상기 기판의 표면 부위에 형성되는 제2 도전형의 소스 영역; 및 상기 드리프트 영역 내 상기 기판의 표면 부위에 형성되는 제2 도전형의 드레인 영역;을 포함하고, 상기 게이트부는 2-1 방향을 따라 하방으로 경사지도록 연장 형성되는 제2 게이트 영역; 및 상방으로 경사지도록 연장 형성되는 제4 게이트 영역;을 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따르면, 본 발명에 따른 3D 채널 영역을 형성하는 반도체 소자의 상기 게이트부는 2-1 방향으로 실질적으로 수평 방향을 따라 연장되며 제2 게이트 영역의 일단과 연결 형성되는 제1 게이트 영역; 상기 제2 게이트 영역의 하단으로부터 실질적으로 수평 방향을 따라 제1 게이트 영역으로부터 멀어지는 방향으로 연장되며 상기 제4 게이트 영역의 일단과 연결 형성되는 제3 게이트 영역;을 추가로 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따르면, 본 발명에 따른 3D 채널 영역을 형성하는 반도체 소자의 상기 게이트부는 상기 기판 표면 부위에 특정 패턴으로 형성되는 게이트 절연막; 및 상기 게이트 절연막 패턴 상에 배치되는 게이트 전극;을 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따르면, 본 발명에 따른 3D 채널 영역을 형성하는 반도체 소자는 바디 영역 내 상기 제1 게이트 영역의 하측에 실질적으로 수평 방향을 따라 연장 형성되는 제1 채널부; 상기 제1 채널부의 일단으로부터 상기 제2 게이트 영역의 하측에서 하방으로 연장 형성되는 제2 채널부; 상기 제3 게이트 영역의 하측에서 실질적으로 수평 방향을 따라 연장 형성되는 제3 채널부; 및 상기 제3 채널부의 일단으로부터 제4 게이트 영역의 하측에서 상방으로 연장 형성되는 제4 채널부;를 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 따르면, 본 발명에 따른 3D 채널 영역을 형성하는 반도체 소자 제조방법은 기판의 표면 부위에 제1 방향을 따라 연장 형성되되, 제2 방향을 따라 상호 이격되는 복수의 트렌치 구조를 형성하는 단계; 상기 기판의 표면 부위에 드리프트 영역을 형성하는 단계; 상기 기판의 표면 부위 및 트렌치 구조의 게이트 형성 영역 상에 게이트 절연막 및 게이트 막을 증착시키는 단계; 바디 영역이 형성될 위치와 대응되는 위치에 기 증착된 게이트 막을 식각한 이후 제1 도전형의 바디 영역을 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따르면, 본 발명에 따른 3D 채널 영역을 형성하는 반도체 소자 제조방법은 중첩 영역을 제외한 게이트 형성 영역에 있어서, 게이트 절연막 및 게이트 전극이 제2-1 방향으로 연장됨에 따라 트렌치 구조에 의하여 삼차원 경로로 증착되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따르면, 본 발명에 따른 3D 채널 영역을 형성하는 반도체 소자 제조방법은 바디 영역 내 기판의 상부면에 인접하여 소스 영역을 형성하는 단계; 및 드리프트 영역 내 기판의 상부면에 인접하여 드레인 영역을 형성하는 단계;를 추가로 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따르면, 본 발명에 따른 3D 채널 영역을 형성하는 반도체 소자 제조방법은 상기 게이트 절연막이 삼차원 경로로 증착됨에 따라 캐리어의 이동 경로인 채널 영역이 삼차원 경로로 형성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따르면, 본 발명에 따른 3D 채널 영역을 형성하는 반도체 소자 제조방법은 기판의 표면 부위에 제1 방향을 따라 연장 형성되되, 제2 방향을 따라 상호 이격되는 복수의 트렌치 구조를 형성하는 단계; 상기 기판의 표면 부위에 드리프트 영역을 형성하는 단계; 상기 기판의 표면 부위 및 트렌치 구조의 게이트 형성 영역 상에 게이트 절연막 및 게이트 막을 증착시키는 단계; 상기 기판의 표면 부위에 바디 영역을 형성하는 단계; 및 상기 게이트 절연막 및 게이트 막을 식각하여 게이트부를 형성하는 단계;를 포함하고, 상기 트렌치 구조의 상부에 증착된 측의 게이트부에는 2-1 방향을 따라 하방으로 경사지도록 연장 형성되는 제2 게이트 영역; 및 상방으로 경사지도록 연장 형성되는 제4 게이트 영역;이 형성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따르면, 본 발명에 따른 3D 채널 영역을 형성하는 반도체 소자 제조방법은 바디 영역 내 기판의 상부면에 인접하여 소스 영역을 형성하는 단계; 및 드리프트 영역 내 기판의 상부면에 인접하여 드레인 영역을 형성하는 단계;를 추가로 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따르면, 본 발명에 따른 3D 채널 영역을 형성하는 반도체 소자 제조방법은 상기 제2 게이트 영역의 하측에서 하방으로 연장 형성되는 제2 채널부; 상기 제4 게이트 영역의 하측에서 상방으로 연장 형성되는 제4 채널부;를 포함하는 채널 영역이 형성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따르면, 본 발명에 따른 3D 채널 영역을 형성하는 반도체 소자 제조방법에 있어서 트렌치 구조의 상부 외의 게이트 형성 영역에 위치한 상기 게이트부에는, 2-1 방향으로 실질적으로 수평 방향을 따라 연장되며 제2 게이트 영역의 일단과 연결 형성되는 제1 게이트 영역; 상기 제2 게이트 영역의 하단으로부터 실질적으로 수평 방향을 따라 제1 게이트 영역으로부터 멀어지는 방향으로 연장되며 상기 제4 게이트 영역의 일단과 연결 형성되는 제3 게이트 영역;이 추가로 형성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따르면, 본 발명에 따른 3D 채널 영역을 형성하는 반도체 소자 제조방법에 있어서, 상기 채널 영역에는 상기 제1 게이트 영역의 하측에 실질적으로 수평 방향 경로로 형성되는 제1 채널부; 및 상기 제3 게이트 영역의 하측에 실질적으로 수평 방향 경로로 형성되는 제3 채널부;가 추가로 형성되는 것을 특징으로 한다.
본 발명은 앞서 본 구성에 의하여 다음과 같은 효과를 가진다.
본 발명은 게이트부 하면의 제2 방향 연장 경로를 3D 경로로 형성함으로써, 채널 영역의 제2 방향 연장 경로 역시 3D 경로로 형성하고, 이에 따라 소스 영역으로부터 드레인 영역 측으로, 즉 제1 방향으로 이동하는 캐리어의 이동 면적을 상대적으로 증대함으로써, 이동 캐리어 수를 증가시켜 온저항(Rsp) 감소에 따른 전류밀도(Current Density)가 향상되는 효과를 가진다.
또한, 본 발명은 기판의 표면 부위에 제1 방향을 따라 연장 형성되되, 제2 방향을 따라 상호 이격되는 복수의 트렌치 구조를 형성하고, 트렌치 구조 상부에 증착되는 측의 게이트부가 제2 게이트 영역 및 제4 게이트 영역을 형성하도록 하여, 해당 제2 및 제4 게이트 영역 하측에 추가적인 제2 및 제4 채널 영역이 형성됨으로써 제2 방향을 따라 형성되는 채널 영역의 면적이 해당 제2 및 제4 채널 영역의 면적만큼 증대되는 효과가 도출된다.
도 1은 종래의 LDMOS 반도체 소자의 개략적인 평면도이고;
도 2는 도 1에 따른 반도체 소자의 FF' 절단 단면도이고;
도 3은 도 1에 따른 반도체 소자의 GG' 절단 단면도이고;
도 4는 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 평면도이고;
도 5는 도 4에 따른 반도체 소자의 aa' 절단 단면도이고;
도 6은 도 4에 따른 반도체 소자의 bb' 절단 단면도이고;
도 7은 도 4에 따른 반도체 소자의 cc' 절단 단면도이고;
도 8은 도 4에 따른 반도체 소자의 dd' 절단 단면도이고;
도 9 내지 도 12는 본 발명의 일 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 참고도이다.
이하, 본 발명의 실시예를 첨부된 도면들을 참조하여 더욱 상세하게 설명한다. 본 발명의 실시예는 여러 가지 형태로 변형할 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것으로 해석되어서는 안 되며 청구범위에 기재된 사항을 기준으로 해석되어야 한다. 또한, 본 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 참고적으로 제공되는 것일 뿐이다.
이하에서는, 일 구성요소(또는 층)가 타 구성요소(또는 층) 상에 배치되는 것으로 설명되는 경우, 일 구성요소가 타 구성요소 위에 직접적으로 배치되는 것일 수도, 또는 해당 구성요소들 사이에 다른 구성 요소(들) 또는 층(들)이 사이에 위치할 수도 있음에 유의하여야 한다. 또한, 일 구성요소가 타 구성요소 상 또는 위에 직접적으로 배치되는 것으로 표현되는 경우, 해당 구성요소들 사이에 타 구성 요소(들)이 위치하지 않는다. 또한, 일 구성요소의 '상', '상부', '하부', '상측', '하측' 또는 '일 측', '측면'에 위치한다는 것은 상대적인 위치 관계를 의미하는 것이다.
그리고, 다양한 요소들, 영역들 및/또는 부분들과 같은 다양한 항목을 설명하기 위하여 제1, 제2, 제3 등의 용어가 사용될 수 있으나, 상기 항목들은 이들 용어에 의하여 한정되는 것은 아니며, 예를 들어 제2의 구성이 제1의 구성을 전제로 하는 것이 아니고 상호 독립적인 구성에 해당한다. 따라서, 제1, 제2, 제3 등의 용어는 설명의 편의를 위하여 사용되는 것일 뿐이다.
또한, 특정 실시예가 달리 구현 가능한 경우에 있어서, 특정한 공정 순서는 하기에서 설명되는 순서와 다르게 수행될 수 있음에 유의하여야 한다. 예를 들어, 연속적으로 설명되는 두 공정이 실질적으로 동시에 수행될 수도, 반대의 순서로 수행될 수도 있다.
추가로, 이하에서는 각 구성을 '제1 방향' 및 '제2 방향'을 기준으로 설명하며, 상기 용어 '제1 방향'은 소스 영역으로부터 인접한 드레인 영역을 향한 방향을, '제2 방향'은 지면과 수평을 이룬 채 제1 방향과 직교를 이루는 방향을 의미한다. 본 발명의 일 실시예에 따른 도면들을 참조하면 해당 방향들에 대하여 더욱 명확히 알 수 있다.
그리고, 본 명세서에서 사용하는 용어 '플레이트 영역(P)'이란 제1 방향을 따라 기판(102) 상부에 게이트 필드 플레이트(140)가 적층된 영역을 의미하고, '게이트 형성 영역(G)'이란 제1 방향을 따라 기판(102) 상부에 게이트부(110)가 적층된 영역을 의미한다. 또한, 제1 방향을 따라 게이트부(110)의 일부가 게이트 필드 플레이트(140)의 상부에 적층되어 상호 중첩되는 부분을 '중첩 영역(R)'이라고 지칭한다(도 4 참조).
또한, 본 명세서에서 사용하는 용어 '제2-1 방향'은 도 4에 있어서, 중첩 영역(R)을 제외한 플레이트 영역(P) 측을 가로지르는 제2 방향을 의미하고, '제2-2 방향'은 중첩 영역(R) 측을 가로지르는 제2 방향을 의미한다.
이하에서 사용하는 용어 MOS(Metal-Oxide_Semiconductor)는 일반적인 용어로, 'M'은 단지 금속에만 한정되는 것은 아니고 다양한 유형의 도전체로 이루어질 수 있다. 또한, 'S'는 기판 또는 반도체 구조물일 수 있으며, 'O'는 산화물에만 한정되지 않고 다양한 유형의 유기물 또는 무기물을 포함할 수 있다.
추가로, 구성 요소들의 도전형 또는 도핑 영역은 주된 캐리어 특성에 따라 'P형' 또는 'N형'으로 규정할 수 있으나, 이는 단지 설명의 편의를 위한 것으로, 본 발명의 기술적 사상이 예시된 바에 한정되는 것은 아니다. 예를 들어, 이하에서 'P형' 또는 'N형'은 더욱 일반적인 용어인 '제1 도전형' 또는 '제2 도전형'으로 사용될 것이며, 여기서 제1 도전형은 P형을, 제2 도전형은 N형을 의미한다.
또한, 불순물 영역의 도핑 농도를 표현하는 '고농도' 및 '저농도'는 일 구성요소와 타 구성요소의 상대적인 도핑 농도를 의미하는 것으로 이해하여야 한다.
이하에서는, 첨부된 도면들을 참조하여 본 발명의 일 실시예에 따른 3D 채널 영역을 형성하는 반도체 소자 및 제조방법에 대하여 상세히 설명하도록 한다.
도 4 및 도 5를 참조하면, 본 발명의 일 실시예에 따른 3D 채널 영역을 형성하는 반도체 소자(100)는 제1 도전형의 반도체 기판(102)을 포함하며, 상기 기판(102)은 제1 도전형의 P형으로 도핑된 기판일 수도, 기판 내에 배치되는 P형 확산 영역일 수도, 또는 기판 위에 에피택셜 성장된 P형 에피택셜층일 수도 있다. 또한 기판(102)은 활성 영역(액티브 영역)으로 사용되는 웰 영역(WELL)이 형성될 수 있으며, 이러한 활성 영역은 소자분리막(150)에 의하여 한정될 수 있다. 상기 소자분리막(150)은 좁은 트렌치 격리(Shallow Trench Isolation; STI) 공정을 통하여 형성될 수 있으며, 하기에서 다시 한 번 설명하도록 한다.
상기 기판(102)의 표면 상부에 게이트부(110)가 위치하여 제1 영역을 따라 게이트 형성 영역(G)이 형성된다. 상기 게이트부(110)는 상기 게이트 전극(112)을 포함한다. 또한 상기 게이트 전극(112)과 기판(102) 표면 부위 사이 공간에는 게이트 절연막(114)이 형성된다. 즉, 상기 게이트 전극(112)이 게이트 절연막(114) 패턴 상에 배치될 수 있다. 상기 게이트 절연막(114)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있으며, ALD, CVD, 또는 PVD 공정에 의하여 형성될 수 있고 이에 별도의 제한이 있는 것은 아니다.
또한, 상기 게이트 전극(112)의 양 측면 또는 일 측면에는 게이트 스페이서(116)에 의하여 덮혀질 수 있으며, 상기 게이트 스페이서(116) 역시 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다.
본 발명의 일 실시예에 따른 반도체 소자(100)의 게이트부(110)의 상세한 설명을 하기에 앞서, 종래의 반도체 소자(900)의 게이트부(910)에 대하여 다시 한 번 상세히 설명하도록 한다.
도 2 및 3을 참조하면, 종래의 반도체 소자(900)는 게이트 소자(910)의 하면 및 상기 게이트 소자(910)의 하측에 위치하는 게이트 절연막(950)이 제1 및 제2 방향을 따라 실질적으로 수평 방향으로 연장 형성된다. 일반적으로, 게이트 소자(910) 측의 게이트 단자에 소정의 양 전압이 인가됨에 따라, 게이트 절연막(950)의 하면과 인접하여 전자가 축적되어 반전층을 형성함으로써, 채널 영역(CR)이 형성된다. 이 때, 소스 영역(920)으로부터 상기 채널 영역(CR)을 통해 드레인 영역(930)으로 캐리어(전자)(e)가 이동하여 전류가 흐르게 된다.
따라서 상기 캐리어(e)는 채널 영역(CR)을 따라 제1 방향으로, 소스 영역(920)으로부터 드레인 영역(930)으로, 이동하며, 도 3을 참조하면 상기 채널 영역(CR)은 제2 방향을 따라 실질적으로 2D 영역으로 형성된다. 따라서, 해당 2D 채널 영역(CR) 내에서만 캐리어(e)가 이동 가능하므로, 상대적으로 이동하는 캐리어(e)의 수의 한계가 있어, 상기 채널 영역(CR) 내 흐르는 전류의 양이 일정 수준 이상을 벗어날 수 없다. 결국, 전류밀도(Current Density) 향상에 역시 한계가 있을 수밖에 없다.
이와 같은 문제점을 해결하기 위하여, 도 7을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자에 구비된 게이트부(110)는 그 하면이 제2-1 방향을 따라 3D 영역을 형성하도록 배치된다.
구체적으로, 상기 게이트부(110)는 제2-1 방향을 따라 실질적으로 수평 방향을 따라 연장 형성되는 제1 게이트 영역(110a)과; 하방으로 경사지게 연장 형성되며, 예를 들어 상기 제1 게이트 영역(110a)의 인접한 소자분리막(150)으로부터 멀어지는 측 일단으로부터 하방으로 연장 형성되는 제2 게이트 영역(110b); 상기 제2 게이트 영역(110b)의 하단으로부터 실질적으로 수평 방향을 따라 연장 형성되며, 구체적으로 상기 제1 게이트 영역(110a)으로부터 멀어지는 방향으로 연장 형성되는 제3 게이트 영역(110c); 상방으로 경사지게 현장 형성되며, 예를 들어 상기 제3 게이트 영역(110c)의 일단으로부터 상방으로 연장 형성되고, 구체적으로 상기 제3 게이트 영역(110c)의 제2 게이트 영역(110b)과 연결되지 않는 측 일단으로부터 상방으로 연장 형성되는 제4 게이트 영역(110d);을 포함한다.
또한, 상기 제4 게이트 영역(110d)의 상단은 다시 인접한 제1 게이트 영역(110a)과 연결되어, 제2-1 방향을 따라 상기 제1 내지 제4 게이트 영역(110a 내지 110d)이 반복 형성되도록 한다. 그러므로, 전술한 바와 같이 상기 게이트부(110)가, 특히 상기 게이트부(110)의 하면이, 단일 방향으로 연장되는 것이 아니며, 제2-1 방향을 따라 연장됨에 따라 경로가 변경되어 3D 영역을 형성하고, 상기 제2-1 방향을 따라 게이트부(110)의 하측에 형성되는 채널 영역(CR) 역시 3D 경로로 형성될 수 있다.
즉, 바디 영역(120) 내 상기 제1 게이트 영역(110a)의 하측에 실질적으로 수평 방향을 따라 연장 형성되는 제1 채널부(CR1); 상기 제1 채널부(CR1)의 일단으로부터 상기 제2 게이트 영역(110b)의 하측에 하방으로 연장 형성되는 제2 채널부(CR2); 상기 제3 게이트 영역(110c)의 하측에 실질적으로 수평 방향을 따라 연장 형성되는 제3 채널부(CR3); 및/또는 상기 제3 채널부(CR3)의 일단으로부터 제4 게이트 영역(110d)의 하측에 상방으로 연장 형성되는 제4 채널부(CR4);가 형성된다. 따라서, 상기 제1 내지 제4 채널부(CR1 내지 CR4)는 제1 내지 제4 게이트 영역(110a 내지 110d)의 하부면과 대략 상보적인 형상의 경로로 형성된다.
그러므로, 본 발명의 일 실시예에 따른 반도체 소자(100)는 종래의 반도체 소자에도 형성되는 제1 채널부(CR1) 및 제3 채널부(CR3) 뿐만 아니라, 추가적인 제2 채널부(CR2) 및 제4 채널부(CR4)를 확보하여 3D 경로를 형성될 수 있다. 따라서, 제2-1 방향을 따라 채널 영역이 추가로 확보됨에 의하여, 소스 영역(122)으로부터 드레인 영역(132)으로 이동하는 캐리어의 수가 상대적으로 증가되어 온저항(Rsp) 감소에 따른 전류밀도(Current Density) 향상에 기여할 수 있다.
다시 도 4를 참조하여 도 5로 돌아가보면, 반도체 기판(102)의 일 측에, 바람직하게 상기 기판(102)의 표면 부위에는 제1 도전형의 바디 영역(120)이 위치한다. 바디 영역(120)의 도핑 농도는 제1 도전형의 반도체 기판(102)의 도핑 농도보다 높게 형성하여 공핍 영역이 일정 수준 이상 커지는 것을 방지함으로써 용이한 채널 형성을 가능하게 하는 것이 바람직하다.
상기 바디 영역(120) 내 상기 반도체 기판(102)의 표면 부위에는, 제2 도전형의 소스 영역(122)이 형성되며, 상기 소스 영역(122)과 인접한 측에 제1 도전형의 바디 컨택 영역(124)이 형성된다. 상기 바디 컨택 영역(124)은 바디 영역(120)보다 높은 도핑 농도로 이루어지는 P+ 형 도핑 영역일 수 있다.
상기 기판(102)의 상부 타 측에, 바람직하게 상기 기판(102)의 표면 부위에는 제2 도전형의 드리프트 영역(130)이 위치한다. 상기 드리프트 영역(130)으로는 제2 도전형의 불순물 영역이 이용될 수 있다. 드리프트 영역(130) 내 도핑 농도가 일정 수준 이하인 경우 온 저항(Rsp) 특성이 나빠지며, 이와 반대로 도핑 농도를 일정 수준 이상으로 증가시키는 경우 온 저항(Rsp) 특성이 개선되나 브레이크다운 전압 특성이 나빠지므로 해당 특성을 고려한 적정한 수준의 도핑 농도를 가지는 불순물 영역이 형성되도록 하는 것이 바람직하다. 상기 드리프트 영역(130)의 도핑 농도는 후술할 드레인 영역(132)의 도핑 농도보다 낮게 형성되는 것이 더욱 바람직하다.
상기 드리프트 영역(130) 내에, 바람직하게 상기 드리프트 영역(130) 내 기판(102)의 표면 부위에는 드레인 영역(132)이 형성되며, 상기 드레인 영역(132)은 제2 도전형의 고농도 불순물 영역이 사용될 수 있고, 상기 드리프트 영역(130)보다 높은 도핑 농도를 가진다.
또한, 상기 게이트부(110)의 하부 일 측과 드레인 영역(132)의 사이 공간에 게이트 필드 플레이트(140)를 배치하여 게이트부(110)의 에지 부위에서의 전계 집중을 방지하도록 하는 것이 바람직하다. 상기 게이트 필드 플레이트(140)가 배치됨으로써 전술한 바와 같이 제1 방향을 따라 플레이트 영역(P)이 형성되며, 상기 게이트 필드 플레이트(140)의 일부는 게이트부(110)의 하측에 형성됨으로써 중첩 영역(R)이 형성된다(도 4 참조).
또한, 전술한 바와 같이 기판(102)의 활성 영역을 한정하기 위하여 소자(100)의 테두리 부위를 따라 소자분리막(150)이 형성되며, 상기 소자분리막(150)은 좁은 트렌치 격리 공정을 통해 형성될 수 있다.
마지막으로, 도 6 내지 도 8을 참조하면, 게이트부(110)가 형성된 반도체 기판(102) 상에 층간 절연막(210)을 형성할 수 있다. 상기 층간 절연막(210)은 배선층 이전에 형성된다는 점에서 PMD(Pre Metal Dielectric)일 수 있다. 상기 층간 절연막(210) 상에 배선층이 형성된다. 상기 층간 절연막(210)은 당해 기술분야에서 일반적으로 사용되는 소재를 이용하여 형성될 수 있으며 이에 별도의 제한이 있는 것은 아니다.
도 9 내지 도 12는 본 발명의 일 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 참고도이다.
이하에서는 첨부된 도면을 참고하여 본 발명의 일 실시예에 따른 3D 채널 영역을 형성하는 반도체 소자 제조방법에 대하여 상세히 설명하도록 한다.
도 9를 참조하면, 먼저 기판(102)의 표면 부위에 웰 영역 형성을 위하여 포토레지스트 패턴(미도시)이 형성되고, 상기 포토레지스트 패턴을 이온주입 마스크로 이용하는 이온 주입 공정을 통하여 웰 영역을 형성할 수 있다. 또한, 웰 영역은 제2 도전형으로 형성하고, 예를 들어 비소 또는 인 등과 같은 N 형 도펀트 이온을 이용하는 이온 주입 공정을 통해 제2 도전형 영역을 형성할 수 있으며, 그 이후 상기 웰 영역을 활성화시키기 위한 열처리 공정이 수반될 수 있다. 전술한 바와 같이, 상기 기판(102)은 P형으로 도핑된 기판일 수도, 기판 내에 배치되는 P형 확산 영역일 수도, 또는 기판 위에 에피택셜 성장된 P형 에피택셜층일 수도 있다.
그 이후, 상기 포토레지스트 패턴은 예를 들어 애싱/스트립 공정을 통해 제거되고, 소자분리막(150)을 형성하여 활성 영역을 규정할 수 있다. 전술한 바와 같이, 상기 소자분리막(150)은 좁은 트렌치 격리(Shallow Trench Isolation; STI) 공정을 통하여 형성될 수 있다.
그리고 도 10을 참조하면, 상기 반도체 기판(102) 표면 측에 복수의 트렌치 구조(T)를 형성하기 위하여, 기판(102) 표면에 포토레지스트 패턴을 제1 방향을 따라 연장 형성하되, 제2 방향을 따라 일정 거리 이격되도록 위치시킨다. 따라서, 특정 패턴의 포토레지스트막들 사이 공간에 외부로 노출된 반도체 기판(102)의 표면 부위를 식각(Etching)하여 제2 방향을 따라 상호 이격되며 제1 방향을 따라 연장 형성되는 복수의 트렌치 구조(T)가 기판(102)의 표면 부위에 형성되도록 한다.
이어서 도 9를 되돌아가면, 활성 영역의 표면 부위에 드리프트 영역(130) 형성을 위한 포토레지스트 패턴(미도시)을 형성하고, 예를 들어 이온 주입 공정을 이용하여, 제2 도전형의 드리프트 영역(130)을 형성한다.
그 후, 플레이트 영역(P) 상에 게이트 필드 플레이트(140)를 배치하고, 상기 플레이트(150)는 로코스(LOCal Oxidation of Silicon; LOCOS) 공정을 통하여 형성할 수 있다.
또한, 도 11을 참조하면, 상기 기판(102)의 표면 부위에, 구체적으로 게이트 형성 영역(G) 상에, 게이트 절연막(114)을 형성하고, 상기 게이트 절연막(114)의 상부에 게이트 전극(112)을 형성하기 위하여 예를 들어 도전성 폴리실리콘막으로 이루어지는 게이트 막을 증착한다. 다만, 게이트 막은 도전성 폴리실리콘, 금속, 도전성 금속 질화물, 및 이들의 조합 중 어느 하나로 이루어질 수 있음에 유의하여야 한다. 또한, 상기 게이트 절연막(114)은 실리콘 산화막, 고유전막, 및 이들의 조합 중 어느 하나로 이루어질 수 있다.
이 때 도 12를 참조하면, 중첩 영역(R)을 제외한 게이트 형성 영역(G)에 있어서, 상기 게이트 전극(112) 및 게이트 절연막(114)은, 제2 방향을 따라 상호 이격 형성된 복수의 트렌치 구조(T)에 의하여, 제2-1 방향으로 연장됨에 따라 제1 내지 제4 게이트 영역(110a 내지 110d)이 반복적으로 형성되도록 증착될 수 있다.
그러므로, 전술한 바와 같이 제1 내지 제4 채널부(CR1 내지 CR4)가 확보되어 3D 경로가 형성된다. 그 결과, 채널 영역으로 이동하는 캐리어의 수가 상대적으로 증가되어, 온저항(Rsp) 감소에 따른 전류밀도 향상에 기여할 수 있게 된다.
그리고, 바디 영역(120)이 형성될 위치와 대응되는 위치에 기 증착되어 있는 게이트부(110)를 식각한다.
증착된 게이트부(110)의 표면 부위 상에 포토레지스트 패턴(미도시)을 형성한 이후, 예를 들어 포토레지스트 패턴을 이온 주입 마스크로서 이용하는 이온 주입 공정을 이용하여 제1 도전형의 바디 영역(120)을 형성한다.
또한, 소스 영역(122) 및 드레인 영역(132)의 형성 위치를 제외한 기판의 상부면에 포토레지스트 패턴을 형성하고, 외부로 노출된 반도체 기판(102)의 표면 부위를 통하여, 예를 들어 이온 주입 공정을 이용하여, 제2 도전형의 소스 영역(122) 및 드레인 영역(132)을 각각 형성한다.
그 후, 바디 컨택 영역(124) 형성 위치를 제외한 기판 상부면에 포토레지스트 패턴을 형성하고, 예를 들어 이온 주입 공정을 통해, 제1 도전형의 바디 컨택 영역(124)을 형성한다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내어 설명하는 것이며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예는 본 발명의 기술적 사상을 구현하기 위한 최선의 상태를 설명하는 것이며, 본 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다.
100 : 3D 채널 영역을 형성하는 반도체 소자
102 : 반도체 기판
110 : 게이트부
110a : 제1 게이트 영역 110b : 제2 게이트 영역
110c : 제3 게이트 영역 110d : 제4 게이트 영역
112 : 게이트 전극 114 : 게이트 절연막
116 : 게이트 스페이서
120 : 바디 영역 122 : 소스 영역
124 : 바디 컨택 영역
130 : 드리프트 영역 132 : 드레인 영역
140 : 게이트 필드 플레이트
150 : 소자분리막
210 : 층간 절연막
CR : 채널 영역
CR1 : 제1 채널부 CR2 : 제2 채널부
CR3 : 제3 채널부 CR4 : 제4 채널부
G : 게이트 형성 영역 P : 플레이트 영역
R : 중첩 영역 T : 트렌치 구조

Claims (18)

  1. 제1 도전형의 반도체 기판;
    상기 기판의 표면 상부 및 게이트 형성 영역 상에 증착되는 게이트부;
    상기 기판의 일 측 표면 부위에 형성되는 제1 도전형의 바디 영역;
    상기 기판의 타 측 표면 부위에 형성되는 제2 도전형의 드리프트 영역;
    상기 바디 영역 내 상기 기판의 표면 부위에 형성되는 제2 도전형의 소스 영역; 및
    상기 드리프트 영역 내 상기 기판의 표면 부위에 형성되는 제2 도전형의 드레인 영역;을 포함하고,
    상기 게이트부는 그 하면이 제2-1 방향을 따라 연장됨에 따라 삼차원 경로로 연장 형성되는 것을 특징으로 하는 3D 채널 영역을 형성하는 반도체 소자.
  2. 제1항에 있어서, 상기 반도체 소자는
    제2-1 방향을 따라, 상기 게이트부의 하측에 상기 게이트부와 실질적으로 상보적인 형상의 경로인, 삼차원 채널 영역을 형성하는 것을 특징으로 하는 3D 채널 영역을 형성하는 반도체 소자.
  3. 제2항에 있어서, 상기 게이트부는
    2-1 방향을 따라, 하방으로 경사지도록 연장 형성되는 제2 게이트 영역; 및 상방으로 경사지도록 연장 형성되는 제4 게이트 영역;을 포함하는 것을 특징으로 하는 3D 채널 영역을 형성하는 반도체 소자.
  4. 제3항에 있어서,
    상기 제2 게이트 영역의 하측에서 하방으로 연장 형성되는 제2 채널부; 상기 제4 게이트 영역의 하측에서 상방으로 연장 형성되는 제4 채널부;가 형성되는 것을 특징으로 하는 3D 채널 영역을 형성하는 반도체 소자.
  5. 제4항에 있어서, 상기 게이트부는
    상기 기판 표면 부위에 특정 패턴으로 형성되는 게이트 절연막; 및
    상기 게이트 절연막 패턴 상에 배치되는 게이트 전극;을 포함하는 것을 특징으로 하는 3D 채널 영역을 형성하는 반도체 소자.
  6. 제1 도전형의 반도체 기판;
    상기 기판의 표면 상부 및 게이트 형성 영역 상에 증착되는 게이트부;
    상기 기판의 일 측 표면 부위에 형성되는 제1 도전형의 바디 영역;
    상기 기판의 타 측 표면 부위에 형성되는 제2 도전형의 드리프트 영역;
    상기 바디 영역 내 상기 기판의 표면 부위에 형성되는 제2 도전형의 소스 영역; 및
    상기 드리프트 영역 내 상기 기판의 표면 부위에 형성되는 제2 도전형의 드레인 영역;을 포함하고,
    상기 게이트부는 2-1 방향을 따라 하방으로 경사지도록 연장 형성되는 제2 게이트 영역; 및 상방으로 경사지도록 연장 형성되는 제4 게이트 영역;을 포함하는 것을 특징으로 하는 3D 채널 영역을 형성하는 반도체 소자.
  7. 제6항에 있어서, 상기 게이트부는
    2-1 방향으로 실질적으로 수평 방향을 따라 연장되며 제2 게이트 영역의 일단과 연결 형성되는 제1 게이트 영역; 상기 제2 게이트 영역의 하단으로부터 실질적으로 수평 방향을 따라 제1 게이트 영역으로부터 멀어지는 방향으로 연장되며 상기 제4 게이트 영역의 일단과 연결 형성되는 제3 게이트 영역;을 추가로 포함하는 것을 특징으로 하는 3D 채널 영역을 형성하는 반도체 소자.
  8. 제7항에 있어서, 상기 게이트부는
    상기 기판 표면 부위에 특정 패턴으로 형성되는 게이트 절연막; 및
    상기 게이트 절연막 패턴 상에 배치되는 게이트 전극;을 포함하는 것을 특징으로 하는 3D 채널 영역을 형성하는 반도체 소자.
  9. 제6항에 있어서,
    바디 영역 내 상기 제1 게이트 영역의 하측에 실질적으로 수평 방향을 따라 연장 형성되는 제1 채널부; 상기 제1 채널부의 일단으로부터 상기 제2 게이트 영역의 하측에서 하방으로 연장 형성되는 제2 채널부; 상기 제3 게이트 영역의 하측에서 실질적으로 수평 방향을 따라 연장 형성되는 제3 채널부; 및 상기 제3 채널부의 일단으로부터 제4 게이트 영역의 하측에서 상방으로 연장 형성되는 제4 채널부;를 포함하는 것을 특징으로 하는 3D 채널 영역을 형성하는 반도체 소자.
  10. 기판의 표면 부위에 제1 방향을 따라 연장 형성되되, 제2 방향을 따라 상호 이격되는 복수의 트렌치 구조를 형성하는 단계;
    상기 기판의 표면 부위에 드리프트 영역을 형성하는 단계;
    상기 기판의 표면 부위 및 트렌치 구조의 게이트 형성 영역 상에 게이트 절연막 및 게이트 막을 증착시키는 단계;
    바디 영역이 형성될 위치와 대응되는 위치에 기 증착된 게이트 막을 식각한 이후 제1 도전형의 바디 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 3D 채널 영역을 형성하는 반도체 소자 제조방법.
  11. 제10항에 있어서,
    중첩 영역을 제외한 게이트 형성 영역에 있어서, 게이트 절연막 및 게이트 전극이 제2-1 방향으로 연장됨에 따라 트렌치 구조에 의하여 삼차원 경로로 증착되는 것을 특징으로 하는 반도체 소자 제조방법.
  12. 제11항에 있어서,
    바디 영역 내 기판의 상부면에 인접하여 소스 영역을 형성하는 단계; 및
    드리프트 영역 내 기판의 상부면에 인접하여 드레인 영역을 형성하는 단계;를 추가로 포함하는 것을 특징으로 하는 3D 채널 영역을 형성하는 반도체 소자 제조방법.
  13. 제12항에 있어서,
    상기 게이트 절연막이 삼차원 경로로 증착됨에 따라 캐리어의 이동 경로인 채널 영역이 삼차원 경로로 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
  14. 기판의 표면 부위에 제1 방향을 따라 연장 형성되되, 제2 방향을 따라 상호 이격되는 복수의 트렌치 구조를 형성하는 단계;
    상기 기판의 표면 부위에 드리프트 영역을 형성하는 단계;
    상기 기판의 표면 부위 및 트렌치 구조의 게이트 형성 영역 상에 게이트 절연막 및 게이트 막을 증착시키는 단계;
    상기 기판의 표면 부위에 바디 영역을 형성하는 단계; 및
    상기 게이트 절연막 및 게이트 막을 식각하여 게이트부를 형성하는 단계;를 포함하고,
    상기 트렌치 구조의 상부에 증착된 측의 게이트부에는 2-1 방향을 따라 하방으로 경사지도록 연장 형성되는 제2 게이트 영역; 및 상방으로 경사지도록 연장 형성되는 제4 게이트 영역;이 형성되는 것을 특징으로 하는 3D 채널 영역을 형성하는 반도체 소자 제조방법.
  15. 제14항에 있어서,
    바디 영역 내 기판의 상부면에 인접하여 소스 영역을 형성하는 단계; 및
    드리프트 영역 내 기판의 상부면에 인접하여 드레인 영역을 형성하는 단계;를 추가로 포함하는 것을 특징으로 하는 3D 채널 영역을 형성하는 반도체 소자 제조방법.
  16. 제15항에 있어서,
    상기 제2 게이트 영역의 하측에서 하방으로 연장 형성되는 제2 채널부; 상기 제4 게이트 영역의 하측에서 상방으로 연장 형성되는 제4 채널부;를 포함하는 채널 영역이 형성되는 것을 특징으로 하는 3D 채널 영역을 형성하는 반도체 소자 제조방법.
  17. 제16항에 있어서, 트렌치 구조의 상부 외의 게이트 형성 영역에 위치한 상기 게이트부에는,
    2-1 방향으로 실질적으로 수평 방향을 따라 연장되며 제2 게이트 영역의 일단과 연결 형성되는 제1 게이트 영역; 상기 제2 게이트 영역의 하단으로부터 실질적으로 수평 방향을 따라 제1 게이트 영역으로부터 멀어지는 방향으로 연장되며 상기 제4 게이트 영역의 일단과 연결 형성되는 제3 게이트 영역;이 추가로 형성되는 것을 특징으로 하는 3D 채널 영역을 형성하는 반도체 소자 제조방법.
  18. 제17항에 있어서, 상기 채널 영역에는
    상기 제1 게이트 영역의 하측에 실질적으로 수평 방향 경로로 형성되는 제1 채널부; 및 상기 제3 게이트 영역의 하측에 실질적으로 수평 방향 경로로 형성되는 제3 채널부;가 추가로 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
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