KR101336534B1 - 반도체 디바이스 및 그 형성 방법 - Google Patents

반도체 디바이스 및 그 형성 방법 Download PDF

Info

Publication number
KR101336534B1
KR101336534B1 KR1020087023448A KR20087023448A KR101336534B1 KR 101336534 B1 KR101336534 B1 KR 101336534B1 KR 1020087023448 A KR1020087023448 A KR 1020087023448A KR 20087023448 A KR20087023448 A KR 20087023448A KR 101336534 B1 KR101336534 B1 KR 101336534B1
Authority
KR
South Korea
Prior art keywords
semiconductor region
semiconductor
region
portions
dopant type
Prior art date
Application number
KR1020087023448A
Other languages
English (en)
Other versions
KR20090003268A (ko
Inventor
비쉬누 케이. 켐카
아미타바 보세
토드 씨. 로젠바워
롱화 주
Original Assignee
프리스케일 세미컨덕터, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 프리스케일 세미컨덕터, 인크. filed Critical 프리스케일 세미컨덕터, 인크.
Publication of KR20090003268A publication Critical patent/KR20090003268A/ko
Application granted granted Critical
Publication of KR101336534B1 publication Critical patent/KR101336534B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0882—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0886—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

반도체 디바이스는 제1 도펀트 타입을 갖는 반도체 기판을 포함할 수 있다. 상기 반도체 기판 내의 제1 반도체 영역은 복수의 제1 및 제2 부분들(44, 54)을 포함할 수 있다. 제1 부분들(44)은 제1 두께를 가지며, 제2 부분들(54)은 제2 두께를 가진다. 제1 반도체 영역은 제2 도펀트 타입을 가질 수 있다. 반도체 기판 내의 복수의 제2 반도체 영역들(42)은 각각 제1 반도체 영역의 제2 부분들(54)의 적어도 각 쌍 사이에 위치될 수 있다. 반도체 기판 내의 제3 반도체 영역(56)은 제1 도펀트 타입을 가질 수 있다. 게이트 전극(64)은 제1 반도체 영역의 적어도 일부분 및 제3 반도체 영역(56)의 적어도 일부분 위에 있을 수 있다.
반도체 디바이스, 트랜지스터, RESURF, 온-저항

Description

반도체 디바이스 및 그 형성 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
본 발명은 일반적으로 반도체 디바이스와 그것을 형성하는 방법에 관한 것으로, 특히 고전력 트랜지스터에 관한 것이다.
반도체 기판 또는 웨이퍼 상에 집적 회로들이 형성된다. 그리고 나서 웨이퍼는 각각의 집적 회로를 운반하는 마이크로전자 다이(die)(또는 "다이스(dice)") 또는 반도체 칩들로 잘라진다. 각 반도체 칩은 패키지 또는 캐리어 기판에 실장되며, 이것은 종종 마더보드에 실장되거나 다양한 전자 시스템에 설치된다.
최근 수년간, RESURF(reduced surface field) 구조들이 전력 집적 회로들에 대개 사용되는 전력 디바이스들에 주로 사용되게 되었다. RESURF 구조는 종래의 것과 비교하면 전압 차단 능력과 디바이스에 대한 낮은 특정 온-저항(on-resistance) 간에 향상된 트레이드오프를 제공하는 것으로 알려져 있다. 전력 집적회로 분야에서 꾸준히 지속되어 온 쟁점들 중 하나는 회로 설계자들로 하여금 전력 디바이스의 크기를 줄이고, 이에 따라 전체 집적 회로의 크기를 줄일 수 있도록 하는 이 트레이드오프를 개선하는 것이다. 전력 디바이스에서의 불량한 전압 차단 성능은 종종 디바이스의 여러 영역들에 사용된 고농도 도펀트들에 의해 악화되고, 고전압(예로, 80 내지 100 볼트 사이)이 디바이스에 인가될 때, 고농도로 도핑된 접합부 근처 전계에서의 상승으로 인해 누설 전류가 상당히 증가한다. 이러한 전류를 종종 "애벌란시(avalanche)" 전류라고 부르며, 이것은 전력 디바이스 성능을 상당히 저하시킬 수 있다. 통상적으로, 전압 차단 성능을 개선하기 위한 디바이스 구조에서의 임의의 변형은 대부분 동작 온-저항에서의 저하를 초래한다.
따라서, 디바이스의 전압 차단 능력에 악영향을 끼치지 않고, 감소된 저항을 갖는 RESURF 구조를 제공하는 것이 요구된다. 덧붙여, 본 발명의 다른 특징과 특성들은 첨부된 도면과 전술한 기술분야 및 배경기술과 결합하여 후속되는 발명의 상세한 설명과 첨부된 특허청구범위로부터 명료해질 것이다.
본 발명은 이후로 첨부된 도면들과 함께 상세히 설명될 것이며, 도면에서 동일한 참조번호는 동일한 구성요소를 지시한다.
도 1은 반도체 기판의 단면 측면도.
도 2는 상부면에 매설층이 형성된 도 1의 반도체 기판의 단면 측면도.
도 3은 위에 에피택셜층이 형성된 도 2의 반도체 기판의 단면 측면도.
도 4는 위에 분리 영역이 형성된 도 3의 반도체 기판의 단면 측면도.
도 5는 5-5 선을 따라 절단된 도 4의 반도체 기판의 단면 측면도.
도 6은 상기 에피택셜층 내에 복수의 고전압 웰들이 형성된 도 4의 반도체 기판의 단면 측면도.
도 7은 7-7 선을 따라 절단된 도 6의 반도체 기판의 단면 측면도.
도 8은 고전압 웰들 사이에 복수의 확장 영역들이 형성된 도 7의 반도체 기판의 단면 측면도.
도 9는 에피택셜층 내에 바디 영역이 형성된 도 6의 반도체 기판의 단면 측면도.
도 10은 상부면 위에 게이트 유전체 및 게이트 전극이 형성된 도 9의 반도체 기판의 단면 측면도.
도 11은 상부면 위에 소스 접촉 영역 및 드레인 접촉 영역이 형성된 도 10의 반도체 기판의 단면 측면도.
도 12는 12-12 선을 따라 절단된 도 11의 반도체 기판의 단면 측면도.
도 13은 바디 영역 내에 형성된 바디 접촉 영역과, 고전압 웰들 및 확장 영역들 내에 형성된 드레인 접촉 영역이 형성된 도 11의 반도체 기판의 단면 측면도.
도 14는 소스 및 드레인 접촉 영역들 및 상기 게이트 전극과 전기 접속을 이룬 도 13의 반도체 기판의 단면 개략도.
도 15는 본 발명의 일실시예에 따른 반도체 디바이스를 도시한 도 14의 반도체 기판의 단면 등축도.
도 16은 본 발명의 다른 실시예에 따른 반도체 디바이스의 단면 등축도.
도 17은 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 단면 등축도.
다음의 상세한 설명은 본질적으로 단지 예시일 뿐이며, 본 발명 또는 출원과 본 발명의 사용을 제한하려고 의도되는 것은 아니다. 더욱이, 전술한 기술분야, 배경기술, 발명의 요약, 또는 후술될 상세한 설명에서 제시하는 명시적이거나 함축적인 이론에 의해 구속하려는 의도는 없다. 또한 도 1 내지 도 17은 단지 예시적일 뿐이며 비례적으로 도시되지 않을 수 있다는 것을 알아야 한다.
"RdsonA"(drain source on-resistance area)은 다이의 크기와 비용에 직접적으로 영향을 준다는 점에서 전력 디바이스에서는 중요한 디바이스 파라미터라 할 수 있다. 전력 디바이스 항복 전압과 RdsonA 사이에는 근복적인 트레이드오프가 존재한다. 리소그래피 감축은 고전압 디바이스들에 대한 소량의 RdsonA 감소만을 초래한다. 따라서, 충분한 크기 감소를 가져오기 위한 새로운 디바이스 설계 기법들이 사용될 필요가 있다. 현재의 단일 및 더블 RESURF 디바이스들은 25V 내지 55V 범위에 대해 우수한 RdsonA 성능을 가진다. 그러나, 전력 디바이스 항복 전압과 RdsonA 사이의 트레이드오프는 전력 소자들의 수축에 따라 향상될 수 있다. 현재의 디바이스들은 통상적으로 드리프트 영역(drift region) 길이와 깊이 사이에 1:1 비율을 가지도록 설계되는데, 이것은 전류가 드리프트 영역으로 고르고 깊게 확산되지 못하게 한다. 통상적으로, 깊이의 약 60-70% 만이 사용되는데, 이것은 완전한 RdsonA 가능성을 실현하지 못한다.
본 발명의 일실시예에 따르면, 새로운 전력 디바이스는 Rdson 전류가 드리프트 영역으로 더 깊게 확산될 수 있게 하며, 동시에 항복 전압 및 RdsonA(BVdss-RdsonA) 트레이드오프를 상당히 향상시키는 매설형 초접합(superjunction) 층들을 도입한다. 도 1 내지 도 15는 본 발명의 일실시예에 따른 반도체 디바이스 또는 마이크로전자 어셈블리를 형성하는 방법을 도시한다. 도 1을 참조하면, 반도체 기판(20)이 도시되어 있다. 반도체 기판(20)은 GaAs(gallium arsenide), GaN(gallium nitride) 또는 Si(sillicon)과 같은 반도체 재료들로 이루어진다. 기판(20)은 상부면(22), 하부면(24), 및 예를 들면 약 300 내지 1000 미크론 사이의 두께(26)를 갖는다. 기판(20)의 반도체 재료는, 이 기술분야에서 널리 알려진 바와 같이, 제1 도전성이거나 또는 제1 도펀트 타입으로 도핑되어 이루어질 수 있다. 도 1에 도시된 예에서, 기판(20)은 "P-타입" 반도체 기판이며, 예를 들면, 약 1.0 x 1015 세제곱센티미터 당 원자수(atoms per ㎤)의 농도의 붕소(B)로 도핑된다.
반도체 기판의 일부만이 도시되었지만, 기판(20)은, 예를 들면, 약 150, 200 또는 300 밀리미터의 지름을 갖는 반도체 웨이퍼일 수 있다는 것이 이해되어야 한다. 추가로, 상세히 도시되지는 않았지만, 기판(20)은 이 기술분야에서 널리 알려진 바와 같이 다수의 다이들로 나누어질 수 있다. 또한, 다음의 공정 단계들은 단지 기판(20)의 작은 부분 상에 형성되는 것으로 보여질 수 있지만, 각각의 단계들은 실질적으로 전체 기판(20) 또는 다수의 다이들 상에 동시에 형성될 수 있다는 것이 이해되어야 한다. 더욱이, 도시되지는 않았지만, 후술되는 공정 단계들은, 이 기술분야에서 잘 알려진 바와 같이, 다수의 포토레지스트 층들의 증착 및 노출에 의해 촉진될 수 있다.
도 2에 도시된 바와 같이, 매설층(28)이 먼저 기판(20)의 상부면(22)에 형성된다. 매설층(28)은 이온 주입을 이용하여 형성되고, 예를 들면, 약 1 내지 2 미 크론 사이의 두께(30)를 갖는다. 이온 주입 공정은, 널리 알려진 바와 같이, 매설층(28) 내의 기판(20)의 반도체 재료가 제2 도전성(예로, 제2 도펀트 타입)을 가지도록 변화시킨다. 일실시예에서, 매설층(28)은 약 1.0 x 1019 세제곱센티미터 당 원자수(atoms per ㎤)의 비교적 높은 농도의 안티몬(Sb)으로 도핑되는 "N-타입" 반도체 재료를 포함한다.
도 3에 도시된 바와 같이, 그 다음에 에피택셜층(32)이 기판(20)의 상부면(22) 상에 성장된다. 에피택셜층(32)은, 예를 들면, 2 내지 5 미크론 사이의 두께(34)를 가지며, 에피택셜층(32)의 반도체 재료는 제1 도전성(즉, P-타입)을 가질 수 있다. 본 발명의 일실시예에서, 에피택셜층(32)은, 예를 들면, 약 1.0 x 1015 세제곱센티미터 당 원자수(atoms per ㎤) 농도의 붕소로 도핑된다. 에피택셜층(32)도 역시 상부면(36)을 갖는다.
도 4 및 도 5를 참조하면, 그 다음에 에피택셜층(32)의 상부면(36) 위 또는 안에 STI(shallow trench isolation) 영역(38)이 형성된다. 이 기술분야에서는 널리 이해되는 바와 같이, STI 영역(38)은 에피택셜층(32)의 상부면(36)으로 트렌치를 에칭하고, 그 트렌치를 필드 옥사이드(field oxide)와 같은 절연 재료로 채움으로써 형성될 수 있다. STI 영역(38)은, 예를 들면, 0.3 내지 1 미크론 사이의 두께를 가질 수 있다. STI 영역의 폭은, 잘 알려진 바와 같이, 반도체 디바이스의 전압 요건들에 따라 알맞게 조절될 수 있으며, 통상적으로 0.5 내지 5 미크론 사이이다. 도 5에 상세히 도시된 바와 같이, STI 영역(38)은 에피택셜층(32)을 가로질 러 확장될 수 있다.
다음으로, 도 6 및 도 7에 도시된 바와 같이, STI 영역(38) 근처의 아래 부분의 에피택셜층(32) 내에 복수의 고전압 웰들(40)이 형성된다. 예시적인 실시예에서, 이 고전압 웰들(40)은 이온 주입을 이용하여 형성될 수 있고, P-타입 영역(42)과 N-타입 영역(44)을 포함한다. P-타입 영역(42)은 매설층(28)에 인접하고, 예를 들면, 2.0 x 1016 내지 6.0 x 1016 세제곱센티미터 당 원자수(atoms per ㎤) 사이 농도의 붕소로 도핑되어, 제1 도전성을 갖게 된다. P-타입 영역(42)은 약 1.5 미크론의 두께(46)를 가질 수 있다. 도 6에 도시된 바와 같이, N-타입 영역(44)은 동일한 고전압 웰(40) 안의 P-타입 영역(42)의 바로 위에 형성되고, 에피택셜층(32)의 상부면(36)으로 확장되어, STI 영역(38)을 둘러쌀 수 있다. N-타입 드리프트 영역(44)은 약 1.5 미크론의 두께(48)를 가질 수 있다. 도 7에 도시된 바와 같이, 고전압 웰들(40)은, 예를 들면, 1.5 내지 3 미크론 사이의 폭(50)을 가질 수 있고, STI 영역(38)이 확장되어 약 1 내지 2 미크론 사이의 거리(52)로 분리된 것과 동일한 방향으로 에피택셜층(32) 전체에서 이격될 수 있다. 상세히 도시되지는 않았지만, 이 기술분야에서 통상의 지식을 가진 자에게는 이해되는 바와 같이, P-타입 영역(42) 및 N-타입 드리프트 영역들은 하나의 공정 단계(즉, 단지 하나의 포토레지스트층만을 사용) 동안에 형성될 수 있다.
도 8에 도시된 바와 같이, 에피택셜층(32) 내의 고전압 웰들(40) 사이에 복수의 N-드리프트 확장부 또는 확장 영역들(54)이 형성된다. N-드리프트 확장 부(54)는 이온 주입을 이용하여 형성되고, 예를 들면, 5.0 x 1016 내지 8.0 x 1016 세제곱센티미터 당 원자수(atoms per ㎤) 사이 농도의 인(P)으로 도핑되어, 제2 도전성을 갖게 된다. 각각의 N-드리프트 확장부(54)는 각 쌍의 고전압 웰들(40) 안의 P-타입 영역(42)과 N-타입 드리프트 영역(44) 모두 사이에 측방향으로 인접하게 될 수 있다. 상세히 도시되지는 않았지만, N-드리프트 확장부(54) 및 고전압 웰(40)의 N-타입 드리프트 영역(44)은 함께 제1 반도체 영역을 형성하며, 이것은 모두 제2 도전성을 가질 수 있다. 따라서, 제1 반도체 영역은 반드시 위와 양 면들 모두에서 P-타입 영역(42)을 덮고, 매설형 "초접합(super-junction)"을 형성한다.
이제, 도 9를 참조하면, 바디 영역(56)(예로, P-바디)이 에피택셜층(32)의 상부면(36)에 다음으로 형성된다. 바디 영역(56)은 또한 이온 주입을 이용하여 형성될 수 있고, 제1 도전성을 갖는다. 바디 영역(56)은, 예를 들면, 약 2.0 x 1017 세제곱센티미터 당 원자수(atoms per ㎤) 농도의 붕소로 도핑될 수 있다. 바디 영역(56)은 약 1.6 미크론의 두께(58)를 자질 수 있고, 에피택셜층(32)의 상부면(36)을 가로질러 N-타입 드리프트 영역(44)과 바디 영역(56) 사이에 약 0.2 미크론의 간격(60)이 놓이도록 위치될 수 있다.
도 10을 참조하면, 게이트 유전체(62) 및 게이트 전극(64)이 에피택셜층(32)의 상부면 상에 형성된다. 도시된 바와 같이, 게이트 유전체(62) 및 게이트 전극(64)은 바디 영역(56)과 N-타입 드리프트 영역(44) 사이의 간격(60)을 가로질러 놓여서, 바디 영역(56), N-타입 드리프트 영역(44) 및 STI 영역(38)을 부분적으로 덮을 수 있다. 게이트 유전체(62)는 실리콘 옥사이드와 같은 절연 재료로 이루어질 수 있고, 예를 들면, 약 300 옹스트롬의 두께를 갖는다. 일실시예에서, 게이트 전극(64)은 폴리실리콘으로 이루어지며, 약 0.2 미크론의 두께를 갖는다. 게이트 전극(64)은, 예를 들면, 약 2.5 미크론의 게이트 길이(66)를 갖는다.
다음으로, 도 11에 도시된 바와 같이, 바디 영역(56) 내에 소스 접촉 영역(68)이 형성된다. 도시된 바와 같이, 소스 접촉 영역(68)은 에피택셜층(32)의 상부면(36)에서 게이트 유전체(62)에 인접하여 위치한다. 소스 접촉 영역(68)은, 예를 들면, 약 0.1 내지 1 미크론 사이의 두께(70)를 가질 수 있다. 소스 접촉 영역도 역시 이온 주입을 이용하여 형성될 수 있고, 예를 들면, 1.0 x 1016 내지 1.0 x 1018 세제곱센티미터 당 원자수(atoms per ㎤) 사이 농도의 인으로 도핑되어, N-타입 도전성을 갖게 된다.
도 12와 함께 도 11을 참조하면, 소스 접촉 영역(68)이 형성됨과 동시에, 게이트 전극(64)에 대향하는 면 위에 STI 영역(38)에 인접하고 고전압 웰(40)과 N-드리프트 확장부(54)을 가로지르는 에피택셜층(32)의 상부면(36)에 드레인 접촉 영역(78)이 형성된다. 드레인 접촉 영역(78)도 역시 N-타입 도전성을 갖는 이온 주입을 이용하여 형성될 수 있고, 예를 들면, 약 1.0 x 1020 세제곱센티미터 당 원자수(atoms per ㎤) 농도의 인 이온을 포함할 수 있다.
도 13에 도시된 바와 같이, 바디 접촉 영역(76)이 에피택셜층(32)의 상부면 에 다음으로 형성된다. 도시된 바와 같이, 접촉 영역(76)은 바디 영역(56) 내에서 소스 접촉 영역(68)에 인접하여 형성된다. 바디 접촉 영역(76)은 소스 접촉 영역(68)과 유사한 두께를 갖는다. 바디 접촉 영역(76)은 이온 주입을 이용하여 형성될 수 있고, 예를 들면, 약 1.0 x 1020 세제곱센티미터 당 원자수(atoms per ㎤) 농도의 붕소 이온을 포함하여, P-타입 도전성을 갖게 된다.
소스, 드레인 및 바디 접촉 영역들(68, 78, 76)의 형성은 실질적으로, 이 기술분야에서는 널리 이해되는 바와 같이, RESURF 구조의 형성을 완성할 수 있다. 이 기술분야에서 통상의 지식을 가진 자에게는 역시 이해될 수 있는 바와 같이, 고전압 웰(40)과 바디 영역(56)은 종종 대규모 디바이스를 위해 반복적인 패턴으로 연속하여(back-to-back) 배치된다. 추가로, 상세히 도시되거나 설명되지는 않았지만, 웰 영역 및 다른 접촉 영역들과 같은 그 밖의 소자들이 디바이스의 형성에 포함될 수 있다.
소스 접촉 영역(68)과 드레인 접촉 영역(78) 위에 실리사이드 영역들의 형성을 포함한 최종 공정 단계 후에, 기판(20)은 다양한 전자 또는 컴퓨팅 시스템들에 패키징되고 설치되는 반도체 칩들 또는 개별 마이크로전자 다이들로 잘려질 수 있다. 디바이스의 견고성(robustness)을 향상시키기 위해, 소스 접촉 영역(68)과 바디 접촉 영역(76) 위에 단일 실리사이드 영역을 형성하여 그들을 함께 전기적으로 단락(short)시키는 것은 이 기술분야에서는 통상의 관행이다. 본 발명의 일실시예에 따른 반도체 디바이스(80)(또는 마이크로전자 어셈블리)를 도시한 도 14 및 도 15에 도시된 바와 같이, 소스 및 바디 접촉 영역들(68, 76), 드레인 접촉 영역(78) 및 게이트 전극(64)에 대해 전기 커넥션(82)이 형성된다. 동작 중에, 반도체 디바이스, 특히, 고전압 웰(40) 및 N-드리프트 확장부의 구조로 인해, 전류가 소스 접촉 영역으로부터 드레인 접촉 영역으로 통과함에 따라, 전류가 디바이스로 더 깊게 확산된다.
따라서, 일실시예에 따르면, 고전압 N-웰(HVNW) 임플란트는 고전압 N-웰 부분 아래의 매설형 P-층을 포함하며, 여기서, P-층 부분은 HWNW 임플란트와 동일한 임플란트 체인으로 자기-정렬(self-aligned)될 수 있다. 덧붙여, 반도체 디바이스 아래에 고농도로 도핑된 매설층(예로, N-타입 매설층(NBL))이 제공되는데, 이것은 RESURF 동작을 강화시킨다. 다른 실시예에서는, 고농도 도핑된 매설층이 외부 금속(도시되지 않음)을 통해 디바이스의 드레인에 연결된다. 제3의 치수로, HVNW 층이 스트라이프로 형성되고, 별도의 N-드리프트 확장부(즉, NEXT) 임플란트가 HVNW 보다 더 깊게 추가되는데, 여기서, 별도의 N-드리프트 확장부는 그 밑에 P-층을 갖지 않는다. 대안적으로, 균일한 HVNW가 주입될 수 있고, 별도의 매설형 P-임플란트가 제3 치수의 스트라이프 형태로 부가될 수 있다. 결과적으로, 매설형 초접합층이 교번하는 N층과 P층으로 형성된다. NBL과 같은 깊이로 중간에 형성되는 깊은 NEXT 임플란트는 전류가 드리프트 영역 단면으로 더 깊게 확산되도록 하여, 디바이스의 Rds 온-저항을 개선할 수 있다.
전술한 반도체 디바이스의 하나의 이점은 매설형 초접합으로 인해 동작 중에 전류가 디바이스 전체에 보다 넓고 고르게 분배된다는 점이다. 따라서, 디바이스 의 항복 전압에 악영향을 주지않고 디바이스의 저항이 감소된다.
도 16은 본 발명의 다른 실시예에 따른 반도체 디바이스(84)를 도시한다. 이 반도체 디바이스(84)에서는, 도 1 내지 도 15에 도시된 실시예와는 달리, 매설층(86)이 디바이스(84)를 부분적으로만 가로질러 확장되고, 바디 영역(88) 아래의 디바이스(86) 부분에는 닿지 않는다. 따라서, 고전압 N-웰(HVNW) 임플란트가 고전압 N-웰 부분 아래의 매설형 P-층을 포함하며, 여기서, P-층 부분은 HVNW 임플란트와 동일한 임플란트 체인으로 자기-정렬될 수 있다. 추가로, 고농도 도핑된 매설층(예로, N-타입 매설층(NBL))이 디바이스 드리프트 영역 아래에만 제공되어, 디바이스의 RESURF 동작을 강화시킨다. 제3 치수로, HVNW 층이 스트라이프로 형성되고, 별도의 N-드리프트 확장부(즉, NEXT) 임플란트가 HVNW 보다 더 깊게 추가되는데, 여기서, 별도의 N-드리프트 확장부는 그 밑에 P-층을 갖지 않는다. 대안적으로, 균일한 HVNW가 주입될 수 있고, 별도의 매설형 P-임플란트가 제3 치수의 스트라이프 형태로 부가될 수 있다. 결과적으로, 매설형 초접합층이 교번하는 N층과 P층으로 형성된다. NBL과 같은 깊이로 중간에 형성되는 깊은 NEXT 임플란트는 전류가 드리프트 영역 단면으로 더 깊게 확산되도록 하여, 디바이스의 Rds 온-저항을 개선할 수 있다.
도 17은 본 발명의 또 다른 실시예에 따른 반도체 디바이스(90)를 도시한다. 주요 특징은 디바이스(84)가 매설층을 포함하지 않는다는 점이다. 대신에, P-타입 영역(92), N-타입 드리프트 영역(94) 및 N-드리프트 확장부(96)가 P-타입 기판(100) 상에 직접 성장된 에피택셜층(98) 내에 형성되었다. 도시된 바와 같이, N-드리프트 확장부(96)가 확장되어 P-바디(102)에 접촉한다. 따라서, 고전압 N-웰(HVNW) 임플란트가 고전압 N-웰 부분 아래의 매설형 P-층을 포함하며, 여기서, P-층 부분은 HVNW 임플란트와 동일한 임플란트 체인으로 자기-정렬될 수 있다. 본 실시예에서는, 고농도 도핑된 매설층(예로, N-타입 매설층(NBL))이 제공되지 않는다. 제3 치수로, HVNW 층이 스트라이프로 형성되고, 별도의 N-드리프트 확장부(즉, NEXT) 임플란트가 추가되는데, 이것은 HVNW보다 깊다. 대안적으로, 균일한 HVNW가 주입될 수 있고 별도의 매설형 P-임플란트는 제3 치수로 스트라이프의 형태로 추가될 수 있다. 그 결과, 매설형 초접합층은 대안적인 N 및 P 층으로 형성된다. 그 사이에 깊은 NEXT 임플란트를 갖고 HVNW보다 깊이 가게되면, 전류가 드리프트 영역 단면으로 깊이 확산되고 따라서 디바이스의 Rds 온-저항을 개선하도록 할 수 있다.
다른 실시예들은 상이한 농도에서 상이한 도펀트를 사용할 수 있다. 제1 도펀트 및 도전형으로서 P-타입을, 제2 도펀트 및 도전형으로서 N-타입을 지칭하도록 상술했지만, 업계에서 공통적으로 이해되는 바와 같이, 다양한 영역의 도펀트 타입이 전환될 수 있음이 이해되어야 한다.
본 발명은 반도체 디바이스를 제공한다. 반도체 디바이스는 제1 도펀트 타입을 갖는 반도체 기판을 포함할 수 있다. 반도체 기판 내의 제1 반도체 영역은 복수의 제1 및 제2 부분을 가질 수 있다. 제1 부분은 제1 두께를 가질 수 있고, 제2 부분은 제2 두께를 가질 수 있다. 제1 반도체 영역은 제2 도펀트 타입을 가질 수 있다. 반도체 기판 내의 복수의 제2 반도체 영역은, 각각 제1 반도체 영역의 제1 부분의 다른 하나 직접 아래 및 직접 위에 중의 적어도 하나에, 및 제1 반도체 영역의 제2 부분의 별도의 쌍들 사이에 측방향으로 위치할 수 있다. 반도체 기판 내의 제3 반도체 영역은 제1 도펀트 타입을 가질 수 있다. 게이트 전극은 제1 반도체 영역의 적어도 일부 및 제3 반도체 영역의 적어도 일부 위 일 수 있다. 제1 반도체 영역의 제2 부분들 사이에 측방향으로 배치된 복수의 제2 반도체 영역들은 매설형 초접합층을 형성할 수 있다.
제1 반도체 영역의 각각의 제1 부분은 제1 반도체 영역의 제1 부분의 각각의 쌍들 사이에 측방향으로 위치할 수 있다. 제1 반도체 영역의 제1 부분의 각각은 제1 반도체 영역의 제2 부분의 각각의 쌍에 인접할 수 있다. 각각의 제2 반도체 영역은 제1 반도체 영역의 제1 부분의 각각 및 제1 반도체 영역의 제2 부분의 각각의 쌍에 인접할 수 있다. 각 제2 반도체 영역은 제1 반도체 영역의 각 제1 부분 아래에 직접 위치될 수 있다.
반도체 디바이스는 반도체 기판 내에서 제3 반도체 영역에 인접하는 소스 접촉 영역을 더 포함할 수 있다. 소스 접촉 영역은 제2 도펀트 타입을 가질 수 있다. 반도체 디바이스는 반도체 기판 내에서 제1 반도체 영역에 인접하는 드레인 접촉 영역을 더 포함할 수 있다. 드레인 접촉 영역은 제2 도펀트 타입을 가질 수 있다.
반도체 디바이스는 반도체 기판 내에서 제3 반도체 영역에 인접하게 제4 반도체 영역을 더 포함할 수 있다. 제4 반도체 영역은 제1 도펀트 타입을 가질 수 있다.
게이트 전극은 제4 반도체 영역에 대향하는 소스 접촉 영역의 면 위에 인접하게 형성될 수 있다. 제1 도펀트 타입은 P-타입일 수 있고, 제2 도펀트 타입은 N-타입일 수 있다.
본 발명의 다른 실시예는 반도체 디바이스를 제공한다. 반도체 디바이스는 제1 도펀트 타입을 갖는 제1 반도체 층, 상기 제1 반도체 층 위에 제2 도펀트 타입을 갖는 제2 반도체 층, 및 제2 반도체 층 위에 제3 반도체 층을 포함할 수 있다. 제3 반도체 층 내의 제1 반도체 영역은 제1, 제2 및 제3 부분들과 제2 도펀트 타입을 가질 수 있다. 제3 반도체 층 내의 제2 반도체 영역은 제1 반도체 영역과 제2 반도체 층 사이에 존재하고, 제1 도펀트 타입을 가질 수 있다. 제1 및 제2 반도체 영역은, 제1 반도체 영역의 제1 및 제2 부분이 제2 반도체 영역에 대해 측방향으로 대향하는 면들에 놓이고, 제1 반도체 영역의 제3 부분이 제2 반도체 영역의 바로 아래와 바로 위 중 적어도 하나가 되는 형태와 위치로 형성될 수 있다. 제3 반도체 층 내의 제3 반도체 영역은 제2 반도체 영역 위가 될 수 있고, 제1 도펀트 타입을 가질 수 있다. 제4 반도체 영역은 제3 반도체 영역에 인접한 제3 반도체 층 내에 있을 수 있고, 제1 도펀트 타입을 갖는다. 소스 접촉 영역은 제3 반도체 영역에 인접하고 제4 반도체 영역에 인접하는 제3 반도체 층 내에 있을 수 있고, 제2 농도의 제2 도펀트 타입을 가질 수 있다. 드레인 접촉 영역은 제1 반도체 영역에 인접하는 제3 반도체 층 내에 있을 수 있고, 제2 도펀트 타입을 갖는다. 게이트 전극은 제1 반도체 영역의 적어도 일부분과 제3 반도체 영역의 적어도 일부분 위, 및 제4 반도체 영역에 대향하는 소스 접촉 영역의 면 위에 인접한 부분일 수 있다. 제1 반도체 영역의 제1 부분과 제2 부분 사이에 측방향으로 배치되는 제2 반도체 영역은 매설형 초접합을 형성할 수 있다.
제1 반도체 영역의 제1, 제2 및 제3 부분들은 제2 반도체 영역에 인접할 수 있다. 제1 반도체 영역의 제3 부분은 제2 반도체 영역의 바로 위일 수 있다. 제1 반도체 영역의 제3 부분은 제1 반도체 영역의 제1 및 제2 부분에 인접할 수 있다. 제1 도펀트 타입은 P-타입일 수 있고, 제2 도펀트 타입은 N-타입일 수 있다.
본 발명은 또한 반도체 디바이스를 형성하기 위한 방법을 제공한다. 제1 반도체 영역은 복수의 제1 및 제2 부분들을 가질 수 있다. 제1 부분들은 제1 두께를 가지며, 제2 부분들은 제2 두께를 가질 수 있다. 제1 반도체 영역은 제2 도펀트 타입을 가질 수 있다. 복수의 제2 반도체 영역들이 반도체 기판 내에 형성될 수 있다. 각각의 제2 반도체 영역은 제1 반도체 영역의 제1 부분들 중 각 부분의 바로 아래와 바로 위 중 적어도 하나와, 제1 반도체 영역의 제2 부분들의 각 쌍 사이에 측방향으로 위치될 수 있다. 제3 반도체 영역이 반도체 기판 내에 형성될 수 있고, 제1 도펀트 타입을 갖는다. 게이트 전극이 제1 반도체 영역의 적어도 일부분과 제3 반도체 영역의 적어도 일부분 위에 형성될 수 있다. 제1 반도체 영역들의 제2 부분들 사이에 측방향으로 배치되는 복수의 제2 반도체 영역들은 매설형 초접합을 형성할 수 있다.
각각의 제1 반도체 영역의 각 제1 부분은 제1 반도체 영역의 제2 부분들의 각 쌍 사이에 인접하게 측방향으로 위치될 수 있다. 각각의 제2 반도체 영역은 제1 반도체 영역의 각 제1 부분과 제1 반도체 영역의 제2 부분들의 각 쌍에 인접할 수 있다.
상기 방법은 반도체 기판 내에서 제3 반도체 영역에 인접하게 소스 접촉 영역을 형성하는 단계를 더 포함할 수 있다. 소스 접촉 영역은 제2 도펀트 타입을 가질 수 있다. 상기 방법은 반도체 기판 내에서 제1 반도체 영역에 인접하게 드레인 접촉 영역을 형성하는 단계를 더 포함할 수 있다. 드레인 접촉 영역은 제2 도펀트 타입을 가질 수 있다. 제1 도펀트 타입은 P-타입일 수 있고, 제2 도펀트 타입은 N-타입일 수 있다.
적어도 하나의 예시적인 실시예가 앞의 상세한 설명에서 제시되었지만, 다수의 변형예들이 존재한다는 것이 이해되어야 한다. 또한 예시적인 실시예 또는 실시예들은 단지 예일 뿐이며, 본 발명의 범위, 적용성 또는 구성을 어떤 방식으로든 제한하려고 의도되지는 않는다는 것이 이해되어야 한다. 오히려, 전술한 상세한 설명은 본 발명의 예시적인 실시예를 구현하기 위한 편리한 로드 맵을 이 기술분야의 당업자들에게 제공할 것이며, 첨부된 특허청구범위와 그것의 법적 등가물들에 제시된 바와 같은 본 발명의 범위에서 벗어나지 않는 한, 예시적인 실시예에서 설명된 요소들의 배열 및 기능에서 다양한 변화가 이루어질 수 있다는 것이 이해될 것이다.

Claims (20)

  1. 반도체 디바이스로서,
    제1 도펀트 타입을 갖는 반도체 기판과,
    상기 반도체 기판의 상부 표면 상의 에피택셜층과,
    상기 에피택셜층 내에서 복수의 제1 부분들 및 제2 부분들을 갖는 제1 반도체 영역과 - 상기 제2 부분들은 상기 제1 부분들에 측방향으로(laterally) 인접하고, 상기 제1 부분들은 제1 두께를 가지고, 상기 제2 부분들은 상기 제1 두께보다 큰 제2 두께를 가지며, 상기 제1 반도체 영역은 제2 도펀트 타입의 제1 농도를 가짐 -,
    상기 에피택셜층 내의 복수의 제2 반도체 영역들과 - 각각의 제2 반도체 영역은 상기 제1 반도체 영역의 제1 부분들 중 하나의 제1 부분 바로 아래에, 상기 제1 반도체 영역의 제2 부분들의 각 쌍 사이에 측방향으로 위치하고, 상기 제2 반도체 영역들은 상기 제1 도펀트 타입을 가짐 -,
    상기 에피택셜층 내 및 상기 에피택셜층의 표면에서 상기 제1 반도체 영역에 인접하는 접촉 영역과 - 상기 접촉 영역은 상기 제2 도펀트 타입의 제2 농도를 가지고, 상기 제2 농도는 상기 제1 농도와 실질적으로 상이함 -,
    상기 에피택셜층 내의 제3 반도체 영역과 - 상기 제3 반도체 영역은 상기 제1 도펀트 타입을 가짐 -,
    상기 제1 반도체 영역의 적어도 일 부분 및 상기 제3 반도체 영역의 적어도 일 부분 위의 게이트 전극 - 상기 제1 반도체 영역은 매설형 초접합(buried super-junction)을 형성하기 위하여 상기 복수의 제2 반도체 영역들을 덮음 -
    을 포함하는 반도체 디바이스.
  2. 제1항에 있어서,
    상기 제1 반도체 영역의 각각의 제1 부분은 상기 제1 반도체 영역의 제2 부분들의 각각의 쌍 사이에 측방향으로 위치되는 반도체 디바이스.
  3. 제2항에 있어서,
    상기 제1 반도체 영역의 각각의 제1 부분은 상기 제1 반도체 영역의 제2 부분들의 각각의 쌍에 인접하는 반도체 디바이스.
  4. 제3항에 있어서,
    각각의 제2 반도체 영역은 상기 제1 반도체 영역의 각각의 제1 부분과 상기 제1 반도체 영역의 제2 부분들의 각각의 쌍에 인접하는 반도체 디바이스.
  5. 제1항에 있어서,
    상기 접촉 영역은 드레인 접촉 영역이고, 상기 반도체 디바이스는 상기 에피택셜층 내에서 상기 제3 반도체 영역에 인접하는 소스 접촉 영역을 더 포함하고, 상기 소스 접촉 영역은 제2 도펀트 타입을 가지는 반도체 디바이스.
  6. 제5항에 있어서,
    상기 드레인 접촉 영역은 상기 제1 반도체 영역의 제1 부분들 및 상기 각각의 제2 반도체 영역들 중 적어도 일부 위에 직접 연장하는 반도체 디바이스.
  7. 제6항에 있어서,
    상기 반도체 기판 내에서 상기 제3 반도체 영역에 인접하는 제4 반도체 영역 - 상기 제4 반도체 영역은 상기 제1 도펀트 타입을 가짐 -
    을 더 포함하는 반도체 디바이스.
  8. 제7항에 있어서,
    상기 게이트 전극은 상기 제4 반도체 영역에 대향하는 상기 소스 접촉 영역의 일 면에 측방향으로 배치되는 반도체 디바이스.
  9. 제8항에 있어서,
    상기 제1 도펀트 타입은 P-타입이고, 상기 제2 도펀트 타입은 N-타입인 반도체 디바이스.
  10. 반도체 디바이스로서,
    제1 도펀트 타입을 갖는 제1 반도체 층과,
    상기 제1 반도체 층 위의 제2 반도체 층과 - 상기 제2 반도체 층은 제2 도펀트 타입을 가짐 -,
    상기 제2 반도체층 위의 에피택셜층과,
    상기 에피택셜층 내의 제1 반도체 영역과 - 상기 제1 반도체 영역은 제1, 제2, 및 제3 부분들을 가지고 상기 제2 도펀트 타입의 제1 농도를 가지고, 상기 제1, 제2, 및 제3 부분들은 서로 측방향으로 인접하고, 상기 제3 부분은 상기 제1 및 제2 부분들의 두께보다 작은 두께를 가짐 -,
    상기 제1 반도체 영역과 상기 제2 반도체 층 사이에서의 상기 에피택셜층 내의 제2 반도체 영역과 - 상기 제2 반도체 영역은 상기 제1 도펀트 타입을 가지고, 상기 제1 및 제2 반도체 영역들은, 상기 제1 반도체 영역의 상기 제1 및 제2 부분들이 상기 제2 반도체 영역의 측방향으로 대향하는 면들에 놓이고 상기 제1 반도체 영역의 상기 제3 부분이 상기 제2 반도체 영역의 바로 위에 위치하도록 형성 배치됨 -,
    상기 제2 반도체 영역 위의 상기 에피택셜층 내의 제3 반도체 영역과 - 상기 제3 반도체 영역은 상기 제1 도펀트 타입을 가짐 -,
    상기 제3 반도체 영역에 인접한 상기 에피택셜층 내의 제4 반도체 영역과 - 상기 제4 반도체 영역은 상기 제1 도펀트 타입을 가짐 -,
    상기 제3 반도체 영역에 인접하고 상기 제4 반도체 영역에 인접한 상기 에피택셜층 내의 소스 접촉 영역과 - 상기 소스 접촉 영역은 상기 제2 도펀트 타입의 제2 농도를 가짐 -,
    상기 에피택셜층 내에서 상기 제1 반도체 영역에 인접하고 상기 제2 반도체 영역 위에 있는 드레인 접촉 영역과 - 상기 드레인 접촉 영역은 상기 제2 도펀트 타입의 제2 농도를 가지고, 상기 제2 농도는 상기 제1 농도와 실질적으로 상이함 -,
    상기 제1 반도체 영역의 적어도 일부분 및 상기 제3 반도체 영역의 적어도 일부분 위의 게이트 전극 - 상기 게이트 전극은 상기 제4 반도체 영역에 대향하는 상기 소스 접촉 영역의 일 면에 측방향으로 배치되고, 상기 제2 반도체 영역은 매설형 초접합을 형성하기 위하여 상기 제1 반도체 영역의 상기 제1 및 제2 부분들 사이에 측방향으로 배치됨 -
    을 포함하는 반도체 디바이스.
  11. 제10항에 있어서,
    상기 제1 반도체 영역의 상기 제1, 제2, 및 제3 부분들은 상기 제2 반도체 영역 및 드레인 접촉 영역에 인접하는 반도체 디바이스.
  12. 제11항에 있어서,
    상기 드레인 접촉 영역은 상기 제1 반도체 영역의 상기 제1, 제2, 및 제3 부분들 바로 위로 연장하는 반도체 디바이스.
  13. 제12항에 있어서,
    상기 제1 반도체 영역의 상기 제3 부분은 상기 제1 반도체 영역의 상기 제1 및 제2 부분들에 인접하는 반도체 디바이스.
  14. 제13항에 있어서,
    상기 제1 도펀트 타입은 P-타입이고, 상기 제2 도펀트 타입은 N-타입인 반도체 디바이스.
  15. 반도체 디바이스를 구성하는 방법으로서,
    반도체 기판 상의 에피택셜층에 제1 반도체 영역을 형성하는 단계와 - 상기 제1 반도체 영역은 복수의 제1 부분들 및 제2 부분들을 가지고, 상기 제2 부분들은 상기 제1 부분들에 측방향으로 인접하고, 상기 제1 부분들은 제1 두께를 가지고, 상기 제2 부분들은 상기 제1 두께보다 큰 제2 두께를 가지며, 상기 반도체 기판은 제1 도펀트 타입을 가지고, 상기 제1 반도체 영역은 제2 도펀트 타입의 제1 농도를 가짐 -,
    상기 에피택셜층 내에 복수의 제2 반도체 영역들을 형성하는 단계와 - 각각의 제2 반도체 영역은 상기 제1 반도체 영역의 상기 제1 부분들 중 하나의 제1 부분 바로 아래에, 상기 제1 반도체 영역의 상기 제2 부분들의 각 쌍 사이에 측방향으로 위치함 -,
    상기 에피택셜층 내 및 상기 에피택셜층의 표면에서 상기 제1 반도체 영역에 인접하는 접촉 영역을 형성하는 단계와 - 상기 접촉 영역은 상기 제2 도펀트 타입의 제2 농도를 가지고, 상기 제2 농도는 상기 제1 농도와 실질적으로 상이함 -,
    상기 에피택셜층 내에 제3 반도체 영역을 형성하는 단계와 - 상기 제3 반도체 영역은 상기 제1 도펀트 타입을 가짐 -,
    상기 제1 반도체 영역의 적어도 일 부분 및 상기 제3 반도체 영역의 적어도 일 부분 위에 게이트 전극을 형성하는 단계 - 상기 제1 반도체 영역은 매설형 초접합을 형성하기 위하여 상기 복수의 제2 반도체 영역들을 덮음 -
    를 포함하는 반도체 디바이스 구성 방법.
  16. 제15항에 있어서,
    상기 제1 반도체 영역의 각각의 제1 부분은 상기 제1 반도체 영역의 제2 부분들의 각각의 쌍 사이에 측방향으로 배치되고 인접하는 반도체 디바이스 구성 방법.
  17. 제16항에 있어서,
    각각의 제2 반도체 영역은 상기 제1 반도체 영역의 각각의 제1 부분 및 상기 제1 반도체 영역의 제2 부분들의 각각의 쌍에 인접하는 반도체 디바이스 구성 방법.
  18. 제15항에 있어서,
    상기 접촉 영역은 상기 제1 반도체 영역의 제1 및 제2 부분들 및 상기 각각의 제2 반도체 영역들 중 적어도 일부 위의 드레인 접촉 영역이며, 상기 방법은, 상기 반도체 기판 내에서 상기 제3 반도체 영역에 인접하는 소스 접촉 영역을 형성하는 단계를 더 포함하며, 상기 소스 접촉 영역은 상기 제2 도펀트 타입을 갖는 반도체 디바이스 구성 방법.
  19. 제18항에 있어서,
    상기 제1 도펀트 타입은 P-타입이고, 상기 제2 도펀트 타입은 N-타입인 반도체 디바이스 구성 방법.
  20. 삭제
KR1020087023448A 2006-03-27 2007-02-28 반도체 디바이스 및 그 형성 방법 KR101336534B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/390,796 2006-03-27
US11/390,796 US7550804B2 (en) 2006-03-27 2006-03-27 Semiconductor device and method for forming the same
PCT/US2007/062923 WO2007112171A2 (en) 2006-03-27 2007-02-28 Semiconductor device and method for forming the same

Publications (2)

Publication Number Publication Date
KR20090003268A KR20090003268A (ko) 2009-01-09
KR101336534B1 true KR101336534B1 (ko) 2013-12-03

Family

ID=38532438

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087023448A KR101336534B1 (ko) 2006-03-27 2007-02-28 반도체 디바이스 및 그 형성 방법

Country Status (3)

Country Link
US (1) US7550804B2 (ko)
KR (1) KR101336534B1 (ko)
WO (1) WO2007112171A2 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101145786B1 (ko) * 2009-12-30 2012-05-16 에스케이하이닉스 주식회사 정전기 방전 보호 장치
JP5492610B2 (ja) * 2010-03-11 2014-05-14 パナソニック株式会社 半導体装置及びその製造方法
WO2014174741A1 (ja) * 2013-04-26 2014-10-30 パナソニックＩｐマネジメント株式会社 半導体装置
CN104617139B (zh) * 2013-11-05 2017-08-08 上海华虹宏力半导体制造有限公司 Ldmos器件及制造方法
US9324786B2 (en) * 2014-04-11 2016-04-26 Vanguard International Semiconductor Corporation Semiconductor device and method for fabricating the same
TWI582939B (zh) * 2014-06-16 2017-05-11 旺宏電子股份有限公司 半導體結構
US20150372134A1 (en) * 2014-06-23 2015-12-24 Macronix International Co., Ltd. Semiconductor structure and method for manufacturing the same
CN105633153B (zh) * 2014-11-06 2019-01-11 比亚迪股份有限公司 超级结半导体器件及其形成方法
CN105762192B (zh) * 2014-12-19 2019-01-29 北大方正集团有限公司 横向高压半导体器件
US10153213B2 (en) * 2015-08-27 2018-12-11 Semiconductor Components Industries, Llc Process of forming an electronic device including a drift region, a sinker region and a resurf region
CN107808902B (zh) * 2017-09-11 2021-06-18 西安电子科技大学 一种具有多环电场调制衬底的宽带隙半导体横向双扩散晶体管
CN107623039A (zh) * 2017-09-11 2018-01-23 西安电子科技大学 一种具有横纵向电场同时优化宽带隙半导体横向双扩散晶体管
CN108767013A (zh) * 2018-06-05 2018-11-06 电子科技大学 一种具有部分埋层的sj-ldmos器件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6724040B2 (en) 1996-01-22 2004-04-20 Fuji Electric Co., Ltd. Semiconductor device
US20050017300A1 (en) 2003-07-11 2005-01-27 Salama C. Andre T. Super junction / resurf ldmost (sjr-LDMOST)
US6882023B2 (en) 2002-10-31 2005-04-19 Motorola, Inc. Floating resurf LDMOSFET and method of manufacturing same
US20060001057A1 (en) 2004-06-30 2006-01-05 Khemka Vishnu K Schottky device and method of forming

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4354596B2 (ja) * 1999-12-10 2009-10-28 シャープ株式会社 半導体記憶装置の製造方法及び半導体記憶装置
US6773997B2 (en) * 2001-07-31 2004-08-10 Semiconductor Components Industries, L.L.C. Method for manufacturing a high voltage MOSFET semiconductor device with enhanced charge controllability
US6777746B2 (en) * 2002-03-27 2004-08-17 Kabushiki Kaisha Toshiba Field effect transistor and application device thereof
US6876035B2 (en) * 2003-05-06 2005-04-05 International Business Machines Corporation High voltage N-LDMOS transistors having shallow trench isolation region
JP2006005275A (ja) * 2004-06-21 2006-01-05 Toshiba Corp 電力用半導体素子

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6724040B2 (en) 1996-01-22 2004-04-20 Fuji Electric Co., Ltd. Semiconductor device
US6882023B2 (en) 2002-10-31 2005-04-19 Motorola, Inc. Floating resurf LDMOSFET and method of manufacturing same
US20050017300A1 (en) 2003-07-11 2005-01-27 Salama C. Andre T. Super junction / resurf ldmost (sjr-LDMOST)
US20060001057A1 (en) 2004-06-30 2006-01-05 Khemka Vishnu K Schottky device and method of forming

Also Published As

Publication number Publication date
KR20090003268A (ko) 2009-01-09
WO2007112171A3 (en) 2008-08-21
US20070221967A1 (en) 2007-09-27
US7550804B2 (en) 2009-06-23
WO2007112171A2 (en) 2007-10-04

Similar Documents

Publication Publication Date Title
KR101336534B1 (ko) 반도체 디바이스 및 그 형성 방법
US7087959B2 (en) Metal-oxide-semiconductor device having an enhanced shielding structure
US5929481A (en) High density trench DMOS transistor with trench bottom implant
TWI609486B (zh) 高壓半導體裝置
EP0580452B1 (en) Field effect trench transistor having lightly doped epitaxial region on the surface portion thereof
US7692239B2 (en) MIS-type semiconductor device
KR101210014B1 (ko) Ｍｏｓ 장치, ｍｏｓ 장치 제조 방법 및 집적 회로
EP1162664A1 (en) Lateral semiconductor device with low on-resistance and method of making the same
US7067877B2 (en) MIS-type semiconductor device
US20060220156A1 (en) Semiconductor device and method for manufacturing same
KR20040030836A (ko) 반도체 장치의 제조 방법 및 셀룰러 쇼트키 정류기
KR100883795B1 (ko) 대칭적인 트렌치 ｍｏｓｆｅｔ 디바이스 및 그 제조 방법
JP2003101022A (ja) 電力用半導体素子
US7436025B2 (en) Termination structures for super junction devices
US20190165092A1 (en) Method of manufacturing semiconductor device
US10090408B2 (en) Semiconductor device and method of manufacturing semiconductor device
KR102100863B1 (ko) SiC MOSFET 전력 반도체 소자
US10910493B2 (en) Semiconductor device and method of manufacturing the same
JP2024511552A (ja) 信頼性及び導通が向上したトレンチ型パワー・デバイス
US20190058038A1 (en) Forming a Superjunction Transistor Device
US20080203470A1 (en) Lateral compensation component
US10607880B2 (en) Die with buried doped isolation region
US20220130996A1 (en) Gate trench power semiconductor devices having improved deep shield connection patterns
US10672903B2 (en) Semiconductor device with drain active area
KR20160110022A (ko) 반도체 장치 및 반도체 장치의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20181112

Year of fee payment: 6