CN105633153B - 超级结半导体器件及其形成方法 - Google Patents

Abstract

本发明公开了一种超级结半导体器件及其形成方法。该超级结半导体器件包括：半导体衬底；位于半导体衬底之上的埋层，埋层包括交替排列的、沿第一方向延伸的多个P型条状埋区和多个N型条状埋区；位于埋层之上的超级结器件层，超级结器件层底部包括交替排列的、沿第二方向延伸的多个P型条状掺杂区和多个N型条状掺杂区，其中第一方向与第二方向相交。本发明的超级结半导体器件具有耐压性能好、结构简单、制造成本低等优点。

Description

超级结半导体器件及其形成方法

技术领域

本发明涉及半导体器件制造技术领域，具体涉及一种超级结半导体器件及其形成方法。

背景技术

VDMOS(vertical double-diffusion metal-oxide-semiconductor,垂直双扩散金属氧化物半导体结构)器件是新一代功率半导体器件，在电力电子领域得到了广泛的应用。

图1为传统的功率VDMOS器件的元胞示意图，其中：N型外延层通过背面电极引出，作为漏电极(Drain)；P型阱区(P-body)通过表面P+、N+引出，作为源电极(Source)；P型阱区之间的外延层上设有栅电极，与N型外延层间有绝缘介质间隔。器件工作截止态时，源极接地，漏极加正电压，所加电压主要由P-body和N外延层形成的PN结承担；随着所加电压的增大，电场随之升高；当电场最高点达到击穿电压Ec时，器件就发生击穿。图2为图1所示器件击穿时沿a-c处的电场分布。由半导体物理可知，电压为电场的积分，因此，图2中的阴影部分的面积就是击穿电压的值。

为了提高功率VDMOS器件的耐压性能，技术人员提出了一种具有超极结结构的功率VDMOS器件。图3为具有超极结结构的功率VDMOS器件的元胞结构示意图。超级结结构形成于器件的漂移层内。该漂移层内包括N型导电类型柱(简称“N柱”)和P型导电类型柱(简称“P柱”)，N柱和P柱交替邻接设置而成的多个P-N柱对形成超结结构。N柱具有N导电类型杂质，P柱具有P导电类型杂质，而且，N柱的杂质量与P柱的杂质量保持一致。当具有超结结构的器件反向截止时，超结结构中的N柱和P柱分别被耗尽，耗尽层从每个N柱和P柱间的P-N结界面延伸，由于N柱内的杂质量与P柱内的杂质量相等，因此耗尽层延伸并完全耗尽N柱与P柱，从而支持器件耐压。由于交替邻接排列的P柱和N柱能够形成电场平衡，可以降低掺外延杂浓度，即器件的导通电阻极大减小。在理论上的理想情况下，其击穿时沿a-b-c处的电场分布如图4所示。显然地，图4中阴影部分的面积明显大于图2中的阴影部分的面积，这说明增设了超级结结构之后提高了器件的击穿电压值。因此，具有超结结构的半导体功率器件具有高耐压和低导通电阻的电学特性。

由上可知，超级结器件的击穿电压主要由形成电场平衡的P柱和N柱的深度决定。但现有技术中欲形成较深的P柱和N柱，其工艺过程中的一致性和稳定性较难控制，并且制造成本昂贵，不利于产品性价比的提高。

发明内容

本发明旨在至少在一定程度上解决如何低成本地、通过形成P柱或N柱来提高器件击穿电压的技术问题。为此，本发明的目的在于提出一种具有埋层结构的超级结半导体器件及其形成方法。

根据本发明第一方面实施例的超级结半导体器件，可以包括：半导体衬底；位于所述半导体衬底之上的埋层，所述埋层包括交替排列的、沿第一方向延伸的多个P型条状埋区和多个N型条状埋区；位于所述埋层之上的超级结器件层，所述超级结器件层底部包括交替排列的、沿第二方向延伸的多个P型条状掺杂区和多个N型条状掺杂区，其中所述第一方向与所述第二方向相交。

根据本发明实施例的超级结半导体器件中，通过增设具有交替邻接的P型条状埋区和N型条状埋区的埋层，相当于对原本的超级结器件层中的P型条状掺杂区和N型条状掺杂区进行了局部的纵向延伸，整个器件中的P柱和N柱的厚度增加，从而提高了整个器件的耐压性能。该超级结器件还具有结构简单，制造成本低等优点。

另外，根据本发明上述实施例的超级结半导体器件还可以具有如下附加的技术特征：

在本发明的一个实施例中，所述第一方向与所述第二方向垂直。

在本发明的一个实施例中，所述P型条状埋区或所述N型条状埋区的深度与宽度的比值不超过10

在本发明的一个实施例中，所述多个P型条状埋区的厚度、所述多个N型条状埋区的厚度均与所述埋层厚度相等。

根据本发明第二方面实施例的超级结半导体器件的形成方法，可以包括步骤：提供半导体衬底；在所述半导体衬底之上形成第一导电类型的外延层，然后在所述外延层中刻蚀相互平行的、沿第一方向延伸的多个沟槽，然后沉积第二导电类型材料填满所述多个沟槽，从而在所述半导体衬底之上形成交替排列的、沿第一方向延伸的多个P型条状埋区和多个N型条状埋区；形成超级结器件层，所述超级结器件层底部包括交替排列的、沿第二方向延伸的多个P型条状掺杂区和多个N型条状掺杂区，其中所述第一方向与所述第二方向相交。

根据本发明实施例的超级结器件的形成方法，通过在现有的超级结器件的超级结结构底部增设具有交替邻接的P型条状埋区和N型条状埋区的埋层，相当于对原本的超级结器件层中的P型条状掺杂区和N型条状掺杂区进行了局部的纵向延伸，整个器件中的P柱和N柱的厚度增加，从而提高了整个器件的耐压性能。该超级结器件的形成方法还具有简单易行，与现有工艺兼容等优点。

另外，根据本发明上述实施例的超级结半导体器件的形成方法还可以具有如下附加的技术特征：

在本发明的一个实施例中，所述第一方向与所述第二方向垂直。

在本发明的一个实施例中，所述P型条状埋区或所述N型条状埋区的深度与宽度的比值不超过10。

在本发明的一个实施例中，所述沟槽的深度与所述外延层的厚度相等。

根据本发明第三方面实施例的超级结半导体器件的形成方法，可以包括步骤：提供半导体衬底；沉积第一导电类型材料以形成外延薄层，然后在所述外延薄层中的多个相互平行的、沿第一方向延伸的条状区域内注入第二导电类型杂质，重复执行本步骤多次以得到垂直方向上堆叠的多个所述外延薄层；对多个所述外延薄层退火，以使多个外延薄层中的具有第二导电类型杂质区域连成整体，从而在所述半导体衬底之上形成交替排列的、沿第一方向延伸的多个P型条状埋区和多个N型条状埋区；形成超级结器件层，所述超级结器件层底部包括交替排列的、沿第二方向延伸的多个P型条状掺杂区和多个N型条状掺杂区，其中所述第一方向与所述第二方向相交。

根据本发明实施例的超级结器件的形成方法，通过在现有的超级结器件的超级结结构底部增设具有交替邻接的P型条状埋区和N型条状埋区的埋层，相当于对原本的超级结器件层中的P型条状掺杂区和N型条状掺杂区进行了局部的纵向延伸，整个器件中的P柱和N柱的厚度增加，从而提高了整个器件的耐压性能。该超级结器件的形成方法还具有简单易行，与现有工艺兼容等优点。

另外，根据本发明上述实施例的超级结半导体器件的形成方法还可以具有如下附加的技术特征：

在本发明的一个实施例中，所述第一方向与所述第二方向垂直。

在本发明的一个实施例中，所述P型条状埋区或所述N型条状埋区的深度与宽度的比值不超过10。

在本发明的一个实施例中，所述第二导电类型杂质的注入深度与所述外延薄层的厚度相等。

附图说明

图1为传统的普通功率VDMOS器件的元胞结构示意图。

图2为图1所示器件击穿时沿图1中a-c处的电场分布示意图。

图3为现有的具有超级结结构的功率VDMOS器件的元胞结构示意图。

图4为图3所示器件在理论情况下其击穿时沿图3中a-b-c处的电场分布示意图。

图5为具体实施示例一本发明沟槽栅型MOSFET器件的三维结构示意图。

图6为如图5所示器件的A-A’剖面示意图。

图7为如图5所示器件的B-B’剖面示意图。

图8为具体实施示例二本发明平面栅型MOSFET器件的三维结构示意图。

图9为如图8所示器件C-C’的剖面示意图。

图10为如图8所示器件D-D’的剖面示意图。

图11a至图11b为通过沟槽刻蚀和外延填充工艺形成埋层的过程示意图。

图12a至图12b为通过多次外延、光刻和注入工艺形成埋层的过程示意图。

图13a至图13e为通过沟槽刻蚀和外延填充工艺形成超级结器件层的过程示意图。

图14a至图14d为通过多次外延、光刻和注入工艺形成超级结器件层的过程示意图。

图15为本发明实施例的超级结半导体器件的形成方法的流程示意图。

图16a至图16d为本发明实施例的超级结半导体器件的形成方法的具体过程示意图。

图17为本发明第一具体实施例的超级结半导体器件的形成方法的流程示意图。

图18为本发明第二具体实施例的超级结半导体器件的形成方法的流程示意图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。

本发明第一方面提出一种超级结半导体器件，可以包括：半导体衬底1、位于半导体衬底1之上的埋层2，以及位于埋层2之上的超级结器件层3。埋层2包括交替排列的、沿第一方向延伸的多个P型条状埋区和多个N型条状埋区，P型条状埋区和N型条状埋区的掺杂浓度基本一致(指掺杂浓度在同一数量级)。超级结器件层3底部包括交替排列的、沿第二方向延伸的多个P型条状掺杂区和多个N型条状掺杂区，P型条状掺杂区和N型条状掺杂区的掺杂浓度基本一致。需要说明的是，第一方向与第二方向相交，是出于电场扩展的需要，以保证埋层2中的P型条状埋区和超级结器件层3中的P型条状掺杂区能够局部相互接触，埋层2中的N型条状埋区和超级结器件层3中的N型条状掺杂区也能够局部相互接触，同时还能使超级结器件中的电场均匀分布。需要说明的是，超级结器件层3中除了底部的超级结结构之外，通常还包括超级结结构上方的器件结构和终端结构。本领域技术人员能够根据实际情况灵活设计该器件结构和终端结构，相关细节本文不赘述。

为使本领域技术人员更好地理解，下面申请人结合图5-图10介绍两个具体实施示例来进一步说明本发明的超级结器件。

图5为具体实施示例一本发明沟槽栅型MOSFET器件的三维结构示意图。图6为如图5所示器件的A-A’剖面示意图。图7为如图5所示器件的B-B’剖面示意图。如图5-图7所示，该实施示例一的器件结构中，垂直方向分为半导体衬底1、埋层2和超级结器件层3。半导体衬底1是典型的N+硅衬底，其厚度约为20-25mils，电阻率约为0.005-0.01Ω·cm。埋层2中具有超结结构(交替邻接的P柱和N柱)，其中P型条状埋区(相当于P柱)和N型条状埋区(相当于N柱)沿第一方向延伸，二者交替排列分布且彼此邻接。超级结器件层3中底部也具有超结结构(交替邻接的P柱和N柱)，其中P型条状掺杂区(相当于P柱)和N型条状掺杂区(相当于N柱)沿第二方向延伸，二者交替排列分布且彼此邻接。第一方向与第二方向交叉。超级结器件层3中还包括源区、阱区、栅氧层、沟槽栅等结构。

图8为具体实施示例二本发明平面栅型MOSFET器件的三维结构示意图。图9为如图8所示器件C-C’的剖面示意图。图10为如图8所示器件D-D’的剖面示意图。如图8-图10所示，该实施示例二的器件结构中，垂直方向分为半导体衬底1、埋层2和超级结器件层3。半导体衬底1是典型的N+硅衬底，其厚度约为20-25mils，电阻率约为0.005-0.01Ω·cm。埋层2中具有超结结构(交替邻接的P柱和N柱)，其中P型条状埋区(相当于P柱)和N型条状埋区(相当于N柱)沿第一方向延伸，二者交替排列分布且彼此邻接。超级结器件层3中底部也具有超结结构(交替邻接的P柱和N柱)，其中P型条状掺杂区(相当于P柱)和N型条状掺杂区(相当于N柱)沿第二方向延伸，二者交替排列分布且彼此邻接。第一方向与第二方向交叉。超级结器件层3中还包括源区、阱区、栅氧层、平面栅等结构。

由上可知，根据本发明实施例的超级结器件，通过增设具有交替邻接的P型条状埋区和N型条状埋区的埋层，相当于对原本的超级结器件层中的P型条状掺杂区和N型条状掺杂区进行了局部的纵向延伸，整个器件中的P柱和N柱的厚度增加，从而提高了整个器件的耐压性能。该超级结器件还具有结构简单，制造成本低等优点。

在本发明的一个实施例中，第一方向可以与第二方向垂直。该情况下能够确保P型条状埋区与P型条状掺杂区有一定的接触面积，同时N型条状埋区与N型条状掺杂区有一定的接触面积。

在本发明的一个实施例中，P型条状埋区或N型条状埋区的深度与宽度的比值不超过10。例如，宽度约为5um，深度约为45um。该尺寸范围下，本发明的工艺过程中的一致性和稳定性较易于实现。

在本发明的一个实施例中，埋层2是通过沟槽刻蚀和外延填充工艺得到的，其工艺过程可以参考图11a至图11b，具体过程描述如下。步骤一：第一导电类型的半导体衬底上生长第一导电类型的外延层，再在该外延层上形成介质膜，利用光刻蚀刻形成多个条状的沟槽。需要说明的是，沟槽的侧壁可以是垂直的，也可以是倾斜的；沟槽的底部可以是平坦的，也可以是有弯曲弧度的；沟槽的深度可以小于外延层厚度。优选地，沟槽还可以穿透第一导电类型的外延层，即为沟槽的底部略低于外延层底部的情况，这样可以保证埋层中的两种导电类型材料的厚度基本一致，整个器件较为分布均匀。。步骤二：在沟槽中通过外延方法填充第二导电类型半导体材料且填满该沟槽，第二导电类型的半导体材料生长温度约为650-1200℃。然后利用回刻或化学机械研磨将沟槽表面的第二导电类型的薄层和介质去除。

在本发明的一个实施例中，埋层2是通过多次外延、光刻和注入工艺得到的，其工艺过程可以参考图12a至图12b，具体过程描述如下。步骤一：在第一导电类型的半导体衬底上生长一层第一导电类型的外延层，然后利用光刻对该外延层的局部区域进行第二导电类型的离子注入，多次重复前述动作以得到需要厚度的外延层。步骤二：对器件进行退火处理，原先的离子注入区域中的第二导电类型的杂质扩散后连成整体，此时得到了埋层。

在本发明的一个实施例中，在埋层2之上形成超级结器件层3，同样既可以通过沟槽刻蚀和外延填充工艺实现(参考图13a至图13e)，也可以是通过多次外延、光刻和注入工艺实现(参考图14a至图14d)。需要说明的是，当埋层2和超级结器件层3均采用沟槽刻蚀和外延填充工艺时，在工艺能力不变(主要指能够刻蚀沟槽的宽深比不变)的前提下，能够将器件中的P柱N柱的长度加倍，从而使得器件的耐压能力翻一番。例如，目前深沟槽刻蚀再外延填充的工艺最多能刻蚀50um深，5um宽的深沟槽，适合研发600V-700V左右的功率器件。而埋层工艺极大的扩展的深沟槽加外延填充工艺的能生产的器件，使其击穿电压范围扩展到900V-1200V。并且随着制造和设备能力的提升，本发明能提高器件击穿电压至少约一倍的特性并不会改变。

在本发明的一个实施例中，超级结半导体器件中还可以包括位于半导体衬底1与埋层2之间的缓冲层。

本发明实施例的超级结半导体器件的形成方法如图15所示，可以包括以下步骤：

S11.提供半导体衬底。参考图16a。

S12.在半导体衬底之上形成交替排列的、沿第一方向延伸的多个P型条状埋区和多个N型条状埋区，P型条状埋区和N型条状埋区的掺杂浓度基本一致。参考图16b。

S13.形成超级结器件层，超级结器件层底部包括交替排列的、沿第二方向延伸的多个P型条状掺杂区和多个N型条状掺杂区，P型条状掺杂区和N型条状掺杂区的掺杂浓度基本一致，其中第一方向与第二方向相交。参考图16c(沟槽栅型器件)或图16d(平面栅型器件)。

由上可知，根据本发明实施例的超级结器件的形成方法，通过在现有的超级结器件的超级结结构底部增设具有交替邻接的P型条状埋区和N型条状埋区的埋层，相当于对原本的超级结器件层中的P型条状掺杂区和N型条状掺杂区进行了局部的纵向延伸，整个器件中的P柱和N柱的厚度增加，从而提高了整个器件的耐压性能。该超级结器件的形成方法还具有简单易行，与现有工艺兼容等优点。

在本发明的一个实施例中，第一方向可以与第二方向垂直。该情况下能够确保P型条状埋区与P型条状掺杂区有一定的接触面积，同时N型条状埋区与N型条状掺杂区有一定的接触面积。

在本发明的一个实施例中，P型条状埋区或N型条状埋区的深度与宽度的比值不超过10。例如，宽度约为5um，深度约为45um。该尺寸范围下，本发明的工艺过程中的一致性和稳定性较易于实现。

在本发明的一个实施例中，可以通过沟槽刻蚀和外延填充工艺形成埋层。该实施例的超级结器件的形成方法的流程图如图17所示，包括以下步骤：S21.提供半导体衬底；S22.在半导体衬底之上形成第一导电类型的外延层，然后在外延层中刻蚀相互平行的、沿第一方向延伸的多个沟槽，然后沉积第二导电类型材料填满多个沟槽，从而在半导体衬底之上形成交替排列的、沿第一方向延伸的多个P型条状埋区和多个N型条状埋区。其中，P型条状埋区和N型条状埋区的掺杂浓度基本一致；S23.形成超级结器件层，超级结器件层底部包括交替排列的、沿第二方向延伸的多个P型条状掺杂区和多个N型条状掺杂区，P型条状掺杂区和N型条状掺杂区的掺杂浓度基本一致，其中第一方向与第二方向相交。需要说明的是，优选地，沟槽的深度与外延层的厚度相等。这样可以使得多个P型条状埋区和多个N型条状埋区的厚度相等，器件的电场分布更加均匀。

在本发明的一个实施例中，可以通过多次外延、光刻和注入工艺形成埋层。该实施例的超级结器件的形成方法的流程图如图18所示，包括以下步骤：S31.提供半导体衬底；S32.沉积第一导电类型材料以形成外延薄层，然后在外延薄层中的多个相互平行的、沿第一方向延伸的条状区域内注入第二导电类型杂质，重复执行本步骤多次以得到垂直方向上堆叠的多个外延薄层；S33.对多个外延薄层退火，以使多个外延薄层中的具有第二导电类型杂质区域连成整体，从而在半导体衬底之上形成交替排列的、沿第一方向延伸的多个P型条状埋区和多个N型条状埋区，其中，P型条状埋区和N型条状埋区的掺杂浓度基本一致；S34.形成超级结器件层，超级结器件层底部包括交替排列的、沿第二方向延伸的多个P型条状掺杂区和多个N型条状掺杂区，P型条状掺杂区和N型条状掺杂区的掺杂浓度基本一致，其中第一方向与第二方向相交。需要说明的是，优选地，第二导电类型杂质的注入深度与外延薄层的厚度相等。这样可以使得多个P型条状埋区和多个N型条状埋区的厚度相等，器件的电场分布更加均匀。在本发明的一个实施例中，可以通过沟槽刻蚀和外延填充工艺在埋层之上形成超级结器件层，也可以通过多次外延、光刻和注入工艺在埋层之上形成超级结器件层，此为本领域技术人员的已知知识，本文不赘述。

在本发明的一个实施例中，还可以包括步骤：在半导体衬底与埋层之间形成缓冲层。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本发明的实施例所属技术领域的技术人员所理解。

尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (12)

1.一种超级结半导体器件，其特征在于，包括：

半导体衬底；

位于所述半导体衬底之上的埋层，所述埋层包括交替排列的、沿第一方向延伸的多个P型条状埋区和多个N型条状埋区；

位于所述埋层之上的超级结器件层，所述超级结器件层底部包括交替排列的、沿第二方向延伸的多个P型条状掺杂区和多个N型条状掺杂区，其中所述第一方向与所述第二方向相交。

2.根据权利要求1所述的超级结半导体器件，其特征在于，所述第一方向与所述第二方向垂直。

3.根据权利要求1所述的超级结半导体器件，其特征在于，所述P型条状埋区或所述N型条状埋区的深度与宽度的比值不超过10。

4.根据权利要求1所述的超级结半导体器件，其特征在于，所述多个P型条状埋区的厚度、所述多个N型条状埋区的厚度均与所述埋层厚度相等。

5.一种超级结半导体器件的形成方法，其特征在于，包括以下步骤：

提供半导体衬底；

在所述半导体衬底之上形成第一导电类型的外延层，然后在所述外延层中刻蚀相互平行的、沿第一方向延伸的多个沟槽，然后沉积第二导电类型材料填满所述多个沟槽，从而在所述半导体衬底之上形成交替排列的、沿第一方向延伸的多个P型条状埋区和多个N型条状埋区；

形成超级结器件层，所述超级结器件层底部包括交替排列的、沿第二方向延伸的多个P型条状掺杂区和多个N型条状掺杂区，其中所述第一方向与所述第二方向相交。

6.根据权利要求5所述的超级结半导体器件的形成方法，其特征在于，所述第一方向与所述第二方向垂直。

7.根据权利要求5所述的超级结半导体器件的形成方法，其特征在于，所述P型条状埋区或所述N型条状埋区的深度与宽度的比值不超过10。

8.根据权利要求5所述的超级结半导体器件的形成方法，其特征在于，所述沟槽的深度与所述外延层的厚度相等。

9.一种超级结半导体器件的形成方法，其特征在于，

提供半导体衬底；

沉积第一导电类型材料以形成外延薄层，然后在所述外延薄层中的多个相互平行的、沿第一方向延伸的条状区域内注入第二导电类型杂质，重复执行本步骤多次以得到垂直方向上堆叠的多个所述外延薄层；

对多个所述外延薄层退火，以使多个外延薄层中的具有第二导电类型杂质区域连成整体，从而在所述半导体衬底之上形成交替排列的、沿第一方向延伸的多个P型条状埋区和多个N型条状埋区；

形成超级结器件层，所述超级结器件层底部包括交替排列的、沿第二方向延伸的多个P型条状掺杂区和多个N型条状掺杂区，其中所述第一方向与所述第二方向相交。

10.根据权利要求9所述的超级结半导体器件的形成方法，其特征在于，所述第一方向与所述第二方向垂直。

11.根据权利要求9所述的超级结半导体器件的形成方法，其特征在于，所述P型条状埋区或所述N型条状埋区的深度与宽度的比值不超过10。

12.根据权利要求9所述的超级结半导体器件的形成方法，其特征在于，所述第二导电类型杂质的注入深度与所述外延薄层的厚度相等。