CN107994075B - 沟槽栅超结器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种沟槽栅超结器件，第一原胞包括一个沟道P型柱和一个以上的浮空P型柱；在沟道P型柱的顶部两侧形成有P型阱、源区、沟槽栅和连接到源极的接触孔；浮空P型柱的顶部不形成P型阱、沟道和接触孔。第一原胞内的沟道P型柱和各浮空P型柱和N型柱的总宽度作为的步进，该步进大于超结单元的步进。本发明还公开了一种沟槽栅超结器件的制造方法。本发明能够提高超结器件的击穿电压和降低导通电阻，能在很低Vds下获得更高的Crss且在较大的Vds范围内能使得Crss的下降比较缓慢，从而能减缓了开关过程的速度、能有效降低器件在应用电路中的电磁干扰性能以及有效降低器件在应用电路中带来的电流和电压的过冲。

Description

沟槽栅超结器件及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种沟槽栅超结（superjunction）器件；本发明还涉及一种沟槽栅超结器件的制造方法。
背景技术
超结结构就是交替排列的N型柱和P型柱组成结构。如果用超结结构来取代垂直双扩散MOS晶体管（Vertical Double-diffused Metal-Oxide-Semiconductor，VDMOS）器件中的N型漂移区，在导通状态下通过N型柱提供导通通路，导通时P型柱不提供导通通路；在截止状态下由PN立柱共同承受反偏电压，就形成了超结金属-氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET）。超结MOSFET能在反向击穿电压与传统的VDMOS器件一致的情况下，通过使用低电阻率的外延层，而使器件的导通电阻大幅降低。
如图1所示，是现有超结器件俯视图；一般的超结器件结构，都包含电荷流动区、横向承受反向偏置电压的终端区和处于电荷流动区和终端区之间的过渡区，终端区环绕于所述电荷流动区的外周，图1中1区表示电荷流动区，2区表示过渡区，3区表示终端区。
1区包括由交替排列的P型柱22和N型柱23组成的超结结构，图1中的P型柱22和N型柱23都呈条形结构。N型柱23于在超结器件导通时提供导通通路，P型柱22和N型柱23在超结器件反偏时互相耗尽共同承受反向偏压。
2区和3区位于超结器件的终端，共同作为表示超结器件的终端保护结构。在器件导通时所述2区和3区不提供电流，在反偏状态用于承担从1区外周单元的表面到器件最外端表面衬底的电压该电压为横向电压和从1区外周单元表面到衬底的电压该电压为纵向电压。
2区中有至少一个P型环25，图1中为一个P型环25，该P型环25一般与1区的P型背栅即P阱连接在一起；2区中有具有一定倾斜角的场板介质膜，在2区中还具有用于减缓表面电场急剧变化的场板24，场板24为多晶场板片或金属场板，以及P型柱22；2区中也可以不设置所述金属场板。
3区包括由交替排列的P型柱22和N型柱23组成的超结结构，图1中3区的P型柱22和N型柱23分别由1区中的P型柱22和N型柱23延伸扩展而成，交替排列方向相同。在其它结构中，3区的P型柱22和N型柱23也能首尾相连的环型结构。
3区中有金属场板，3区中也可以不设置所述金属场板；3区中可以有P型环25也可以没有，有P型环25时该处的P型环是不与电荷流动区的P型背栅连接相连的（悬浮的）；在3区的最外端有终端截止环21，所述终端截止环21由N+注入区或N+注入区再加形成于其上的介质或介质加上金属构成。
现有超结器件包括平面栅超结器件和沟槽栅超结器件，以超结器件为超结MOSFET为例，超结MOSFET包括平面栅MOSFET和沟槽栅MOSFET，沟槽栅MOSFET具有更高的器件单元密度，故需要采用沟槽栅技术提高器件单元的密度。如图2所示，是现有超结器件的俯视局部放大图；如图3所示，是现有超结器件的截面示意图；图2和图3所对应的超结器件为沟槽栅超结MOSFET；图2中，电荷流动区位于BB’线和CC’线之间，CC’线和DD’线之间为过渡区，图3所示结构为沿AA’线的截面示意图；现有沟槽栅超结MOSFET器件原胞结构包括：
在N型重掺杂的硅衬底1上形成有N型外延层3，在N型外延层3中形成有N型柱3和P型柱4，其中P型柱4由填充于沟槽中的P型硅组成，N型柱3直接由位于各P型柱4之间的N型外延层3组成。N型柱3对应于图1中的N型柱23，P型柱4对应于图1中的P型柱22。图2中P型柱4为条形结构并用p表示，N型柱3为条形结构并用n表示。
在P型柱4的顶部两侧的N型柱3中形成有P型阱7，在P型阱7中形成有N+区组成的源区8。在P型阱7的表面形成有栅介质层如栅氧化层5和多晶硅栅6。栅极沟槽5B形成于N型柱3的顶部并穿过P型阱7，在栅极沟槽5B的底部表面和侧面形成有栅氧化层2，由填充于栅极沟槽5B中的多晶硅组成多晶硅栅6，由于多晶硅栅6是填充于栅极沟槽5B中，故多晶硅栅6也称为沟槽栅。
还包括：层间膜10，接触孔11，正面金属层12，正面金属层12图形化后分别引出源极和栅极。在硅衬底1的背面形成有背面金属层13，背面金属层13引出漏极。
引出源区8的接触孔11位于P型柱4的顶部，且在源区8对应的接触孔11的底部也即P型柱4的顶部形成有由P+区组成的P阱引出区即接触区9，接触区9和源区8和P型阱7都接触，并通过接触区9和接触孔11的接触将源区8和P型阱7都连接到有正面金属层12组成的源极。
由于硅衬底1为重掺杂，N型外延层3为轻掺杂，在二者交界处形成有浓度过渡的区域，该浓度过渡的区域的厚度小于等于后续的描述的T00。
图3中，界面C1C2为硅衬底1的顶部表面，界面B1B2为超结结构的底部界面，界面A1A2为N型外延层3的顶部表面。界面B1B2和界面C1C2之间的厚度为T00，界面A1A2到硅衬底1减薄后的背面之间的厚度为T100，界面A1A2和界面B1B2之间的厚度为T200，界面A1A2和界面C1C2之间的厚度为T300。
所述硅衬底1为高浓度基板，电阻率0.001ohm·cm～0.003ohm·cm；N型外延层3的电阻1ohm·cm～2ohm.cm,厚度T300为45微米～60微米，P-N柱区域即超结结构区域：对应器件的源漏击穿电压BVds为600V～700V时高度T200为35微米～45微米。
由图2和图3所示可知，每个P型柱4都包括一个P+掺杂的接触区9，每个P型柱4最后也会通过接触区9连接到源极。如图2所示，CC’线右边的过渡区中形成有P型环25，P型环25和P型阱7相接触且通过接触孔11a连接到源极金属，该接触孔11a底部也形成有接触区9，接触孔11a底部的接触区9也位于P型柱4的顶部。由此可知，现有结构中，各P型柱4最后都连接到了源极。
现有的技术中，器件的P型柱4的上部通过接触孔11连接到源区8电极，N型柱2通过N+衬底即硅衬底1连接到漏极13，在较低的Vds即源漏电压的情况下，Vds基本施加横向的电场于P型柱4和N型柱3之间，使得在很低的Vds下，交替排列的P型柱4和N型柱3在横向电场的作用下很快发生耗尽，这会使器件的电容Crss在小的Vds之下有很大的非线性，其中Crss是反向传输电容也即反馈电容，大小为Cgd。由一个P型柱4和一个N型柱3组成超结单元，超结单元的P型柱4和N型柱3的宽度和为超结结构的步进，对应步进小于12微米的超结结构，一般在Vds从0伏变化到10V时，器件的Crss会有一个急剧下降的过程，特别是由于超结器件如超结MOSFET的导通电阻是同等电压的普通VDMOS的1/4到1/10，同样导通电阻的超结MOSFET的面积远小于VDMOS，因此超结MOSFET的Crss的最大值非常小，Crss的最大值通常是指Vds=0伏时的Crss值。这两个因素的存在，使得超结MOSFET在开关过程中，易于发生由于Crss过低和Crss的急剧变化从而造成开关过程过快，从而使得器件的应用系统电磁干扰大；甚至由于电流和电压的过冲而使得电路失效。
如图3所示的结构，在器件从导通状态变成反向截止状态的过程中，在平台电压阶段，器件的Vgs即栅源电压保持在平台电压，器件的Vds即漏源电压从器件导通时的Vdson（通常很小）增加到电路的电源电压Vdd（如400伏），由于Vds的增加，相邻P型柱4和N型柱3的进行横向耗尽，并在某一电压下将N型柱3的部分或全部完全耗尽，此时器件的Cgd会变成非常小，Cgd即Crss，Cgd是Cox和Csi的串联，由于dVds/dt=Igp/Cgd(Vds)，其中Vds为漏源电压，Igp为平台电压时的栅极电流，在该电压下dVds/dt会变得非常大；同时在器件开关过程中由于电容的非线性造成的di/dt太大，也会导致系统或器件上寄生的电感上的电压会出现过冲（Ldi/dt），其中i为源漏电流，L为寄生电感，这些因素都会导致使用器件的电路或系统出现电磁干扰，影响电路和系统的正常工作；这一情况在从高压反向截止状态到导通状态的变化过程中同样存在。这种在开关过程中过高的dVds/dt，和高的di/dt,除了造成应用中的回路的震荡，还可能造成应用系统的过大的电流和电压过冲，造成器件损坏和电路损坏。
发明内容
本发明所要解决的技术问题是提供一种沟槽栅超结器件，能在很低Vds下获得更高的Crss且在较大的Vds范围内能使得Crss的下降比较缓慢，从而能减缓了开关过程的速度、能有效降低器件在应用电路中的电磁干扰性能以及有效降低器件在应用电路中带来的电流和电压的过冲。为此，本发明还提供一种沟槽栅超结器件的制造方法。
为解决上述技术问题，本发明提供的沟槽栅超结器件的中间区域为电荷流动区，终端区环绕于所述电荷流动区的外周，过渡区位于所述电荷流动区和所述终端区之间。
电荷流动区包括由多个交替排列的N型柱和P型柱组成的超结结构；每一所述N型柱和其邻近的所述P型柱组成一个超结单元。
在沿所述超结结构的宽度方向上，电荷流动区的所述沟槽栅超结器件包括第一原胞。
各所述第一原胞中的P型柱分为沟道P型柱和浮空P型柱，各所述第一原胞包括一个沟道P型柱和一个以上的浮空P型柱。
在所述沟道P型柱的顶部两侧形成有P型阱，在所述沟道P型柱两侧的所述P型阱的顶部表面形成有N+区组成的源区，所述沟道P型柱两侧的所述P型阱各和一个沟槽栅相对应；所述沟槽栅由填充于栅极沟槽中的多晶硅栅组成，在所述多晶硅栅和所述栅极沟槽的侧面和底部表面之间隔离有栅氧化层；所述沟槽栅的深度大于等于对应的所述P型阱的结深，各所述沟槽栅对相应的所述源区和所述P型阱侧面覆盖且被所述沟槽栅侧面覆盖的所述P型阱的表面用于形成垂直沟道。
所述沟道P型柱的顶部、所述沟道P型柱两侧的所述P型阱的顶部以及所述源区的顶部都通过接触孔连接到由正面金属层组成的源极。
所述浮空P型柱的顶部不形成所述P型阱以及不形成沟道，所述浮空P型的顶部没有形成接触孔从而使所述浮空P型的顶部不和金属电极连接。
所述第一原胞内的所述沟道P型柱和各浮空P型柱和对应的所述N型柱形成的交替排列结构的总宽度作为所述第一原胞的步进，所述第一原胞的步进大于所述超结单元的步进；通过较小的所述超结单元的步进使所述沟槽栅超结器件的耐压能力增加以及导通电阻降低，通过较大的所述第一原胞的步进提高所述沟槽栅超结器件的栅漏电容。
进一步的改进是，所述过渡区至少包括一个P型环，各所述沟道P型柱和所述P型环相连接，所述P型环的顶部通过接触孔连接到所述源极。
各所述浮空P型柱和所述P型环相连接或者不连接。
进一步的改进是，所述沟道P型柱的顶部、所述沟道P型柱两侧的所述P型阱的顶部以及所述源区的顶部对应的所述接触孔的底部都形成有由P+区组成的接触区。
进一步的改进是，所述沟槽栅完全形成于对应的所述N型柱的顶部，各所述沟槽栅的靠近所述沟道P型柱的侧面覆盖对应的所述P型阱并用于在所述P型阱的侧面表明形成垂直沟道，各所述沟槽栅的靠近所述浮空P型柱的侧面不和所述P型阱接触且不形成沟道。
或者，所述沟槽栅在横向上跨越对应的所述沟道P型柱和所述N型柱的接触面，所述沟槽栅的一个侧面位于所述沟道P型柱中，所述沟槽栅的另一个侧面位于所述N型柱中，位于所述N型柱中的所述沟槽栅的侧面覆盖对应的所述P型阱并用于在所述P型阱的侧面表明形成垂直沟道，位于所述沟道P型柱中的所述沟槽栅的侧面不和所述P型阱接触且不形成沟道。
进一步的改进是，在沿所述超结结构的长度方向上，各行所述P型柱都为连续结构，该连续结构为：对于每一行所述P型柱，该行所述P型柱的各处结构都为所述沟道P型柱或该行所述P型柱的各处结构都为所述浮空P型柱。
或者，在沿所述超结结构的长度方向上，各行所述P型柱具有分段结构，该分段结构为：对于每一行所述P型柱，该行所述P型柱的分成两段以上，两个相邻的所述P型柱的段中一段具有所述沟道P型柱的结构、另一段具有所述浮空P型柱的结构。
进一步的改进是，所述超结结构的P型柱由填充于超结柱沟槽中的P型外延层组成。
所述栅极沟槽的形成工艺位于所述超结结构的形成工艺之前，所述栅极沟槽的顶角和底角具有经过热氧化处理的圆化结构，通过所述圆化结构降低所述沟槽栅超结器件的漏电。
或者，所述栅极沟槽的形成工艺位于所述超结结构的形成工艺之后。
进一步的改进是，漏区形成所述超结结构底部的半导体衬底的背面，在所述半导体衬底的背面形成有由背面金属层组成的漏极。
为解决上述技术问题，本发明提供的沟槽栅超结器件的制造方法包括如下步骤：
步骤一、定义出电荷流动区、过渡区和终端区，所述电荷流动区为所述沟槽栅超结器件的中间区域，所述终端区环绕于所述电荷流动区的外周，所述过渡区位于所述电荷流动区和所述终端区之间，在所述电荷流动区中形成沟槽栅，包括如下分步骤：
步骤11、提供N型的第一外延层，所述第一外延层中要求还未形成超结结构，采用光刻刻蚀工艺在所述第一外延层表面形成栅极沟槽。
步骤12、采用热氧化工艺在所述栅极沟槽的底部表面和侧面以及所述栅极沟槽外的所述第一外延层表面形成栅氧化层，利用所述栅氧化层的热氧化工艺对所述栅极沟槽的底角和顶角进行圆化。
步骤13、在所述栅极沟槽中填充多晶硅形成多晶硅栅，该多晶硅栅为所述沟槽栅。
步骤二、形成所述超结结构，包括如下分步骤：
步骤21、采用光刻刻蚀工艺在形成有所述沟槽栅的所述第一外延层中形成超结柱沟槽；各所述超结柱沟槽的深度大于各所述栅极沟槽的深度。
步骤22、在所述超结柱沟槽中填充P型的第二外延层，由填充于所述超结柱沟槽中的所述第二外延层组成P型柱，由所述超结柱沟槽之间的所述第一外延层组成N型柱，由所述N型柱和所述P型柱交替排列形成所述超结结构。
步骤三、采用该光刻定义加离子注入以及退火推阱工艺形成P型阱；所述P型阱的结深小于等于所述栅极沟槽的深度；所述P型阱的形成步骤位于步骤一之后以及步骤二之前；或者，所述P型阱的形成步骤位于步骤二之后进行。
步骤四、采用淀积和光刻刻蚀工艺形成场氧化膜的图形结构，图形化的所述场氧化膜将电荷流动区打开，将终端区或者终端区加过渡区覆盖。
步骤五、在所述电荷流动区的所述P型阱表面形成N型重掺杂的源区；
步骤六、形成层间膜、接触孔和正面金属层，对所述正面金属层进行图形化形成源极和栅极。
进一步的改进是，所述第一外延层形成于半导体衬底表面，还包括如下背面工艺：
对所述半导体衬底进行背面减薄。
在减薄后的所述半导体衬底背面形成N型重掺杂的漏区。
形成背面金属层，所述背面金属层和所述漏区接触并作为器件的漏极。
进一步的改进是，步骤一中在进行步骤12之前还包括如下步骤：
采用热氧化工艺在所述栅极沟槽的底部表面和侧面以及所述栅极沟槽外的所述第一外延层表面形成牺牲氧化层，之后采用湿法刻蚀工艺去除所述牺牲氧化层，从而增加对所述栅极沟槽的底角和顶角的圆化。
进一步的改进是，所述栅氧化层的热氧化工艺的温度为900℃～1100℃，所述栅氧化层的厚度为800埃～1200埃。
进一步的改进是，所述牺牲氧化层的热氧化工艺的温度为1100℃～1150℃，所述牺牲氧化层的厚度为500埃～4000埃。
为解决上述技术问题，本发明提供的沟槽栅超结器件的制造方法包括如下步骤：
步骤一、形成所述超结结构，包括如下分步骤：
步骤11、采用光刻刻蚀工艺在第一外延层中形成超结柱沟槽。
步骤12、在所述超结柱沟槽中填充P型的第二外延层，由填充于所述超结柱沟槽中的所述第二外延层组成P型柱，由所述超结柱沟槽之间的所述第一外延层组成N型柱，由所述N型柱和所述P型柱交替排列形成所述超结结构。
步骤二、定义出电荷流动区、过渡区和终端区，所述电荷流动区为所述沟槽栅超结器件的中间区域，所述终端区环绕于所述电荷流动区的外周，所述过渡区位于所述电荷流动区和所述终端区之间，在所述电荷流动区中形成沟槽栅，包括如下分步骤：
步骤21、采用光刻刻蚀工艺在所述第一外延层表面形成栅极沟槽；所述栅极沟槽的深度小于所述超结柱沟槽的深度。
步骤22、在所述栅极沟槽的底部表面和侧面以及所述栅极沟槽外的所述第一外延层表面形成栅氧化层。
步骤23、在所述栅极沟槽中填充多晶硅形成多晶硅栅，该多晶硅栅为所述沟槽栅。
步骤三、采用淀积和光刻刻蚀工艺形成场氧化膜的图形结构，图形化的所述场氧化膜将电荷流动区打开，将终端区或者终端区加过渡区覆盖。
步骤四、形成P型阱；所述P型阱的结深小于等于所述栅极沟槽的深度。
步骤五、在所述电荷流动区的所述P型阱表面形成N型重掺杂的源区。
步骤六、形成层间膜、接触孔和正面金属层，对所述正面金属层进行图形化形成源极和栅极。
进一步的改进是，所述第一外延层形成于半导体衬底表面，还包括如下背面工艺：
对所述半导体衬底进行背面减薄。
在减薄后的所述半导体衬底背面形成N型重掺杂的漏区。
形成背面金属层，所述背面金属层和所述漏区接触并作为器件的漏极。
进一步的改进是，步骤二中在形成所述沟槽栅之前还包括采用光刻加离子注入工艺形成P型环的工艺，所述P型环形成于所述过渡区中。
现有技术中超结器件的原胞的步进和超结单元的步进相同的结构，超结单元的步进为一个P型柱和一个N型柱的宽度和，也即每一个超结单元的顶部都形成有一套原胞所具有的完整结构，包括：沟槽栅，P型阱，源区和接触孔，这样原胞的步进会受限于超结单元的步进，为了提高超结器件的击穿电压和降低导通电阻，需要将超结单元的步进越做越小，这样整个超结结构更加容易被耗尽从而能提高击穿电压和降低导通电阻；但是原胞的步进也随之缩小后，超结单元的步进缩小后更加容易被耗尽，也即在更加低的源漏电压即Vds下超结结构就会被耗尽，而器件的栅源电容即Crss即Cgd是由Cox和Csi串联而成的，当超结单元的步进减小后，同一超结单元的沟槽栅和底部的漏极之间的Csi由于超结结构完全耗尽的电压降低造成在低源漏电压下就会使Crss变得很小且会迅速减小到最小值，故现有技术中，超结器件的原胞的步进和超结单元的步进相同的设置无法同时满足提高超结器件的击穿电压和降低导通电阻以及使Crss在开关过程中缓慢变化的要求。
本发明超结器件中设置有第一原胞，第一原胞的步进不再和超结单元的步进相同，而是将第一原胞的步进设置为大于超结单元的步进，这样本发明能够按照需要分别设置第一原胞的步进和超结单元的步进的大小。
本发明通过减小超结单元的步进的大小，能够提高超结器件的击穿电压和降低导通电阻。
而本发明通过增加第一原胞的步进，能够增加第一原胞的沟槽栅和底部的漏极之间的Csi，从而能使Crss的增加，也即能增加第一原胞的Crss的值，在低Vds下，第一原胞使Crss增加的值能够抵消超结单元的步进减少时使超结单元的耗尽区迅速增加而使Crss减少的值并能进一步增加Crss值，使Crss值不受超结单元的步进的影响而能独立调节。
对于整个超结器件来说，本发明通过第一原胞的设置后能在很低Vds下获得更高的Crss且在较大的Vds范围内能使得Crss的下降比较缓慢，从而能减缓了开关过程的速度、能有效降低器件在应用电路中的电磁干扰性能以及有效降低器件在应用电路中带来的电流和电压的过冲；并同时能够提高超结器件的击穿电压和降低导通电阻。
另外，本发明超结器件的第一原胞是通过将P型柱分别设置成沟道P型柱和浮空P型柱实现的，其中浮空P型柱的顶部没有形成和金属电极连接的接触孔和P+区组成的接触区，相对于现有结构中P型柱的顶部都连接到源极的结构，本发明的浮空P型柱和相邻的N型柱之间的电位差会随Vds即源漏电压的变化而变化但是会慢于Vds的变化，从而能使超结器件的栅漏电容随源漏电压变化更加缓慢。
另外，本发明的浮空P型柱和过渡区的P型环相连接或者不连接，当浮空P型柱和过渡区的P型环相不连接时，则浮空P型柱的两端也不和任何电极连接，即从电荷流动区到终端区的整个区域中浮空P型柱都不和任何电极连接，浮空P型柱完全浮空。当浮空P型柱和过渡区的P型环相连接时，则浮空P型柱的两端即在过渡区中会连接到源极，这时浮空P型柱会近似于浮空。相对于现有结构中P型柱的顶部都连接到源极的结构，浮空P型柱的设置能使浮空P型柱和N型柱在相同的Vds下耗尽的速度会变慢，故能降低Crss随Vds下降的速度。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有超结器件的俯视示意图；
图2是现有超结器件的俯视局部放大图；
图3是现有超结器件的截面示意图；
图4是本发明实施例一超结器件的俯视示意图；
图5是本发明实施例一超结器件的截面示意图；
图6是本发明实施例二超结器件的俯视示意图；
图7是本发明实施例二超结器件的截面示意图；
图8是本发明实施例三超结器件的俯视示意图；
图9-图13是本发明实施例一方法的各步骤中的器件结构示意图；
图14是图13中沟道P型柱4所对应的器件单元的结构示意图；
图15A是图14中沟槽顶部的照片；
图15B是作为比较的现有方法形成的器件的沟槽顶部的照片；
图16是图14中沟槽底部的照片。
具体实施方式
本发明实施例一超结器件：
如图4所示，是本发明实施例一超结器件的俯视示意图；如图5所示，是本发明实施例一超结器件的截面示意图，图5是沿图4中的AA’线的截面图；本发明实施例一超结器件包含电荷流动区、横向承受反向偏置电压的终端区和处于电荷流动区和终端区之间的过渡区，终端区环绕于所述电荷流动区的外周，包括整个电荷流动区、过渡区和终端区的结构请参考图1所示，图1中1区表示电荷流动区，2区表示过渡区，3区表示终端区。图4中，电荷流动区位于BB’线和CC’线之间，CC’线和DD’线之间为过渡区。
本发明实施例一沟槽栅超结器件主要是对电荷流动区中的结构做了改进，本发明实施例一沟槽栅超结器件以N型超结MOSFET为例进行说明，本发明实施例一中：
电荷流动区包括由多个交替排列的N型柱3和P型柱4组成的超结结构；每一所述N型柱3和其邻近的所述P型柱4组成一个超结单元。其中，所述超结结构形成于N型外延层3中，N型外延层3形成于N型重掺杂的半导体衬底如硅衬底1上。
在沿所述超结结构的宽度方向上，电荷流动区的所述沟槽栅超结器件包括第一原胞。
各所述第一原胞中的P型柱4分为沟道P型柱4和浮空P型柱4a，各所述第一原胞包括一个沟道P型柱4和一个以上的浮空P型柱4a；如图5所示，所述沟道P型柱4还是用标记4表示，浮空P型柱单独采用标记4a表示。
在所述沟道P型柱4的顶部两侧形成有P型阱7，在所述沟道P型柱4两侧的所述P型阱7的顶部表面形成有N+区组成的源区8，所述沟道P型柱4两侧的所述P型阱7各和一个沟槽栅6相对应；所述沟槽栅6由填充于栅极沟槽5A中的多晶硅栅6组成，在所述多晶硅栅6和所述栅极沟槽5A的侧面和底部表面之间隔离有栅氧化层2；所述沟槽栅6的深度大于等于对应的所述P型阱7的结深，各所述沟槽栅6对相应的所述源区8和所述P型阱7侧面覆盖且被所述沟槽栅6侧面覆盖的所述P型阱7的表面用于形成垂直沟道。
所述沟道P型柱4的顶部、所述沟道P型柱4两侧的所述P型阱7的顶部以及所述源区8的顶部都通过接触孔11连接到由正面金属层12组成的源极。接触孔11需要穿过层间膜10。
如图5的虚线框201所示，所述浮空P型柱4a的顶部不形成所述P型阱7以及不形成沟道，所述浮空P型的顶部没有形成接触孔11从而使所述浮空P型的顶部不和金属电极连接。
所述第一原胞内的所述沟道P型柱4和各浮空P型柱4a和对应的所述N型柱3形成的交替排列结构的总宽度作为所述第一原胞的步进，所述第一原胞的步进大于所述超结单元的步进；通过较小的所述超结单元的步进使所述沟槽栅超结器件的耐压能力增加以及导通电阻降低，通过较大的所述第一原胞的步进提高所述沟槽栅超结器件的栅漏电容。图5所示的结构中，所述第一原胞内包括了一个所述浮空P型柱4a，所述第一原胞的步进为两个P型柱4和两个N型柱3的宽度，所述第一原胞的步进为所述超结单元的步进的2倍。在其它实施例中，所述第一原胞内中也能包括大于一个所述浮空P型柱4a，这样所述第一原胞的步进会更大。
如图4所示，所述过渡区至少包括一个P型环，各所述沟道P型柱4和所述P型环相连接，所述P型环的顶部通过接触孔11a连接到所述源极。各所述浮空P型柱4a和所述P型环相连接，且所述P型环的顶部通过接触孔11a连接到所述源极。图4中将位于过渡区中和所述P型环相邻的接触孔单独用11a标出，接触孔11a和电荷流动区的接触孔11的形成工艺相同且同时形成。图4所示的结构中，所述浮空P型柱的两端会通过接触孔11a连接到源极，但是电荷流动区中所述浮空P型柱都浮空。在其它实施例中，也能为：各所述浮空P型柱4a和所述P型环相不连接，这样各所述浮空P型柱4a的在过渡区中也不会源极连接，故这种情形所述浮空P型柱4a为完全浮空；而图4所述结构中，由于所述浮空P型柱4a的两端会通过接触孔11a连接到源极，故图4所示的浮空P型柱4a为近似浮空。由于所述浮空P型柱4a的电位并未固定在与源区相同的电位，所述浮空P型柱4a的耗尽速率会变慢，因此Crss随Vds的变化会更加缓慢，即所述浮空P型柱4a的设置能使超结器件的栅漏电容随源漏电压变化趋于平缓。
所述沟道P型柱4的顶部、所述沟道P型柱4两侧的所述P型阱7的顶部以及所述源区8的顶部对应的所述接触孔11的底部都形成有由P+区组成的接触区9。
如图5所示，所述沟槽栅6完全形成于对应的所述N型柱3的顶部，各所述沟槽栅6的靠近所述沟道P型柱4的侧面覆盖对应的所述P型阱7并用于在所述P型阱7的侧面表明形成垂直沟道。各所述沟槽栅6的靠近所述浮空P型柱4a的侧面不和所述P型阱7接触且不形成沟道；也即在各所述沟槽栅6的靠近所述浮空P型柱4a的侧面到所述浮空P型柱4a之间根本未形成所述P型7，也未形成源区8，故并无法形成沟道。而在各所述沟槽栅6的靠近所述沟道P型柱4的侧面到各所述沟道P型柱4之间，则形成有所述P型阱7和源区8，故可以形成垂直沟道，这种情形下，所述P型阱7能延伸到所述沟道P型柱4的顶部。
如图4所示，在沿所述超结结构的长度方向上，各行所述P型柱4都为连续结构，该连续结构为：对于每一行所述P型柱4，该行所述P型柱4的各处结构都为所述沟道P型柱4或该行所述P型柱4的各处结构都为所述浮空P型柱4a。
本发明实施例一中，所述超结结构的P型柱4由填充于超结柱沟槽5B中的P型外延层组成。
所述栅极沟槽5A的形成工艺位于所述超结结构的形成工艺之前，所述栅极沟槽5A的顶角和底角具有经过热氧化处理的圆化结构，通过所述圆化结构降低所述沟槽栅超结器件的漏电。在其它实施例中也能为：所述栅极沟槽5A的形成工艺位于所述超结结构的形成工艺之后。
漏区形成所述超结结构底部的半导体衬底1的背面，在所述半导体衬底1的背面形成有由背面金属层13组成的漏极。
图5中，界面C1C2为硅衬底1的顶部表面，界面B1B2为超结结构的底部界面，界面A1A2为N型外延层3的顶部表面。界面B1B2和界面C1C2之间的厚度为T00，界面A1A2到硅衬底1减薄后的背面之间的厚度为T100，界面A1A2和界面B1B2之间的厚度为T200，界面A1A2和界面C1C2之间的厚度为T300。
本发明实施例一中，所述硅衬底1为高浓度基板，电阻率0.001ohm·cm～0.003ohm·cm；N型外延层3的电阻率1ohm·cm～2ohm·cm，厚度即图5中的T300为45微米～60微米，P-N柱区域即超结结构区域：对应器件的源漏击穿电压BVds为600V～700V时超结结构的高度即图5中的T200为35微米～45微米。
将所述P型柱4的宽度设置为5微米，N型柱3的宽度设置为6微米，N型柱3的电阻率2ohm·cm，P型柱4的掺杂浓度根据使P型柱4和N型柱3的电荷保持平衡的要求进行设置，栅氧化层2的厚度设置为1000埃。进行测试如仿真测试可以得到：
本发明实施例一器件的Coss与图3所示的现有器件的Coss基本相同，Coss是输出电路，大小为Cds+Cgd。
本发明实施例一器件的Crss明显大于图3所示的现有器件的的Crss；并且本发明实施例一器件的Crss的变化明显比图3所示的现有器件的的Crss的变化平缓。
本发明实施例一器件的Coss的变化也明显比图3所示的现有器件的的Coss的变化平缓和。
本发明实施例二超结器件：
如图6所示，是本发明实施例二沟槽栅超结器件的俯视示意图；如图7所示，是本发明实施例二沟槽栅超结器件的截面示意图；本发明实施例二沟槽栅超结器件和本发明实施例一沟槽栅超结器件的区别之处为，本发明实施例二沟槽栅超结器件中：
所述沟槽栅6在横向上跨越对应的所述沟道P型柱4和所述N型柱3的接触面，所述沟槽栅6的一个侧面位于所述沟道P型柱4中，所述沟槽栅6的另一个侧面位于所述N型柱3中，位于所述N型柱3中的所述沟槽栅6的侧面覆盖对应的所述P型阱7并用于在所述P型阱7的侧面表明形成垂直沟道，位于所述沟道P型柱4中的所述沟槽栅6的侧面不和所述P型阱7接触且不形成沟道。
比较图5和图7可知，本发明实施例二中的所述P型阱7不再和所述沟道P型柱4的表面接触，每一个所述沟道P型柱4需要形成三个所述接触孔11来分别引出所述沟道P型柱4的顶部以及所述沟道P型柱4两侧的所述P型阱7和位于所述P型阱7表面的源区8。图7中，用标记11b表示位于所述沟道P型柱4的顶部的接触孔，用标记11c表示位于所述沟道P型柱4两侧的所述P型阱7顶部的接触孔。在接触孔11b和11c的底部都能形成由P+区组成的接触区。
本发明实施例二器件的沟槽栅6的栅极沟槽5A置于P型柱4和N型柱3的边界之上，这样带来了两个优点：
一是导通时沟道区易于调整到接近N型柱3中心的位置，沟道区即为被所述沟槽栅6侧面覆盖用于在侧面表面形成沟道的区域，这样能进一步的降低器件的比导通电阻。
二是Cgs易于调整到更大，Cgs为器件的栅源电容，从而易于降低器件开关的速度，改善器件在系统中使用的EMI特性。
本发明实施例三超结器件：
如图8所示，是本发明实施例三沟槽栅超结器件的俯视示意图；本发明实施例三沟槽栅超结器件和本发明实施例一沟槽栅超结器件的区别之处为，本发明实施例三沟槽栅超结器件中：
在沿所述超结结构的长度方向上，各行所述P型柱4具有分段结构，该分段结构为：对于每一行所述P型柱4，该行所述P型柱4的分成两段以上，两个相邻的所述P型柱4的段中一段具有所述沟道P型柱4的结构、另一段具有所述浮空P型柱4a的结构。图8中的器件中间区域的波浪线表示中间省略了相同的延伸结构。从图8可以看出，每一条P型柱4对应于一行，每一条P型柱4都包括形成会形成沟道的段以及浮空的段，形成沟道的段的剖面结构对应于沟道P型柱4的剖面结构，可以看出图5所示，在沟道P型柱的顶部形成有接触孔11。浮空的段对应于浮空P型柱4a的剖面结构，可以看出图5所示，在浮空P型柱4a的顶部没有形成接触孔11。
本发明实施例三超结器件的优点是：易于在器件的比导通电阻和电容特性，EAS能力和电容特性之间进行调整和折中。
将本发明实施例三中的沟槽栅6变换为本发明实施例二器件的沟槽栅6的结构则能得到本发明实施例四的器件结构。
本发明实施例一沟槽栅超结器件的制造方法：
本发明实施例一沟槽栅超结器件的制造方法用于制造如图4和图5所示的本发明实施例一器件，如图9至图13所示，是本发明实施例一方法的各步骤中的器件结构示意图；本发明实施例一沟槽栅超结器件的制造方法包括如下步骤：
步骤一、定义出电荷流动区、过渡区和终端区，所述电荷流动区为所述沟槽栅超结器件的中间区域，所述终端区环绕于所述电荷流动区的外周，所述过渡区位于所述电荷流动区和所述终端区之间，在所述电荷流动区中形成沟槽栅6，包括如下分步骤：
步骤11、如图9所示，提供N型外延层3，所述N型外延层3形成于N型的半导体衬底1表面，所述半导体衬底1为硅衬底，所述N型外延层3为硅外延层，后续的P型外延层4也为硅外延层。
所述N型外延层3中要求还未形成超结结构，采用光刻刻蚀工艺在所述N型外延层3表面形成栅极沟槽5A。所述栅极沟槽5A的光刻刻蚀工艺具体能采用如下步骤形成：在所述半导体衬底1上的N型外延层3表面淀积第一氧化硅膜，厚度2000埃～5000埃，之后通过光刻刻蚀第一氧化硅膜停止于硅表面即N型外延层3的表面，硅的刻蚀量小于500埃，除去光刻胶；再用第一氧化硅膜作为硬掩模，通过刻蚀形成所述栅极沟槽5A，之后去除第一氧化硅膜。
本发明实施例一方法中，还包括步骤：采用热氧化工艺在所述栅极沟槽5A的底部表面和侧面以及所述栅极沟槽5A外的所述N型外延层3表面形成牺牲氧化层，之后采用湿法刻蚀工艺去除所述牺牲氧化层，利用所述N型外延层3中未形成所述超结结构的特点，所述牺牲氧化层的热氧化工艺的温度能够得到不受所述超结结构的限制的增加并将所述牺牲氧化层的热氧化工艺的温度增加到能使所述栅极沟槽5A的底角和顶角都实现良好圆化，从而改善器件的漏电特性并有利于器件应用到更高的工作电压中。
本发明实施例一方法中，所述牺牲氧化层的热氧化工艺的温度为1100℃～1150℃，所述牺牲氧化层的厚度为500埃～4000埃。更佳选择为，所述牺牲氧化层的热氧化工艺的温度为1150℃。
步骤12、如图9所示，采用热氧化工艺在所述栅极沟槽5A的底部表面和侧面以及所述栅极沟槽5A外的所述N型外延层3表面形成栅氧化层2，利用所述N型外延层3中未形成所述超结结构的特点，所述栅氧化层2的热氧化工艺的温度能够得到不受所述超结结构的限制的增加并将所述栅氧化层2的热氧化工艺的温度增加到能使所述栅极沟槽5A的底角和顶角都实现圆化，从而改善器件的漏电特性并有利于器件应用到更高的工作电压中。
由上可知，本发明实施例一方法结合了所述牺牲氧化层和所述栅氧化层2的两步热氧化工艺实现对所述栅极沟槽5A的底角和顶角的良好圆化。
本发明实施例一方法中，所述栅氧化层2的热氧化工艺的温度为900℃～1100℃，所述栅氧化层2的厚度为800埃～1200埃。
步骤13、如图9所示，在所述栅极沟槽5A中填充多晶硅形成多晶硅栅6，该多晶硅栅6为所述沟槽栅6。
如图10所示，还包括形成P型阱7的步骤；所述P型阱7的结深小于等于所述栅极沟槽5A的深度，被所述多晶硅栅6侧面覆盖的所述P型阱7的表面用于形成沟道。
本发明实施例一方法中，所述P型阱7的形成步骤位于步骤一之后以及步骤二之前，能够防止所述P型阱7的热过程对所述超结结构的PN杂质的扩散的影响，利于调节器件的输入电容和输出电容特性。也即本发明实施例一方法能够采用充分的退火工艺对所述P型阱7的注入杂质进行推阱，能得到更大范围内的结深。
本发明实施例一方法所述P型阱7的注入区域采用光刻定义。所述P型阱7形成后的具体结构特征请参考前面描述的本发明实施例一的器件结构。
所述P型阱7注入之后需要进行高温推阱，本发明实施例一方法中，所述P型阱7的推阱的退火温度为1100℃～1200℃，时间为30分钟～180分钟，通过推阱使所述P型阱7达到需要的深度，通常2微米～4微米。
步骤二、形成所述超结结构，包括如下分步骤：
步骤21、如图11所示，采用光刻刻蚀工艺在形成有所述沟槽栅6的所述N型外延层3中形成超结柱沟槽5B；在横向位置上，各所述超结柱沟槽5B位于相邻的两个所述栅极沟槽5A之间；各所述超结柱沟槽5B的深度大于各所述栅极沟槽5A的深度。
本发明实施例一方法中所述超结柱沟槽5B的光刻刻蚀工艺具体包括如下步骤：
淀积介质膜101，介质膜101作为后续超结柱沟槽5B刻蚀的硬掩模，介质膜101能为多层介质的叠层，如本发明实施例一方法中采用1000埃的第二氧化硅膜、3000埃的第三氮化硅膜和1微米后的第四氧化硅膜叠加形成。后通过光刻刻蚀，停止于硅表面，硅的刻蚀量要小于500埃。之后将光刻胶完全去除。
之后，以介质膜101为硬掩模图形进行刻蚀形成所述超结柱沟槽5B。之后再进行一次牺牲氧化，并将第四氧化硅膜和第三氮化硅膜全去除。之后是进行后续的步骤22，在步骤22的CMP完成后需要将第二氧化硅膜去除。
步骤22、如图12所示，在所述超结柱沟槽5B中填充P型外延层4，图5中外延填充后P型外延层4还延伸到所述超结柱沟槽5B的外部区域。之后，如图13所示，需要进行化学机械研磨（CMP）将所述超结柱沟槽5B外部区域的所述P型外延层4去除，剩下的所述P型外延层4将所述超结柱沟槽5B填充。由填充于所述超结柱沟槽5B中的所述P型外延层4组成P型柱4，由所述超结柱沟槽5B之间的所述N型外延层3组成N型柱3，由所述N型柱3和所述P型柱4交替排列形成所述超结结构；利用形成所述超结结构之前所述沟槽栅6已经形成的特点消除所述沟槽栅6形成过程中的热过程对所述超结结构的PN杂质的扩散的影响，使得所述超结结构的掺杂以及步进能独立调节并通过调节所述超结结的掺杂和步进来降低器件的比导通电阻。
如图6所示，本发明实施例一还包括如下正面工艺步骤：
采用淀积和光刻刻蚀工艺形成场氧化膜（G-field Oxide）的图形结构，图形化的所述场氧化膜将电荷流动区打开，将终端区或者终端区加过渡区覆盖。图6中仅示出了电荷流动区的剖面结构，未示意出终端区和过渡区的剖面结构。
在所述电荷流动区的所述P型阱7表面形成N型重掺杂的源区8；
形成层间膜10、接触孔11和正面金属层12，对所述正面金属层12进行图形化形成源极和栅极。其中，接触孔11需要穿过所述层间膜10和底部的源区8相接触，包括开孔和金属填充两步，本发明实施例一方法中在接触孔11的开孔工艺完成后金属填充之前包括进行P型重掺杂的注入形成体接触区9的步骤。
如图7所示，还包括如下背面工艺：
对所述半导体衬底1进行背面减薄。
在减薄后的所述半导体衬底1背面形成N型重掺杂的漏区；
形成背面金属层13，所述背面金属层13和所述漏区接触并作为器件的漏极。
本发明实施例一方法中，由于栅极沟槽5A即置于超结柱沟槽5B之前，栅极沟槽5A内的牺牲氧化膜和栅氧化层2的成长中温度可以不考虑对P-N柱的扩散的影响，例如牺牲氧化膜选取1150℃～1175℃，厚度1000埃；栅氧化层2可以选取600埃的热氧化膜。这样形成栅氧化层2之后顶部角落如图15A所示，图15A是图14中沟槽顶部的照片，而图14是图13中沟道P型柱4所对应的器件单元的结构示意图；图15A中的照片对应于图14中虚线圈102所示区域的照片；而图15B则是作为比较的现有方法形成的器件的沟槽顶部的照片；比较图15A的虚线圈102a所示区域和图15B的虚线圈102b所示区域可知，本发明实施例一方法实现了对栅极沟槽5A的顶角的圆化。
图16则是图14中沟槽底部的照片，即图16对应于图14中虚线圈103和104所示区域的照片，由图16中的虚线圈103a所示可知，本发明实施例一方法实现了对栅极沟槽5A的底角的圆化。
栅极沟槽5A的顶角和底角圆化处理后能降低器件的漏电，提高器件的可靠性。
另外，本发明实施例一方法中由于P型阱7的工艺是在超结柱沟槽5B沟槽之前，其热过程温度和时间可以不考虑对P-N柱的扩散的影响，因此可以使P型阱7深度达到2微米～4微米的深度。阱区7的结深容易调节，有利于调节器件的输入电容和输出电容特性。
本发明实施例一方法形成的器件的具体结构请参考本发明实施例一器件中的描述。
本发明实施例二沟槽栅超结器件的制造方法中的器件结构请参考图4和图5所示，包括如下步骤：
步骤一、形成所述超结结构，包括如下分步骤：
步骤11、采用光刻刻蚀工艺在形成有所述沟槽栅6的所述N型外延层3中形成超结柱沟槽5B。
本发明实施例二方法中所述超结柱沟槽5B的光刻刻蚀工艺具体包括如下步骤：
淀积介质膜101，介质膜101作为后续超结柱沟槽5B刻蚀的硬掩模，介质膜101能为多层介质的叠层，如本发明实施例二方法中采用1000埃的第二氧化硅膜、3000埃的第三氮化硅膜和1微米后的第四氧化硅膜叠加形成。后通过光刻刻蚀，停止于硅表面，硅的刻蚀量要小于500埃。之后将光刻胶完全去除。
之后，以介质膜101为硬掩模图形进行刻蚀形成所述超结柱沟槽5B。之后再进行一次牺牲氧化，并将第四氧化硅膜和第三氮化硅膜全去除。之后是进行后续的步骤22，在步骤22的CMP完成后需要将第二氧化硅膜去除。
步骤12、在所述超结柱沟槽5B中填充P型外延层4，外延填充后P型外延层4还延伸到所述超结柱沟槽5B的外部区域。之后，需要进行化学机械研磨将所述超结柱沟槽5B外部区域的所述P型外延层4去除，剩下的所述P型外延层4将所述超结柱沟槽5B填充。由填充于所述超结柱沟槽5B中的所述P型外延层4组成P型柱4，由所述超结柱沟槽5B之间的所述N型外延层3组成N型柱3，由所述N型柱3和所述P型柱4交替排列形成所述超结结构。
步骤二、定义出电荷流动区、过渡区和终端区，所述电荷流动区为所述沟槽栅超结器件的中间区域，所述终端区环绕于所述电荷流动区的外周，所述过渡区位于所述电荷流动区和所述终端区之间。
通过光刻和离子注入形成P型环，之后将光刻胶去除。P型环只在过渡区中，在电荷流动区中用光刻胶保护住不形成P型环。
在所述电荷流动区中形成沟槽栅6，包括如下分步骤：
步骤21、采用光刻刻蚀工艺在所述第一外延层表面形成栅极沟槽5A；所述栅极沟槽5A的深度小于所述超结柱沟槽5B的深度。
所述栅极沟槽5A的光刻刻蚀工艺具体能采用如下步骤形成：在所述半导体衬底1上的N型外延层3表面淀积第一氧化硅膜，厚度2000埃～5000埃，之后通过光刻刻蚀第一氧化硅膜停止于硅表面即N型外延层3的表面，硅的刻蚀量小于500埃，除去光刻胶；再用第一氧化硅膜作为硬掩模，通过刻蚀形成所述栅极沟槽5A，之后去除第一氧化硅膜。
采用热氧化工艺在所述栅极沟槽5A的底部表面和侧面以及所述栅极沟槽5A外的所述N型外延层3表面形成牺牲氧化层，之后采用湿法刻蚀工艺去除所述牺牲氧化层。所述牺牲氧化层的热氧化工艺的温度为1100℃～1150℃，所述牺牲氧化层的厚度为500埃～4000埃。更佳选择为，所述牺牲氧化层的热氧化工艺的温度为1150℃。
步骤22、在所述栅极沟槽5A的底部表面和侧面以及所述栅极沟槽5A外的所述第一外延层表面形成栅氧化层2。所述栅氧化层2的热氧化工艺的温度为900℃～1100℃，所述栅氧化层2的厚度为800埃～1200埃。
步骤23、在所述栅极沟槽5A中填充多晶硅形成多晶硅栅6，该多晶硅栅6为所述沟槽栅6。
步骤三、采用淀积和光刻刻蚀工艺形成场氧化膜的图形结构，图形化的所述场氧化膜将电荷流动区打开，将终端区或者终端区加过渡区覆盖。
步骤四、形成P型阱7；所述P型阱7的结深小于等于所述栅极沟槽5A的深度。所述P型阱7注入之后需要进行高温推阱，所述P型阱7的推阱的退火温度为1100℃～1200℃，时间为30分钟～180分钟，通过推阱使所述P型阱7达到需要的深度，通常2微米～4微米。
步骤五、在所述电荷流动区的所述P型阱7表面形成N型重掺杂的源区8。
步骤六、形成层间膜10、接触孔11和正面金属层12，对所述正面金属层12进行图形化形成源极和栅极。
还包括如下背面工艺：
对所述半导体衬底1进行背面减薄。
在减薄后的所述半导体衬底1背面形成N型重掺杂的漏区；
形成背面金属层13，所述背面金属层13和所述漏区接触并作为器件的漏极。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种沟槽栅超结器件，沟槽栅超结器件的中间区域为电荷流动区，终端区环绕于所述电荷流动区的外周，过渡区位于所述电荷流动区和所述终端区之间；其特征在于：
电荷流动区包括由多个交替排列的N型柱和P型柱组成的超结结构；每一所述N型柱和其邻近的所述P型柱组成一个超结单元；
在沿所述超结结构的宽度方向上，电荷流动区的所述沟槽栅超结器件包括第一原胞；
各所述第一原胞中的P型柱分为沟道P型柱和浮空P型柱，各所述第一原胞包括一个沟道P型柱和一个以上的浮空P型柱；
在所述沟道P型柱的顶部两侧形成有延伸到对应的所述N型柱中的P型阱，在所述沟道P型柱两侧的所述P型阱的顶部表面形成有N+区组成的源区，所述沟道P型柱两侧的所述P型阱各和一个沟槽栅相对应；所述沟槽栅由填充于栅极沟槽中的多晶硅栅组成，在所述多晶硅栅和所述栅极沟槽的侧面和底部表面之间隔离有栅氧化层；所述沟槽栅的深度大于等于对应的所述P型阱的结深，各所述沟槽栅对相应的所述源区和所述P型阱侧面覆盖且被所述沟槽栅侧面覆盖的所述P型阱的表面用于形成垂直沟道；
所述沟道P型柱的顶部、所述沟道P型柱两侧的所述P型阱的顶部以及所述源区的顶部都通过接触孔连接到由正面金属层组成的源极；
所述浮空P型柱的顶部不形成所述P型阱且没有形成延伸到两侧的所述N型柱中的所述P型阱以及不形成沟道，所述浮空P型柱的顶部直接接触层间膜，所述浮空P型柱的顶部没有形成接触孔从而使所述浮空P型柱的顶部不和金属电极连接；在所述沟槽栅的深度范围内所述浮空P型柱都和邻近的所述N型柱直接侧面接触，在所述沟槽栅超结器件反偏时，由在所述沟槽栅的深度范围内所述浮空P型柱和邻近的所述N型柱的耗尽确定栅漏电容的下降速率；
所述第一原胞内的所述沟道P型柱和各浮空P型柱和对应的所述N型柱形成的交替排列结构的总宽度作为所述第一原胞的步进，所述第一原胞的步进大于所述超结单元的步进；通过较小的所述超结单元的步进使所述沟槽栅超结器件的耐压能力增加以及导通电阻降低，通过较大的所述第一原胞的步进提高所述沟槽栅超结器件的栅漏电容。
2.如权利要求1所述的沟槽栅超结器件，其特征在于：所述过渡区至少包括一个P型环，各所述沟道P型柱和所述P型环相连接，所述P型环的顶部通过接触孔连接到所述源极；
各所述浮空P型柱和所述P型环相连接或者不连接。
3.如权利要求1所述的沟槽栅超结器件，其特征在于：所述沟道P型柱的顶部、所述沟道P型柱两侧的所述P型阱的顶部以及所述源区的顶部对应的所述接触孔的底部都形成有由P+区组成的接触区。
4.如权利要求1所述的沟槽栅超结器件，其特征在于：所述沟槽栅完全形成于对应的所述N型柱的顶部，各所述沟槽栅的靠近所述沟道P型柱的侧面覆盖对应的所述P型阱并用于在所述P型阱的侧面表明形成垂直沟道，各所述沟槽栅的靠近所述浮空P型柱的侧面不和所述P型阱接触且不形成沟道；
或者，所述沟槽栅在横向上跨越对应的所述沟道P型柱和所述N型柱的接触面，所述沟槽栅的一个侧面位于所述沟道P型柱中，所述沟槽栅的另一个侧面位于所述N型柱中，位于所述N型柱中的所述沟槽栅的侧面覆盖对应的所述P型阱并用于在所述P型阱的侧面表明形成垂直沟道，位于所述沟道P型柱中的所述沟槽栅的侧面不和所述P型阱接触且不形成沟道。
5.如权利要求1所述的沟槽栅超结器件，其特征在于：在沿所述超结结构的长度方向上，各行所述P型柱都为连续结构，该连续结构为：对于每一行所述P型柱，该行所述P型柱的各处结构都为所述沟道P型柱或该行所述P型柱的各处结构都为所述浮空P型柱；
或者，在沿所述超结结构的长度方向上，各行所述P型柱具有分段结构，该分段结构为：对于每一行所述P型柱，该行所述P型柱的分成两段以上，两个相邻的所述P型柱的段中一段具有所述沟道P型柱的结构、另一段具有所述浮空P型柱的结构。
6.如权利要求1所述的沟槽栅超结器件，其特征在于：所述超结结构的P型柱由填充于超结柱沟槽中的P型外延层组成；
所述栅极沟槽的形成工艺位于所述超结结构的形成工艺之前，所述栅极沟槽的顶角和底角具有经过热氧化处理的圆化结构，通过所述圆化结构降低所述沟槽栅超结器件的漏电；
或者，所述栅极沟槽的形成工艺位于所述超结结构的形成工艺之后。
7.如权利要求1所述的沟槽栅超结器件，其特征在于：漏区形成所述超结结构底部的半导体衬底的背面，在所述半导体衬底的背面形成有由背面金属层组成的漏极。
8.一种制造如权利要求1所述的沟槽栅超结器件的制造方法，其特征在于，包括如下步骤：
步骤一、定义出电荷流动区、过渡区和终端区，所述电荷流动区为所述沟槽栅超结器件的中间区域，所述终端区环绕于所述电荷流动区的外周，所述过渡区位于所述电荷流动区和所述终端区之间，在所述电荷流动区中形成沟槽栅，包括如下分步骤：
步骤11、提供N型的第一外延层，所述第一外延层中要求还未形成超结结构，采用光刻刻蚀工艺在所述第一外延层表面形成栅极沟槽；
步骤12、采用热氧化工艺在所述栅极沟槽的底部表面和侧面以及所述栅极沟槽外的所述第一外延层表面形成栅氧化层，利用所述栅氧化层的热氧化工艺对所述栅极沟槽的底角和顶角进行圆化；
步骤13、在所述栅极沟槽中填充多晶硅形成多晶硅栅，该多晶硅栅为所述沟槽栅；
步骤二、形成所述超结结构，包括如下分步骤：
步骤21、采用光刻刻蚀工艺在形成有所述沟槽栅的所述第一外延层中形成超结柱沟槽；各所述超结柱沟槽的深度大于各所述栅极沟槽的深度；
步骤22、在所述超结柱沟槽中填充P型的第二外延层，由填充于所述超结柱沟槽中的所述第二外延层组成P型柱，由所述超结柱沟槽之间的所述第一外延层组成N型柱，由所述N型柱和所述P型柱交替排列形成所述超结结构；
步骤三、采用光刻定义加离子注入以及退火推阱工艺形成P型阱；所述P型阱的结深小于等于所述栅极沟槽的深度；所述P型阱的形成步骤位于步骤一之后以及步骤二之前；或者，所述P型阱的形成步骤位于步骤二之后进行；
步骤四、采用淀积和光刻刻蚀工艺形成场氧化膜的图形结构，图形化的所述场氧化膜将电荷流动区打开，将终端区或者终端区加过渡区覆盖；
步骤五、在所述电荷流动区的所述P型阱表面形成N型重掺杂的源区；
步骤六、形成层间膜、接触孔和正面金属层，对所述正面金属层进行图形化形成源极和栅极。
9.如权利要求8所述的沟槽栅超结器件的制造方法，其特征在于：所述第一外延层形成于半导体衬底表面，还包括如下背面工艺：
对所述半导体衬底进行背面减薄；
在减薄后的所述半导体衬底背面形成N型重掺杂的漏区；
形成背面金属层，所述背面金属层和所述漏区接触并作为器件的漏极。
10.如权利要求8所述的沟槽栅超结器件的制造方法，其特征在于：步骤一中在进行步骤12之前还包括如下步骤：
采用热氧化工艺在所述栅极沟槽的底部表面和侧面以及所述栅极沟槽外的所述第一外延层表面形成牺牲氧化层，之后采用湿法刻蚀工艺去除所述牺牲氧化层，从而增加对所述栅极沟槽的底角和顶角的圆化。
11.如权利要求8所述的沟槽栅超结器件的制造方法，其特征在于：所述栅氧化层的热氧化工艺的温度为900℃～1100℃，所述栅氧化层的厚度为800埃～1200埃。
12.如权利要求10所述的沟槽栅超结器件的制造方法，其特征在于：所述牺牲氧化层的热氧化工艺的温度为1100℃～1150℃，所述牺牲氧化层的厚度为500埃～4000埃。
13.一种制造如权利要求1所述的沟槽栅超结器件的制造方法，其特征在于，包括如下步骤：
步骤一、形成所述超结结构，包括如下分步骤：
步骤11、采用光刻刻蚀工艺在第一外延层中形成超结柱沟槽；
步骤12、在所述超结柱沟槽中填充P型的第二外延层，由填充于所述超结柱沟槽中的所述第二外延层组成P型柱，由所述超结柱沟槽之间的所述第一外延层组成N型柱，由所述N型柱和所述P型柱交替排列形成所述超结结构；
步骤二、定义出电荷流动区、过渡区和终端区，所述电荷流动区为所述沟槽栅超结器件的中间区域，所述终端区环绕于所述电荷流动区的外周，所述过渡区位于所述电荷流动区和所述终端区之间，在所述电荷流动区中形成沟槽栅，包括如下分步骤：
步骤21、采用光刻刻蚀工艺在所述第一外延层表面形成栅极沟槽；所述栅极沟槽的深度小于所述超结柱沟槽的深度；
步骤22、在所述栅极沟槽的底部表面和侧面以及所述栅极沟槽外的所述第一外延层表面形成栅氧化层；
步骤23、在所述栅极沟槽中填充多晶硅形成多晶硅栅，该多晶硅栅为所述沟槽栅；
步骤三、采用淀积和光刻刻蚀工艺形成场氧化膜的图形结构，图形化的所述场氧化膜将电荷流动区打开，将终端区或者终端区加过渡区覆盖；
步骤四、形成P型阱；所述P型阱的结深小于等于所述栅极沟槽的深度；
步骤五、在所述电荷流动区的所述P型阱表面形成N型重掺杂的源区；
步骤六、形成层间膜、接触孔和正面金属层，对所述正面金属层进行图形化形成源极和栅极。
14.如权利要求13所述的沟槽栅超结器件的制造方法，其特征在于：所述第一外延层形成于半导体衬底表面，还包括如下背面工艺：
对所述半导体衬底进行背面减薄；
在减薄后的所述半导体衬底背面形成N型重掺杂的漏区；
形成背面金属层，所述背面金属层和所述漏区接触并作为器件的漏极。
15.如权利要求13所述的沟槽栅超结器件的制造方法，其特征在于：步骤二中在形成所述沟槽栅之前还包括采用光刻加离子注入工艺形成P型环的工艺，所述P型环形成于所述过渡区中。
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