CN109755291B - 超结器件及其制造方法 - Google Patents

Abstract

本发明公开了一种超结器件，超结结构的沟槽为侧面倾斜结构，N型外延层的掺杂浓度为阶梯分布，P型柱由填充于沟槽中的多层P型外延层叠加形成；从沟槽底部到顶部，P型柱的各P型外延层的掺杂浓度依次递减。保护环氧化膜环绕在电流流动区的周侧；在保护环氧化膜和终端区的N型外延层的氧化膜外延层界面处的N型外延层中包括有一个N型掺杂浓度降低的顶部区域，能增强氧化膜外延层界面处的N型柱的横向耗尽能力。本发明还公开了一种超结器件的制造方法。本发明能改善具有倾斜沟槽的超结结构的P型柱和N型柱之间的电荷平衡，提高器件的纵向耐压能力，提高器件的源漏击穿电压；还能提高器件终端的承受横向电压的能力，提高器件的可靠性。

Description

超结器件及其制造方法

技术领域

本发明涉及一种半导体集成电路制造方法，特别是涉及一种超结(superjunction)器件的制造方法。

背景技术

超结结构就是交替排列的N型柱和P型柱组成结构。如果用超结结构来取代垂直双扩散MOS晶体管(Vertical Double-diffused Metal-Oxide-Semiconductor，VDMOS)器件中的N型漂移区，在导通状态下通过N型柱提供导通通路，导通时P型柱不提供导通通路；在截止状态下由PN立柱共同承受反偏电压，就形成了超结金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)。超结MOSFET能在反向击穿电压与传统的VDMOS器件一致的情况下，通过使用低电阻率的外延层，而使器件的导通电阻大幅降低。

现有超结器件中，在电流流动区中，有交替排列的P型柱和N型柱，以条状的P-N柱即交替排列的P型柱和N型柱的结构为例，每个N柱的上方有一个栅极结构如多晶硅栅，该多晶硅栅可以部分覆盖周边的P型柱，也可以不覆盖，每个P型柱的上方有一个P型阱(PWell)，在P型阱里有一个N+源区，有一个接触孔，源极金属通过接触孔与源区相连，源极金属通过经过一个高浓度的P+接触区与P区即P型阱相连，源极金属即为组成源极的正面金属层。

在电流流动区和承受电压的终端区域之间，存在一个过渡区，过渡区中有一个和电流流动区的P型阱相连的P型环区域，该P型环区域上有接触孔，接触孔之下也有一个高浓度的P+接触区；因此P型环，通过P+接触区域、P型环区域的接触孔、正面金属层即源极、器件电流流动区的源区上接触孔和源区接触孔底部的P+接触区实现和器件的源区以及器件流动区中的P型阱相连接。终端区用于在横向上承受源区和漏区之间的电压，在一般的超结MOSFET器件中，该终端区主要由交替排列的P-N柱构成，或者在交替排列的P-N柱之外侧，还有一个N+截止区。这个交替排列的P-N区在源区和漏区之间加反向偏置时，其中的载流子互相耗尽，形成一个耗尽区用于承受这个横向电压。为了提高器件的竞争能力，需要采用最小的终端尺寸，这样P-N柱的横向电场强度就会加大，从而使得器件终端的设计更加重要。

特别是，在沟槽填充型超结MOSFET中，为了易于填充，得到没有缺陷的P型外延填充，并且有较高的产出通量，通常将P型柱做成又一定的倾斜，也即先将沟槽的侧面做成倾斜结构，方便P型柱的填充，填充完成后P型柱的侧面也为倾斜结构。如果P型柱的侧面的倾斜角为88.35度，P型柱顶部宽度大例如4μm，那么底部宽度小例如1.7μm，这时当N型外延层采用单一浓度，填充P型柱的P型外延也采用单一浓度时，总有一个部分P型杂质和N型杂质会产生很大的杂质总量的偏差，大的杂质总量偏差主要在靠近Si和SiO2界面的顶部区域或靠近N+半导体衬底的底部区域，从而降低器件的BVds，Si和SiO2界面中的Si是指N型外延层采用N型硅外延层时的硅，SiO2是指在N型外延层表面形成的二氧化硅介质膜，N+半导体衬底通常为硅衬底，N型外延层形成于N+半导体衬底表面上。

一个改善方法是，将N型外延做成从顶部到底部浓度下降的，下降的幅度根据沟槽的倾斜角决定，但这样N外延的制作很复杂，难以大规模生产；一个简化的改善方案是将N外延做成几层不同浓度的，底部的浓度低，与小尺寸的P型柱适应；顶部的浓度做高，与大尺寸的P型柱相配；这样整个超结内电荷平衡的状态得到改善，器件的电荷流动区的承受电压的能力得到提高，终端区域纵向承受电压的能力也得到提高。但问题即使N型外延层做成了两层，上半部分的浓度高，下半部分的浓度低，但这样在沟槽底部区域还是会出现N型杂质明显多于P型杂质，部分的影响P-N平衡，从而影响BVds。另一个问题是，由于终端区域顶部的N型外延的浓度提高，降低了终端区域横向承受电压的能力，从而导致器件的击穿发生在终端区，这样不仅改善BVds的效果没有达到，而且由于BVds发生在终端，使得BVds的一致性变差，器件的EAS能力也变差。

发明内容

本发明所要解决的技术问题是提供一种超结器件，能改善具有倾斜沟槽的超结结构的P型柱和N型柱之间的电荷平衡，提高器件的纵向耐压能力，提高器件的源漏击穿电压；还能提高器件终端的承受横向电压的能力，提高器件的可靠性。为此，本发明还提供一种超结器件的制造方法。

为解决上述技术问题，本发明提供的超结器件的中间区域为电流流动区，终端区环绕于所述电流流动区的外周，过渡区位于所述电流流动区和所述终端区之间；包括：

N型外延层，在所述N型外延层形成有多个沟槽；各所述沟槽为顶部宽底部窄的侧面倾斜结构，在纵向上所述N型外延层的掺杂浓度呈由顶部到底部逐级降低的阶梯分布。

P型柱由填充于所述沟槽中的多层P型外延层叠加形成；由各所述P型柱之间的所述N型外延层组成N型柱，由多个交替排列的所述N型柱和所述P型柱组成的超结结构；所述超结结构位于所述电流流动区、所述过渡区和所述终端区中。

从所述沟槽的底部到顶部，所述P型柱对应的各P型外延层的掺杂浓度依次递减，所述P型柱的掺杂结构结合掺杂浓度阶梯分布的所述N型外延层一起补偿侧面倾斜的所述沟槽带来的所述P型柱和所述N型柱之间的电荷失配从而提高所述P型柱和所述N型柱之间的电荷平衡，提高所述超结结构的纵向耐压能力。

保护环氧化膜环绕在所述电流流动区的周侧并将所述电流流动区露出以及将所述过渡区全部覆盖，所述保护环氧化膜还延伸到所述终端区表面并将所述终端区全部或仅将所述终端区的最外周部分露出。

在所述保护环氧化膜和所述终端区的所述N型外延层的氧化膜外延层界面处的所述N型外延层中包括有一个N型掺杂浓度降低的顶部区域，通过降低所述顶部区域的N型掺杂浓度使所述氧化膜外延层界面处的所述N型柱的横向耗尽能力增强，使所述氧化膜外延层界面处的电场强度分布的均匀性提高，提高所述终端区承受横向电压的能力。

进一步的改进是，所述顶部区域的N型净掺杂由所述N型外延层的N型掺杂杂质叠加第一P型注入杂质组成。

进一步的改进是，所述顶部区域的掺杂浓度是所述顶部区域对应的阶梯处的所述N型外延层的掺杂浓度的80％～95％。

进一步的改进是，所述顶部区域的深度范围为0.2微米～3微米。

进一步的改进是，所述第一P型注入杂质的注入杂质为B或BF2，注入能量为5Kev～100Kev，注入剂量为8E10cm^-2～3E11cm^-2。

进一步的改进是，所述N型外延层的掺杂浓度的阶梯结构为2个；所述P型柱由两层P型外延层叠加形成；所述沟槽的侧面和所述N型外延层的垂直面的夹角为1度～2度。

所述P型柱的底层P型外延层的掺杂浓度是所述N型外延层的底层阶梯对应的掺杂浓度的2倍～5倍。

所述P型柱的顶层P型外延层的掺杂浓度是所述N型外延层的顶层阶梯对应的掺杂浓度的0倍～0.6倍。

进一步的改进是，在所述电流流动区和所述过渡区的选定区域中形成有P型阱，形成所述P型阱的选定区域通过光刻定义；所述电流流动区中各所述P型柱的顶部都形成有一个所述P型阱且各所述P型阱延伸到对应的所述P型柱两侧的所述N型柱的表面。

在所述电流流动区的所述超结结构的表面形成有由栅氧化膜和多晶硅栅叠加形成的平面栅结构，所述多晶硅栅的形成区域通过光刻工艺定义，各所述多晶硅栅覆盖对应的所述P型阱且被所述多晶硅栅覆盖的所述P型阱的表面用于形成沟道。

在所述电流流动区中的所述多晶硅栅两侧分别形成由源区，所述源区通过以所述多晶硅栅和所述保护环氧化膜为自对准条件的全面的第二次N型离子注入形成，所述第二次N型离子注入同时在所述保护环氧化膜覆盖区域之外的所述终端区中或外侧形成终端第二N型注入区。

层间膜覆盖在所述多晶硅栅、所述源区、所述保护环氧化膜以及所述终端第二N型注入区表面；在所述层间膜中形成有穿过所述层间膜的接触孔，所述接触孔通过光刻工艺定义。

正面金属层形成在形成有所述接触孔的所述层间膜的表面，栅极和源极由所述正面金属层图形化形成，所述栅极和所述源极的形成区域通过光刻工艺定义；所述电流流动区中的各所述源区和对应的所述P型阱通过顶部相同的接触孔连接到所述源极，所述过渡区中的所述P型阱也通过顶部的接触孔连接到所述源极，所述多晶硅栅通过顶部的接触孔连接到栅极。

进一步的改进是，在所述电流流动区中形成JFET区域，所述JFET区域通过以所述保护环氧化膜为自对准条件的全面的第一次N型离子注入形成；所述第一次N型离子注入同时在所述保护环氧化膜覆盖区域之外的所述终端区中或外侧形成终端第一N型注入区。

进一步的改进是，在所述电流流动区中所述接触孔的底部穿过所述源区，用以消除全面注入的所述源区对所述接触孔和底部的所述P型阱的接触的影响。

进一步的改进是，在位于所述过渡区的所述保护环氧化膜的顶部形成有多晶硅总线，所述多晶硅总线和所述多晶硅栅采用相同的工艺同时形成，各所述多晶硅栅和所述多晶硅总线接触连接，且各所述多晶硅栅通过和所述多晶硅总线相连并通过形成于所述多晶硅总线顶部的接触孔连接到所述栅极。

为解决上述技术问题，本发明提供的超结器件的制造方法的超结器件的中间区域为电流流动区，终端区环绕于所述电流流动区的外周，过渡区位于所述电流流动区和所述终端区之间；包括如下步骤：

步骤一、提供N型外延层，进行第一次光刻工艺定义出沟槽的形成区域，之后对所述N型外延层进行干法刻蚀形成多个沟槽；各所述沟槽为顶部宽底部窄的侧面倾斜结构，在纵向上所述N型外延层的掺杂浓度呈由顶部到底部逐级降低的阶梯分布。

淀积多层掺杂浓度不同的P型外延层填充所述沟槽并叠加形成P型柱，在淀积过程中调节各层P型外延层的掺杂浓度，从所述沟槽的底部到顶部，所述P型柱对应的各层P型外延层的掺杂浓度依次递减；由各所述P型柱之间的所述N型外延层组成N型柱，由多个交替排列的所述N型柱和所述P型柱组成的超结结构；所述超结结构位于所述电流流动区、所述过渡区和所述终端区中。

所述P型柱的掺杂结构结合掺杂浓度阶梯分布的所述N型外延层一起补偿侧面倾斜的所述沟槽带来的所述P型柱和所述N型柱之间的电荷失配从而提高所述P型柱和所述N型柱之间的电荷平衡，提高所述超结结构的纵向耐压能力。

步骤二、进行第二次光刻工艺在所述电流流动区和所述过渡区中定义出P型阱的形成区域，之后进行P型离子注入形成所述P型阱。

所述电流流动区中各所述P型柱的顶部都形成有一个所述P型阱且各所述P型阱延伸到对应的所述P型柱两侧的所述N型柱的表面。

步骤三、进行第三次光刻工艺在所述终端区中定义出第一P型注入杂质的注入区域；之后进行所述第一P型注入杂质的注入将所述第一P型注入杂质注入到后续的保护环氧化膜和所述终端区的所述N型外延层的氧化膜外延层界面处的所述N型外延层的顶部区域中,使所述顶部区域的N型掺杂浓度降低，通过降低所述顶部区域的N型掺杂浓度使所述氧化膜外延层界面处的所述N型柱的横向耗尽能力增强，使所述氧化膜外延层界面处的电场强度分布的均匀性提高，提高所述终端区承受横向电压的能力。

步骤四、在形成有所述P型阱的所述N型外延层表面进行第一氧化膜生长，进行第四次光刻工艺定义出所述第一氧化膜的刻蚀区域，之后对所述第一氧化膜进行刻蚀形成保护环氧化膜，所述保护环氧化膜将所述电流流动区露出以及将所述过渡区全部覆盖，所述保护环氧化膜还延伸到所述终端区表面并将所述终端区全部或仅将所述终端区的最外周部分露出，所述保护环氧化膜环绕在所述电流流动区的周侧。

以所述保护环氧化膜为自对准条件进行全面的第一次N型离子注入在所述电流流动区中形成JFET区域，同时在所述保护环氧化膜覆盖区域之外的所述终端区中或外侧形成终端第一N型注入区。

步骤五、依次形成栅氧化膜和N型重掺杂的第一层多晶硅，进行第五次光刻工艺定义出多晶硅栅的形成区域，之后对所述第一层多晶硅进行刻蚀形成多晶硅栅，各所述多晶硅栅为平面栅结构，各所述多晶硅栅覆盖对应的所述P型阱且被所述多晶硅栅覆盖的所述P型阱的表面用于形成沟道。

以所述多晶硅栅和所述保护环氧化膜为自对准条件进行全面的第二次N型离子注入在所述电流流动区中的所述多晶硅栅两侧分别形成源区，同时在所述保护环氧化膜覆盖区域之外的所述终端区中或外侧形成终端第二N型注入区。

步骤六、淀积层间膜，进行第六次光刻工艺定义出接触孔的形成区域，之后对所述层间膜进行刻蚀形成所述接触孔的开口；在所述接触孔的开口中填充金属形成所述接触孔。

步骤七、进行正面金属淀积形成正面金属层，进行第七次光刻工艺定义出栅极和源极的形成区域，之后对所述正面金属层进行刻蚀形成所述栅极和所述源极，所述电流流动区中的各所述源区和对应的所述P型阱通过顶部相同的接触孔连接到所述源极，所述过渡区中的所述P型阱也通过顶部的接触孔连接到所述源极，所述多晶硅栅通过顶部的接触孔连接到栅极。

为解决上述技术问题，本发明提供的超结器件的制造方法的超结器件的中间区域为电流流动区，终端区环绕于所述电流流动区的外周，过渡区位于所述电流流动区和所述终端区之间；包括如下步骤：

步骤一、提供N型外延层，进行全面的第一P型注入杂质的注入到所述N型外延层的顶部区域中,使所述顶部区域的N型掺杂浓度降低。

步骤二、进行第一次光刻工艺定义出沟槽的形成区域，之后对所述N型外延层进行干法刻蚀形成多个沟槽；各所述沟槽为顶部宽底部窄的侧面倾斜结构，在纵向上所述N型外延层的掺杂浓度呈由顶部到底部逐级降低的阶梯分布。

淀积多层掺杂浓度不同的P型外延层填充所述沟槽并叠加形成P型柱，在淀积过程中调节各层P型外延层的掺杂浓度，从所述沟槽的底部到顶部，所述P型柱对应的各层P型外延层的掺杂浓度依次递减；由各所述P型柱之间的所述N型外延层组成N型柱，由多个交替排列的所述N型柱和所述P型柱组成的超结结构；所述超结结构位于所述电流流动区、所述过渡区和所述终端区中。

所述P型柱的掺杂结构结合掺杂浓度阶梯分布的所述N型外延层一起补偿侧面倾斜的所述沟槽带来的所述P型柱和所述N型柱之间的电荷失配从而提高所述P型柱和所述N型柱之间的电荷平衡，提高所述超结结构的纵向耐压能力。

步骤三、进行第二次光刻工艺在所述电流流动区和所述过渡区中定义出P型阱的形成区域，之后进行P型离子注入形成所述P型阱。

所述电流流动区中各所述P型柱的顶部都形成有一个所述P型阱且各所述P型阱延伸到对应的所述P型柱两侧的所述N型柱的表面。

步骤四、在形成有所述P型阱的所述N型外延层表面进行第一氧化膜生长，进行第三次光刻工艺定义出所述第一氧化膜的刻蚀区域，之后对所述第一氧化膜进行刻蚀形成保护环氧化膜，所述保护环氧化膜将所述电流流动区露出以及将所述过渡区全部覆盖，所述保护环氧化膜还延伸到所述终端区表面并将所述终端区全部或仅将所述终端区的最外周部分露出，所述保护环氧化膜环绕在所述电流流动区的周侧。

在所述保护环氧化膜和所述终端区的所述N型外延层的氧化膜外延层界面处，通过降低叠加有所述第一P型注入杂质的所述顶部区域的N型掺杂浓度使所述氧化膜外延层界面处的所述N型柱的横向耗尽能力增强，使所述氧化膜外延层界面处的电场强度分布的均匀性提高，提高所述终端区承受横向电压的能力。

以所述保护环氧化膜为自对准条件进行全面的第一次N型离子注入在所述电流流动区中形成JFET区域，同时在所述保护环氧化膜覆盖区域之外的所述终端区中或外侧形成终端第一N型注入区。

步骤五、依次形成栅氧化膜和N型重掺杂的第一层多晶硅，进行第四次光刻工艺定义出多晶硅栅的形成区域，之后对所述第一层多晶硅进行刻蚀形成多晶硅栅，各所述多晶硅栅为平面栅结构，各所述多晶硅栅覆盖对应的所述P型阱且被所述多晶硅栅覆盖的所述P型阱的表面用于形成沟道。

以所述多晶硅栅和所述保护环氧化膜为自对准条件进行全面的第二次N型离子注入在所述电流流动区中的所述多晶硅栅两侧分别形成源区，同时在所述保护环氧化膜覆盖区域之外的所述终端区中或外侧形成终端第二N型注入区。

步骤六、淀积层间膜，进行第五次光刻工艺定义出接触孔的形成区域，之后对所述层间膜进行刻蚀形成所述接触孔的开口；在所述接触孔的开口中填充金属形成所述接触孔。

步骤七、进行正面金属淀积形成正面金属层，进行第六次光刻工艺定义出栅极和源极的形成区域，之后对所述正面金属层进行刻蚀形成所述栅极和所述源极，所述电流流动区中的各所述源区和对应的所述P型阱通过顶部相同的接触孔连接到所述源极，所述过渡区中的所述P型阱也通过顶部的接触孔连接到所述源极，所述多晶硅栅通过顶部的接触孔连接到栅极。

进一步的改进是，所述顶部区域的掺杂浓度是所述顶部区域对应的阶梯处的所述N型外延层的掺杂浓度的80％～95％。

进一步的改进是，所述第一P型注入杂质的注入杂质为B或BF2，注入能量为5Kev～100Kev，注入剂量为8E10cm^-2～3E11cm^-2。

进一步的改进是，所述N型外延层的掺杂浓度的阶梯结构为2个；所述P型柱由两层P型外延层叠加形成；所述沟槽的侧面和所述N型外延层的垂直面的夹角为1度～2度。

所述P型柱的底层P型外延层的掺杂浓度是所述N型外延层的底层阶梯对应的掺杂浓度的2倍～5倍。

所述P型柱的顶层P型外延层的掺杂浓度是所述N型外延层的顶层阶梯对应的掺杂浓度的0倍～0.6倍。

本发明的超结结构的沟槽为侧面倾斜结构，有利于P型柱的外延填充；同时，将N型外延层的掺杂结构设置为由顶部到底部逐级降低的阶梯分布，这种阶梯分布的掺杂结构结合沟槽的侧面倾斜结构能够改善P型柱和N型柱之间的电荷平衡；同时，对沟槽的P型外延层的填充做了特别的设置，将形成P型柱的各层P型外延层的掺杂浓度设置为从沟槽的底部到顶部为依次递减的结构，使得P型柱的掺杂浓度分布同样有利于能补偿侧面倾斜的沟槽带来的P型柱和N型柱之间的电荷失配，从而能提高P型柱和所述N型柱之间的电荷平衡；所以，本发明能结合P型柱的掺杂浓度分布的设置和掺杂浓度阶梯分布的N型外延层来一起补偿侧面倾斜的沟槽带来的P型柱和N型柱之间的电荷失配从而提高P型柱和N型柱之间的电荷平衡，最后能提高超结结构的纵向耐压能力，由于各区域的超结结构都相同，故能同时提高电流流动区和终端区的超结结构纵向承受电压的能力。

本发明对终端区的N型外延层的表面掺杂做了特别设置，主要是在N型外延层的顶部区域即在保护环氧化膜和N型外延层的氧化膜外延层界面处的N型外延层中增加了一次P型注入形成的第一P型注入杂质，这样能使N型外延层的顶部区域的N型净掺杂浓度降低，氧化膜外延层界面处的顶部区域的N型外延层的掺杂浓度的降低能使形成的N型柱的顶部区域更容易被横向耗尽，也即终端区的P-N柱的耗尽在顶部区域更容易展开，N型柱的顶部区域的横向耗尽能力的增强则能使氧化膜外延层界面处的电场强度变化得更为缓慢、电场强度分布的均匀性能得到提高，所以最后能提高器件终端的承受横向电压的能力并提高器件的总的承受反向偏压的能力，提高器件的可靠性。特别是在P型柱的杂质总量相对于N型柱的杂质总量不够时，在这个N型外延层的顶部区域注入的P型杂质，对降低N型外延层的顶部区域的杂质浓度从而增强N型柱的顶部区域的横向耗尽的作用就更加明显。

另外，本发明通过保护环氧化膜进行了特别设置，保护环氧化膜会将电流流动区露出以及将过渡区全部覆盖，以及将终端区全部或大部分覆盖；结合保护环氧化膜的特别设置能够采用以保护环氧化膜为自对准条件进行全面的第一次N型离子注入在电流流动区中形成JFET区域，也即本发明中JFET区域的形成不需要单独采用一次光刻工艺进行定义，也即本发明能够减少一次JFET区域所对应的光刻。

同时，在本发明的JFET区域所对应的第一次N型离子注入即JFET注入中，由于保护环氧化膜会将过渡区全部覆盖以及将终端区全部或大部分覆盖，第一次N型离子注入的离子不会注入到过渡区中以及终端区的内部区域中，如果在终端区的内部区域中注入了JFET注入的N型离子，则会明显降低器件的击穿电压即BVds；而如果在过渡区中注入了JFET注入的N型离子，则会降低器件的抗电流冲击能力即EAS，所以本发明能够在减少JFET区域所对应的光刻的条件下使器件的性能和可靠性得到保持。另外，本发明还能以多晶硅栅和保护环氧化膜为自对准条件进行全面的第二次N型离子注入即源注入在电流流动区中的所述多晶硅栅两侧分别形成源区，也即本发明形成源区时同样采用自对准就能实现，不需要单独采用一个光刻工艺来定义，所以本发明节省了一次定义源区的光刻。本发明还能够实现JFET区域和源区的自对准注入，也即本发明能减少两次光刻工艺，能使器件的性能和可靠性得到保持，能降低制作成本，缩短生产周期。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是现有超结器件的俯视图；

图2是现有超结器件的剖面示意图；

图3是本发明实施例超结器件的剖面示意图；

图4A是现有沟槽侧面倾斜的超结结构的P型柱和N型柱的纵向杂质分布示意曲线；

图4B是本发明实施例超结结构的P型柱和N型柱的纵向杂质分布示意曲线；

图5A-图5H是本发明第一实施例超结器件的制造方法各步骤中器件的剖面示意图。

具体实施方式

如图1所示，是现有超结器件俯视图；一般的超结器件结构，都包含电流流动区、横向承受反向偏置电压的终端区和处于电流流动区和终端区之间的过渡区，终端区环绕于所述电流流动区的外周，图1中1区表示电流流动区，2区表示过渡区，3区表示终端区。

1区包括由交替排列的P型柱22和N型柱23组成的超结结构，图1中的P型柱22和N型柱23都呈条形结构。N型柱23于在超结器件导通时提供导通通路，P型柱22和N型柱23在超结器件反偏时互相耗尽共同承受反向偏压。

2区和3区位于超结器件的终端，共同作为表示超结器件的终端保护结构。在器件导通时所述2区和3区不提供电流，在反偏状态用于承担从1区外周单元的表面到器件最外端表面衬底的电压该电压为横向电压和从1区外周单元表面到衬底的电压该电压为纵向电压。

2区中有至少一个P型环25，图1中为一个P型环25，该P型环25一般与1区的P型背栅即P型阱连接在一起；现有技术中，2区中一般有具有一定倾斜角的场板介质膜，在2区中还具有用于减缓表面电场急剧变化的场板24，场板24为多晶场板片或金属场板，以及P型柱22；2区中也可以不设置所述金属场板。

3区包括由交替排列的P型柱22和N型柱23组成的超结结构，图1中3区的P型柱22和N型柱23分别由1区中的P型柱22和N型柱23延伸扩展而成，交替排列方向相同。在其它结构中，3区的P型柱22和N型柱23也能首尾相连的环型结构。

3区中有金属场板，3区中也可以不设置所述金属场板；3区中可以有P型环25也可以没有，有P型环25时该处的P型环是不与电流流动区的P型背栅连接相连的(悬浮的)；在3区的最外端有终端截止环21，所述终端截止环21由N+注入区或N+注入区再加形成于其上的介质或介质加上金属构成。

如图2所示，是现有超结器件的剖面示意图；现有超结器件的中间区域为电流流动区即1区，终端区即3区环绕于所述电流流动区的外周，过渡区即2区位于所述电流流动区和所述终端区之间；现有超结器件包括：

N型外延层2，所述N型外延层2进行干法刻蚀形成多个沟槽41,42,43；在所述沟槽41,42,43中填充由P型外延层并组成P型柱51,52,53，由各所述P型柱51,52,53之间的所述N型外延层2组成N型柱，由多个交替排列的所述N型柱和所述P型柱51,52,53组成的超结结构。P型柱51,52,53对应于图1中的P型柱22；所述N型柱2对应于图1中的N型柱23。

所述N型外延层2形成于半导体衬底1的表面上，所述半导体衬底1采用N型重掺杂的结构。

在所述电流流动区和所述过渡区的选定区域中形成有P型阱6。

在终端区的所述N型外延层2表面形成有终端介质膜一般为终端氧化膜7，现有技术中终端氧化膜7通常将所述过渡区暴露出来，具体可以参考图2的虚线框T1所示；这样在后续接触孔的工艺中在过渡区的所述P型阱6顶部的接触孔12b和电流流动区中的接触孔12a能采用相同的工艺形成。

在所述电流流动区的所述超结结构的表面形成有由栅氧化膜8和多晶硅栅9叠加形成的平面栅结构，所述多晶硅栅9的形成区域通过光刻工艺定义，各所述多晶硅栅9覆盖对应的所述P型阱6且被所述多晶硅栅9覆盖的所述P型阱6的表面用于形成沟道。

在超结器件中，N型柱和超结结构底部的N型外延层2一般作为器件的漂移区，在电流流动区中的各所述P型阱6之间的所述N型柱即漂移区表面需要采用光刻和注入工艺形成JFET区域，用于降低该处的寄生电阻从而降低整个器件的导通电阻。

在所述电流流动区中的所述多晶硅栅9两侧分别形成由源区10，现有器件中所述源区10的一侧和对应的所述多晶硅栅9自对准，但是相邻两个多晶硅栅9的侧面之间的所述源区10需要有间隔，这样才能实现接触孔12a和底部的P型阱6实现良好的接触，故现有工艺中所述源区10需要采用光刻进行定义。通常，位于终端区外侧的由N+区组成的截止区10和所述源区10采用相同的工艺同时形成。

在超结结构的表面形成有层间膜11；在所述层间膜11中形成有穿过所述层间膜11的接触孔12a,12b，所述接触孔12a,12b通过光刻工艺定义。

栅极和源极由正面金属层14图形化形成，所述栅极和所述源极的形成区域通过光刻工艺定义；所述电流流动区中的各所述源区10和对应的所述P型阱6通过顶部相同的接触孔12a连接到所述源极，所述过渡区中的所述P型阱6也通过顶部的接触孔12b连接到所述源极，所述多晶硅栅9通过顶部的接触孔连接到栅极。

在各所述接触孔12a,12b的底部形成有P+接触区，通过所述P+接触区降低所述接触孔121a,121b和所述P型阱6之间的接触电阻。

在减薄后的半导体衬底1的背面形成有背面金属层15并由所述背面金属层15引出漏极。

本发明实施例超结器件：

如图3所示，是本发明实施例超结器件的剖面示意图；本发明实施例超结器件的中间区域为电流流动区即1区，终端区即3区环绕于所述电流流动区的外周，过渡区即2区位于所述电流流动区和所述终端区之间；超结器件的俯视图的结构同样可以参考图1所示。本发明实施例超结器件包括：

N型外延层2，所述N型外延层2中形成有多个沟槽41,42,43。

本发明实施例中，各所述沟槽41,42,43为顶部宽底部窄的侧面倾斜结构，本发明实施例中，通过将超结结构的沟槽41,42,43为侧面倾斜结构，有利于P型柱51,52,53的外延填充。

在纵向上所述N型外延层2的掺杂浓度呈由顶部到底部逐级降低的阶梯分布。

P型柱51,52,53由填充于所述沟槽41,42,43中的多层P型外延层叠加形成；由各所述P型柱51,52,53之间的所述N型外延层2组成N型柱，由多个交替排列的所述N型柱和所述P型柱51,52,53组成的超结结构；所述超结结构位于所述电流流动区、所述过渡区和所述终端区中。

从所述沟槽41,42,43的底部到顶部，所述P型柱51,52,53对应的各P型外延层的掺杂浓度依次递减，所述P型柱51,52,53的掺杂结构结合掺杂浓度阶梯分布的所述N型外延层2一起补偿侧面倾斜的所述沟槽41,42,43带来的所述P型柱51,52,53和所述N型柱之间的电荷失配从而提高所述P型柱51,52,53和所述N型柱之间的电荷平衡，提高所述超结结构的纵向耐压能力。

本发明实施例中，所述N型外延层2的掺杂浓度的阶梯结构为2个，在图3中分别用标记201和202标出，N型外延层201的掺杂浓度低于N型外延层202的掺杂浓度。

所述P型柱51,52,53由两层P型外延层叠加形成，在图3中分别用标记203和204标出，底层P型外延层203的掺杂浓度高于顶层P型外延层204的掺杂浓度。

所述沟槽41,42,43的侧面和所述N型外延层2的垂直面的夹角α为1度～2度。夹角α请参考图5A所示。

所述P型柱51,52,53的底层P型外延层203的掺杂浓度是所述N型外延层2的底层阶梯对应的掺杂浓度的2倍～5倍。

所述P型柱51,52,53的顶层P型外延层204的掺杂浓度是所述N型外延层2的顶层阶梯对应的掺杂浓度的0倍～0.6倍。

本发明实施例中，通过将超结结构的沟槽41,42,43为侧面倾斜结构，有利用P型柱51,52,53的外延填充；同时，将N型外延层2的掺杂结构设置为由顶部到底部逐级降低的阶梯分布，这种阶梯分布的掺杂结构结合沟槽41,42,43的侧面倾斜结构能够改善P型柱和N型柱之间的电荷平衡，能同时提高超结器件的电流流动区和终端区的纵向承受电压的能力。

本发明实施例中，所述P型柱51,52,53由底层P型外延层203和顶层P型外延层204的叠加结构能进一步的改善P型柱和N型柱之间的电荷平衡：其中底层P型外延层203的掺杂浓度更高，能增加所述P型51,52,53的底部区域的P型杂质总量，补偿侧面倾斜的所述沟槽带来的所述P型柱51,52,53和所述N型柱之间的电荷失配从而提高所述P型柱51,52,53和所述N型柱之间的电荷平衡，提高所述超结结构的纵向耐压能力。

如图4A所示，是现有沟槽侧面倾斜的超结结构的P型柱和N型柱的纵向杂质分布示意曲线；曲线101为N型柱的N型杂质总量的分布曲线，曲线102为P型柱的P型杂质总量的分布曲线，C0表示位于沟槽的顶部表面，C1表示位于沟槽的中间位置，C2表示位于沟槽的底部区域即最后形成的P型柱的底部表面；曲线101中的N表示N型柱的掺杂浓度都为N，但是由于沟槽的侧面为倾斜结构，沟槽的顶部开口大、底部开口小，故N型柱的顶部宽度小、底部宽度大，由于宽度逐渐增加，在掺杂浓度不变的条件下，曲线101中呈现N型杂质总量逐渐增加的结构；同理，曲线102呈现P型杂质总量逐渐降低的结构；曲线101和102只能做到在C1位置处具有相同的P和N杂质总量，其它位置处的杂质总量不平衡。

如图4B所示，是本发明实施例超结结构的P型柱和N型柱的纵向杂质分布示意曲线；

曲线103a和103b叠加形成为N型柱的N型杂质总量的分布曲线，也即N型柱的掺杂浓度分成了两个阶梯，分别为曲线103a对应的阶梯和曲线103b对应的底部阶梯，对于各阶梯，N型柱的杂质总量随深度增加而增加；但是由于曲线103a对应的阶梯掺杂浓度更高，虽然N型柱的顶部的宽度更小，但是综合看来会使曲线103a对应的阶梯和曲线103b对应的底部阶梯的掺杂总量的变化不是大，也即和图4A中的曲线101相比，曲线103a和103b能使得N型柱的纵向上的掺杂总量的差异变小，有利于改善P型柱和N型柱的电荷平衡。

曲线104a和104b叠加形成为P型柱的P型杂质总量的分布曲线，由图3所示可知，各P型柱由底部P型外延层203和顶部P型外延层204叠加形成，P型柱的底部区域将会仅由底部P型外延层203组成，即只有一个掺杂浓度，对应于曲线104b，曲线104b上的P2表示底部P型外延层203的掺杂浓度，可以看出曲线104b随深度的增加会减少，这是由于P型柱的宽度越来越小形成的。而P型柱的顶部的同一深度位置上则会同时包括底部P型外延层203和顶部P型外延层204，曲线104a上的P2表示底部P型外延层203的掺杂浓度、P1表示顶部P型外延层204的掺杂浓度，两种不同的掺杂浓度乘以对应的宽度则能得到对应深度位置的总的掺杂量。同样，和图4A中的曲线102相比，曲线104a和104b能使得P型柱的纵向上的掺杂总量的差异变小，同样有利于改善P型柱和N型柱的电荷平衡。

由上可知，本发明实施例通过将N型外延层2的掺杂浓度设置为阶梯结构以及将P型柱设置为两层外延层203和204的叠加结构来一起改善P型柱和N型柱之间的电荷平衡。

本发明实施例超结器件中，为了更清楚的区别1区、2区和3区中的沟槽和P型柱，将各区域中的沟槽分开标记，具体为：沟槽41为1区中形成的沟槽，沟槽42为2区中形成的沟槽，沟槽43为3区中形成的沟槽；P型柱51为1区中形成的P型柱，P型柱52为1区中形成的P型柱，P型柱53为1区中形成的P型柱。不同沟槽之间的宽度可以设置为不一样，图4中Wp1表示沟槽41的宽度，也为后续P型柱51的宽度；Wp2表示沟槽42的宽度，也为后续P型柱52的宽度，Wp3表示沟槽43的宽度，也为后续P型柱53的宽度；Wn1表示1区中的N型柱的宽度，Wn2表示2区中的N型柱的宽度，Wn3表示3区中的N型柱的宽度。

本发明实施例超结器件中，以超结器件为超结MOSFET为例进行详细说明：所述N型外延层2形成于半导体衬底1的表面上，所述半导体衬底1采用N型重掺杂的结构；较佳为，所述N型外延层2为硅外延层，所述半导体衬底1为硅衬底也即通常所说的硅片或硅晶圆片。超结MOSFET的漏区通常形成于所述半导衬底1的背面，故直接采用重掺杂的半导体衬底1，本发明实施例方法中，以具体参数为例进行如下说明，这些参数并不用于对本发明的保护范围进行限定：所述半导体衬底1的电阻率0.001ohm·cm～0.003ohm·cm。所述N型外延层2的厚度为30微米～70微米，较佳为40微米～60微米；所述N型外延层201的电阻率1.3ohm·cm，所述N型外延层201的电阻率1.3ohm·cm，所述N型外延层202的电阻率1.1ohm·cm。P-N柱区域即超结结构区域：对应器件的源漏击穿电压BVds为600V～700V时超结结构的高度为35微米～45微米，也即沟槽41,42,43的深度为35微米～45微米。本发明实施例超结器件中，要保证所述沟槽沟槽41,42,43和高浓度的所述半导体衬底1之间具有一定厚度如多于5微米的缓冲层，以保持器件具有较好的抗电流冲击能力，缓冲层一般直接以位于沟槽41,42,43底部的所述N型外延层2组成。

在所述电流流动区和所述过渡区的选定区域中形成有P型阱6，形成所述P型阱6的选定区域通过光刻定义；所述电流流动区中各所述P型柱51的顶部都形成有一个所述P型阱6且各所述P型阱6延伸到对应的所述P型柱51两侧的所述N型柱的表面。

在形成有所述P型阱6的所述N型外延层2表面形成有第一氧化膜7，保护环氧化膜7通过对所述第一氧化膜7进行光刻刻蚀形成，所述保护环氧化膜7将所述电流流动区露出以及将所述过渡区全部覆盖；所述保护环氧化膜7还延伸到所述终端区表面并将所述终端区全部或仅将所述终端区的最外周部分露出，所述保护环氧化膜7环绕在所述电流流动区的周侧。

在所述电流流动区中形成JFET区域，所述JFET区域通过以所述保护环氧化膜7为自对准条件的全面的第一次N型离子注入形成；所述第一次N型离子注入同时在所述保护环氧化膜7覆盖区域之外的所述终端区中或外侧形成终端第一N型注入区。

在所述电流流动区的所述超结结构的表面形成有由栅氧化膜8和多晶硅栅9叠加形成的平面栅结构，所述多晶硅栅9的形成区域通过光刻工艺定义，各所述多晶硅栅9覆盖对应的所述P型阱6且被所述多晶硅栅9覆盖的所述P型阱6的表面用于形成沟道。

在所述电流流动区中的所述多晶硅栅9两侧分别形成由源区10，所述源区10通过以所述多晶硅栅9和所述保护环氧化膜7为自对准条件的全面的第二次N型离子注入形成，所述第二次N型离子注入同时在所述保护环氧化膜7覆盖区域之外的所述终端区中或外侧形成终端第二N型注入区10。在图3中终端第二N型注入区也用标记10表示，和源区10是采用相同工艺同时形成且为N+掺杂。终端第二N型注入区10能用于防止终端区的表面反型，更好的提高了器件的击穿特性的稳定性。终端第二N型注入区10也能形成在器件的最外周的终端区，也成为截止区。

层间膜11覆盖在所述多晶硅栅9、所述源区10、所述保护环氧化膜7以及所述终端第二N型注入区10表面；在所述层间膜11中形成有穿过所述层间膜11的接触孔121a,121b，所述接触孔121a,121b通过光刻工艺定义。

正面金属层14形成在形成有所述接触孔121a,121b的所述层间膜11的表面，栅极和源极由所述正面金属层14图形化形成，所述栅极和所述源极的形成区域通过光刻工艺定义；所述电流流动区中的各所述源区10和对应的所述P型阱6通过顶部相同的接触孔121a连接到所述源极，所述过渡区中的所述P型阱6也通过顶部的接触孔121b连接到所述源极，所述多晶硅栅9通过顶部的接触孔连接到栅极。

在所述电流流动区中所述接触孔121a的底部穿过所述源区10，用以消除全面注入的所述源区10对所述接触孔121a,121b和底部的所述P型阱6的接触的影响。在所述过渡区中需要依次对所述层间膜11和所述保护环氧化膜7进行刻蚀形成所述接触孔121b的开口且所述过渡区中所述接触孔121b底部的所述N型外延层2的过刻蚀量大于等于0埃，也即所述接触孔121b仅需将底部的所述P型阱6的顶部表面露出即可，所述接触控121a则需要穿过底部的源区10。

在各所述接触孔121a,121b的底部形成有P+接触区，通过所述P+接触区降低所述接触孔121a,121b和所述P型阱6之间的接触电阻。

较佳为，在位于所述过渡区的所述保护环氧化膜7的顶部形成有多晶硅总线9a，所述多晶硅总线9a和所述多晶硅栅9采用相同的工艺同时形成，各所述多晶硅栅9和所述多晶硅总线9a接触连接，所述多晶硅总线9a通过顶部的接触孔121c连接到所述栅极。本发明实施例超结器件中，各所述多晶硅栅9不直接通过接触孔连接到所述栅极，而是通过将各所述多晶硅栅9连接到所述多晶硅总线9a，在通过所述多晶硅总线9a连接到接触孔121c并连接到所述栅极。这样，和栅极连接的接触孔不直接设置在所述多晶硅栅9的顶部，而是设置在所述多晶硅总线9a的顶部，能保证器件可靠性不受接触孔工艺的影响。

在减薄后的所述半导体衬底1的背面形成有背面金属层15并由所述背面金属层15引出漏极。

由上可知，本发明实施例中通过对所述保护环氧化膜7的结构进行设计，能够实现所述JFET区域和所述源区的自对准注入，从而能减少两次光刻工艺。

在图3所示的本发明实施例器件中，终端第二N型注入区10叠加了终端第一N型注入区，并作为截止区，截止区也即图1所示的终端截止环21。

上面的器件结构中，过渡区上的接触孔121b需要穿透层间膜11和保护环氧化膜7，接触到底部的SI，整个介质膜的厚度大于电流流动区的介质膜厚度，这在工艺过程中要调整好接触孔刻蚀中介质膜刻蚀时刻蚀Sio2刻蚀速率/Si刻蚀速率的选择比，一般这个比值在10～20范围中就可以保证过渡区介质膜刻蚀完成时，电流流动区的SI刻蚀量不要过大，在本发明实施例超结器件中，因为需要将电流流动区接触孔穿透N+即源区10，Si刻蚀量本身需要在大约

(按照N+注入的剂量和能量进行调整)，在保护环氧化膜7厚度在1微米之内时，这个选择比大于3.5就能满足要求。

本发明实施例中，在所述保护环氧化膜7和所述终端区的所述N型外延层2的氧化膜外延层界面处的所述N型外延层2中包括有一个N型掺杂浓度降低的顶部区域，通过降低所述顶部区域的N型掺杂浓度使所述氧化膜外延层界面处的所述N型柱2的横向耗尽能力增强，使所述氧化膜外延层界面处的电场强度分布的均匀性提高，提高所述终端区承受横向电压的能力。

较佳为，所述顶部区域的N型净掺杂由所述N型外延层2的N型掺杂杂质叠加第一P型注入杂质61组成。所述顶部区域的掺杂浓度是所述顶部区域对应的阶梯处的所述N型外延层202的掺杂浓度的80％～95％。所述顶部区域的深度范围为0.2微米～3微米；所述顶部区域的深度范围由所受的热过程确定。所述第一P型注入杂质61的注入杂质为B或BF2，注入能量为5Kev～100Kev，注入剂量为8E10cm^-2～3E11cm^-2。所述第一P型注入杂质61的注入区域通过光刻定义；或者，所述第一P型注入杂质61的注入工艺为全面注入。

本发明实施例对终端区的N型外延层2的表面掺杂做了特别设置，主要是在N型外延层2的顶部区域即在保护环氧化膜7和N型外延层2的氧化膜外延层界面处的N型外延层2中增加了一次P型注入形成的第一P型注入杂质61，这样能使N型外延层2的顶部区域的N型净掺杂浓度降低，氧化膜外延层界面处的顶部区域的N型外延层2的掺杂浓度的降低能使形成的N型柱2的顶部区域更容易被横向耗尽，也即终端区的P-N柱的耗尽在顶部区域更容易展开，N型柱2的顶部区域的横向耗尽能力的增强则能使氧化膜外延层界面处的电场强度变化得更为缓慢、电场强度分布的均匀性能得到提高，所以最后能提高器件终端的承受横向电压的能力并提高器件的总的承受反向偏压的能力，提高器件的可靠性。特别是在P型柱的杂质总量相对于N型柱2的杂质总量不够时，在这个N型外延层2的顶部区域注入的P型杂质61，对降低N型外延层2的顶部区域的杂质浓度从而增强N型柱2的顶部区域的横向耗尽的作用就更加明显。

本发明实施例器件结合N型外延层2的掺杂浓度的梯度结构、P型柱的外延层填充的设置以及终端区的N型柱顶部的第一P型注入杂质61的设置，使器件的源漏击穿电压(BVds)和现有器件相比具有下面的优点：

本发明实施例器件的BVds能提高50V～100V；而器件的导通电阻的增加量不超过3％。进行工艺优化，能使导通电阻的增加量控制在1％以下，如和现有技术中的所述N型外延层的厚度为46微米；所述N型外延层的电阻率1.2ohm·cm，沟槽的深度为40微米的相比。

本发明实施例器件BVds的一致性得到明显提高：由于器件终端承受击穿的能力提高，使得器件易于设计成为终端区的击穿电压高于电流流动区的击穿电压，从而大大提高了器件Bvds的一致性，也提高了器件的抗电流冲击能力。

而如果终端击穿电压低于电荷流动区击穿电压，器件的击穿常常发生在接近Si/SiO2界面的区域，Si/SiO2界面中的SiO2对应于保护环氧化膜7、Si对应于所述终端区的所述N型外延层2，这样在该Si/SiO2界面易于有载流子聚集，从而使得器件的击穿电压不稳定，EAS能力差；而当终端区的击穿高于电荷流动区时，由于超结MOSFET可以通过设计保证器件在电流流动区的击穿发生在Si体内，就能大幅提高器件BVDs的稳定性，并易于获得好的EAS能力。

上述的P型柱的浓度设计中，底部浓度可以按照沟槽倾斜角来进行设定，沟槽越倾斜，倾斜角越大，底部的P型区域越小，N型区域越大，需要的P型杂质浓度就越高，如果图5A的倾斜角α从1度变成2度，沟槽底部位置最佳的P型杂质浓度将由N型杂质浓度的2倍变化到约5倍即底部P型外延层203的杂质浓度将由N型外延层201的杂质浓度的2倍变化到约5倍。在实际制造中，因为要考虑到该浓度要覆盖一个区域，该底部以上区域的P-N的宽度比在增加，因此采用的浓度需要通过实验来决定，一般底部区域的浓度区在N型外延浓度的2-3倍。

P型柱的顶部浓度即顶部P型外延层204的浓度，需要根据沟槽的倾斜角，N型外延层的浓度，底部P型外延层203浓度来设计，一般顶部P型外延层204的浓度可以对应纵向位置的N型外延层即N型外延层202的浓度的0倍～0.6倍；其中0倍表示底部P型外延层203可以不掺杂，因为如果顶部的外延的淀积量与底部基本一致，那么该区域即使不做P型注入，也可以得到较好的电荷平衡，但为了获得较好的EAS能力，并得到较好的工艺稳定性，选择顶部P型外延层204具有一定的浓度是一个好的选择。

为了说明本发明实施例结构所带来的好处，现和一个具体参数的现有结构做了如下比较：

以一个600V的超结MOSFET为例，

在现有技术下，如果是外延层2是单一杂质浓度的，其厚度为46微米，电阻率能为1.2ohm.cm，1.2ohm.cm对应的磷杂质浓度4E15cm^-3。假设沟槽深度40μm，顶部宽度4μm，底部宽度1.7μm，沟槽和沟槽之间的顶部距离为5μm；这时进行测量可知，器件的源漏击穿电压(BVds)能做到中心值在580V，器件BVds的标准差(sigma)约为10V。

在现有技术下，如果采用外延层2是双层的，下半部分201的电阻率为1.3ohm.cm，厚度25微米；上半部分202的电阻率为1.1ohm.cm，厚度21微米；那么BVds的中心值可以达到620V，BVds的标准差约为20V，而且BVds在测试过程中不稳定，器件的EAS能力也明显变差。

而本发明实施例中采用同样的双层外延层2的结构后，BVds能在现有双层外延层的器件的基础上再提供50V～100V，且BVds的一致性得到明显提高。本发明实施例中，在现有结构中的采用双层的外延层2的结构的基础上，沟槽的填充结构能为：

先采用浓度高的P型外延填充即填充底部P型外延层203，例如先淀积B浓度达到12E15cm^-3的P型外延层203，P型外延层203将底部的5微米～20微米的沟槽完全填充，而在上面的区域，P型外延层203没有将沟槽填充完全，也即P型外延层203在生长过程中会从沟槽的底部表面和侧面同时生长，由于沟槽的底部较窄，故P型外延层203能将沟槽的底部完全填充，而在沟槽的顶部还保留有空隙即未将沟槽的顶部完全填充。根据器件设计的需要，可以通过调整外延填充工艺的参数，使得上部区域形成的P型外延层203的量减小，如通过增加各项同性的HCL刻蚀(etch)来使沟槽的上部区域的P型外延层203的量减少；这样该高浓度的工艺对上部的影响减小；之后再进行一次低浓度的P型外延或不掺杂的外延填充即填充顶部P型外延层204，例如第二次外延浓度为2E15cm^-3～4E15cm^-3,这样更好地做好电荷平衡。

另外，本发明实施例通过保护环氧化膜7进行了特别设置，保护环氧化膜7会将电流流动区露出以及将过渡区全部覆盖，以及将终端区全部或大部分覆盖；结合保护环氧化膜7的特别设置能够采用以保护环氧化膜7为自对准条件进行全面的第一次N型离子注入在电流流动区中形成JFET区域，也即本发明中JFET区域的形成不需要单独采用一次光刻工艺进行定义，也即本发明实施例能够减少一次JFET区域所对应的光刻。

同时，在本发明实施例的JFET区域所对应的第一次N型离子注入即JFET注入中，由于保护环氧化膜7会将过渡区全部覆盖以及将终端区全部或大部分覆盖，第一次N型离子注入的离子不会注入到过渡区中以及终端区的内部区域中，如果在终端区的内部区域中注入了JFET注入的N型离子，则会明显降低器件的击穿电压即BVds；而如果在过渡区中注入了JFET注入的N型离子，则会降低器件的抗电流冲击能力即EAS，所以本发明实施例能够在减少JFET区域所对应的光刻的条件下使器件的性能和可靠性得到保持。另外，本发明实施例还能以多晶硅栅和保护环氧化膜7为自对准条件进行全面的第二次N型离子注入即源注入在电流流动区中的所述多晶硅栅两侧分别形成源区，也即本发明实施例形成源区时同样采用自对准就能实现，不需要单独采用一个光刻工艺来定义，所以本发明节省了一次定义源区的光刻。本发明实施例还能够实现JFET区域和源区的自对准注入，也即本发明实施例能减少两次光刻工艺，能使器件的性能和可靠性得到保持，能降低制作成本，缩短生产周期。

本发明第一实施例超结器件的制造方法：

本发明第一实施例超结器件的制造方法以制造如图3所示的本发明实施例超结器件为例进行说明，如图5A至图5H所示，是本发明第一实施例超结器件的制造方法各步骤中器件的剖面示意图；本发明第一实施例超结器件的制造方法中，超结器件的中间区域为电流流动区即1区，终端区即3区环绕于所述电流流动区的外周，过渡区即2区位于所述电流流动区和所述终端区之间；超结器件的俯视图的结构同样可以参考图1所示。本发明第一实施例方法包括如下步骤：

步骤一、如图5A所示，提供N型外延层2，进行第一次光刻工艺定义出沟槽41,42,43的形成区域，之后对所述N型外延层2进行干法刻蚀形成多个沟槽41,42,43。

各所述沟槽41,42,43为顶部宽底部窄的侧面倾斜结构；本发明第一实施例方法中，通过将超结结构的沟槽41,42,43为侧面倾斜结构，有利于P型柱51,52,53的外延填充。

本发明第一实施例方法中，在纵向上所述N型外延层2的掺杂浓度呈由顶部到底部逐级降低的阶梯分布。

如图5B所示，淀积多层掺杂浓度不同的P型外延层填充所述沟槽41,42,43并叠加形成P型柱51,52,53，在淀积过程中调节各层P型外延层的掺杂浓度，从所述沟槽41,42,43的底部到顶部，所述P型柱51,52,53对应的各层P型外延层的掺杂浓度依次递减；由各所述P型柱51,52,53之间的所述N型外延层2组成N型柱，由多个交替排列的所述N型柱和所述P型柱51,52,53组成的超结结构；所述超结结构位于所述电流流动区、所述过渡区和所述终端区中；

所述P型柱51,52,53的掺杂结构结合掺杂浓度阶梯分布的所述N型外延层2一起补偿侧面倾斜的所述沟槽41,42,43带来的所述P型柱51,52,53和所述N型柱之间的电荷失配从而提高所述P型柱51,52,53和所述N型柱之间的电荷平衡，提高所述超结结构的纵向耐压能力。

本发明第一实施例方法中，所述N型外延层2的掺杂浓度的阶梯结构为2个，在图3中分别用标记201和202标出，N型外延层201的掺杂浓度低于N型外延层202的掺杂浓度。

所述P型柱51,52,53由两层P型外延层叠加形成，在图3中分别用标记203和204标出，底层P型外延层203的掺杂浓度高于顶层P型外延层204的掺杂浓度。

所述沟槽41,42,43的侧面和所述N型外延层2的垂直面的夹角α为1度～2度。夹角α请参考图5A所示。

所述P型柱51,52,53的底层P型外延层203的掺杂浓度是所述N型外延层2的底层阶梯即N型外延层201对应的掺杂浓度的2倍～5倍。

所述P型柱51,52,53的顶层P型外延层204的掺杂浓度是所述N型外延层2的顶层阶梯即N型外延层202对应的掺杂浓度的0倍～0.6倍。

本发明第一实施例方法中，为了更清楚的区别1区、2区和3区中的沟槽和P型柱，将各区域中的沟槽分开标记，具体为：沟槽41为1区中形成的沟槽，沟槽42为2区中形成的沟槽，沟槽43为3区中形成的沟槽；P型柱51为1区中形成的P型柱，P型柱52为1区中形成的P型柱，P型柱53为1区中形成的P型柱。不同沟槽之间的宽度可以设置为不一样，图5A中Wp1表示沟槽41的宽度，也为后续P型柱51的宽度；Wp2表示沟槽42的宽度，也为后续P型柱52的宽度，Wp3表示沟槽43的宽度，也为后续P型柱53的宽度；Wn1表示1区中的N型柱的宽度，Wn2表示2区中的N型柱的宽度，Wn3表示3区中的N型柱的宽度。

本发明第一实施例方法中，以制作的超结器件为超结MOSFET为例进行详细说明：所述N型外延层2形成于半导体衬底1的表面上，所述半导体衬底1采用N型重掺杂的结构；较佳为，所述N型外延层2为硅外延层，所述半导体衬底1为硅衬底也即通常所说的硅片或硅晶圆片。超结MOSFET的漏区通常形成于所述半导衬底1的背面，故直接采用重掺杂的半导体衬底1，本发明第一实施例方法中，所述半导体衬底1的电阻率0.001ohm·cm～0.003ohm·cm；所述N型外延层2的厚度为30微米～70微米，较佳为40微米～60微米；所述N型外延层201的电阻率1.3ohm·cm，所述N型外延层201的电阻率1.3ohm·cm，所述N型外延层202的电阻率1.1ohm·cm。P-N柱区域即超结结构区域：对应器件的源漏击穿电压BVds为600V～700V时超结结构的高度为35微米～45微米，也即沟槽41,42,43的深度为35微米～45微米。本发明第一实施例方法中，对于倾斜沟槽，如果令所述N型外延层2的厚度为50微米和沟槽41,42,43的深度为40微米时，沟槽的宽度能为：沟槽的顶部宽度为4微米，顶部宽度为1.7微米，沟槽和沟槽之间的顶部距离为5微米。本发明第一实施例方法中，要保证所述沟槽沟槽41,42,43和高浓度的所述半导体衬底1之间具有一定厚度如多于5微米的缓冲层，以保持器件具有较好的抗电流冲击能力，缓冲层一般直接以位于沟槽41,42,43底部的所述N型外延层2组成。

关于沟槽填充，举例来说，如果令，下半部分201的电阻率为1.3ohm.cm，厚度25微米；上半部分202的电阻率为1.1ohm.cm，厚度21微米；则能采用如下参数的工艺填充所述沟槽：先采用浓度高的P型外延填充即填充底部P型外延层203，例如先淀积B浓度达到12E15cm^-3的P型外延层203，P型外延层203将底部的5微米～20微米的沟槽完全填充，而在上面的区域，P型外延层203没有将沟槽填充完全，也即P型外延层203在生长过程中会从沟槽的底部表面和侧面同时生长，由于沟槽的底部较窄，故P型外延层203能将沟槽的底部完全填充，而在沟槽的顶部还保留有空隙即未将沟槽的顶部完全填充。根据器件设计的需要，可以通过调整外延填充工艺的参数，使得上部区域形成的P型外延层203的量减小，如通过增加各项同性的HCL刻蚀(etch)来使沟槽的上部区域的P型外延层203的量减少；这样该高浓度的工艺对上部的影响减小；之后再进行一次低浓度的P型外延或不掺杂的外延填充即填充顶部P型外延层204，例如第二次外延浓度为2E15cm^-3～4E15cm^-3,这样更好地做好电荷平衡。

本发明第一实施例方法中，进行所述第一次光刻工艺之前还包括在所述N型外延层2表面形成第一介质膜3的步骤，在所述第一次光刻工艺之后依次对所述第一介质膜3和所述N型外延层2进行干法刻蚀形成多个沟槽41,42,43。

如图5B所示，在所述沟槽41,42,43中填充所述P型外延层之后进行化学机械研磨(CMP)工艺将所述N型外延层2表面的所述P型外延层去除，使所述P型外延层仅填充于对应的所述沟槽41,42,43中并组成所述P型柱51,52,53；所述第一介质膜3在所述化学机械研磨工艺完成后去除或者部分保留。

本发明第一实施例方法中，所述第一介质膜3的组成材料和对应的工艺方法能材料如下可选项：

第一种选项为：所述第一介质膜3是单一的氧化膜例如超过1微米厚度的氧化膜，该氧化膜可以在沟槽刻蚀时作为硬掩模，沟槽形成后还有一定厚度的氧化膜留下，例如厚度在0.1微米～0.2微米厚度的氧化膜，在外延填充完成，进行CMP的过程中，该氧化膜作为CMP时N型外延层2的保护层，以使该处的硅不会在CMP工艺中形成缺陷，造成漏电或质量问题。

第二种选项为：所述第一介质膜3是由一层0.1微米～0.15微米厚的氧化膜，一层厚0.1微米～0.2微米的SIN膜，和顶部一层厚大于1微米～的氧化膜组成，即为多层膜结构；这样可以在制作过程中更好地控制均匀性：例如在沟槽刻蚀完成后，至少保持有部分SIN膜留在其下的氧化膜上，在外延生长前，再把该SIN膜去除，这样外延生长前氧化膜的均匀性好，进行外延的CMP的均匀性也能提高。对上述多层膜结构的进一步的改善是，第一层氧化膜是通过热氧化形成的，这样进一步改进均匀性。

步骤二、如图5B所示，进行第二次光刻工艺在所述电流流动区和所述过渡区中定义出P型阱6的形成区域，之后进行P型离子注入形成所述P型阱6。

所述电流流动区中各所述P型柱51的顶部都形成有一个所述P型阱6且各所述P型阱6延伸到对应的所述P型柱51两侧的所述N型柱的表面。本发明第一实施例方法中，2区中则形成了一个所述P型阱6，该P型阱6覆盖了2各所述P型柱52。

所述P型阱6的P型离子注入完成后还包括对所述P型阱6进行退火工艺，该退火工艺的温度为1000℃以上、时间为30分钟以上。

本发明第一实施例方法中，所述P型阱6的工艺条件需要满足器件阈值电压的要求，对于阈值电压要求在2伏～4伏的器件，可以采用B 30-100KEV，3-10E13/cm2的工艺条件，即注入杂质为硼(B)，注入能量为30Kev～100Kev，注入剂量为3E13cm^-2～10E13cm^-2；同时要保证器件在击穿电压发生时，沟道处不要发生源漏穿通(Punch through)，否则会造成器件漏电大，击穿电压变低。

步骤三、如图5C所示，进行第三次光刻工艺在所述终端区中定义出第一P型注入杂质61的注入区域；之后进行所述第一P型注入杂质61的注入将所述第一P型注入杂质61注入到后续的保护环氧化膜7和所述终端区的所述N型外延层2的氧化膜外延层界面处的所述N型外延层2的顶部区域中,使所述顶部区域的N型掺杂浓度降低，通过降低所述顶部区域的N型掺杂浓度使所述氧化膜外延层界面处的所述N型柱2的横向耗尽能力增强，使所述氧化膜外延层界面处的电场强度分布的均匀性提高，提高所述终端区承受横向电压的能力。

较佳为，所述顶部区域的掺杂浓度是所述顶部区域对应的阶梯处的所述N型外延层202的掺杂浓度的80％～95％。所述顶部区域的深度范围为0.2微米～3微米。所述第一P型注入杂质61的注入杂质为B或BF2，注入能量为5Kev～100Kev，注入剂量为8E10cm^-2～3E11cm^-2。

步骤四、如图5D所示，在形成有所述P型阱6的所述N型外延层2表面进行第一氧化膜7生长，进行第四次光刻工艺定义出所述第一氧化膜7的刻蚀区域，之后对所述第一氧化膜7进行刻蚀形成保护环氧化膜7，所述保护环氧化膜7将所述电流流动区露出以及将所述过渡区全部覆盖，所述保护环氧化膜7还延伸到所述终端区表面并将所述终端区全部或仅将所述终端区的最外周部分露出，所述保护环氧化膜7环绕在所述电流流动区的周侧。所述保护环氧化层7的环绕所述电流流动区的结构可以参考图1进行理解。

较佳为，所述第一氧化膜7采用温度高于800℃的热氧化工艺形成，这样能在Si-SiO2界面处减少悬挂键和不稳定的界面态，进一步提高终端区域承受电压的能力，改善器件的击穿电压的一致性。所述第一氧化膜7的厚度需要按照器件BVds即源漏击穿电压的大小进行设定，一般BVds越大，所述第一氧化膜7的厚度需要越厚，一般600V以上器件需要的所述第一氧化膜7的厚度超过0.6μm。

以所述保护环氧化膜7为自对准条件进行全面的第一次N型离子注入在所述电流流动区中形成JFET区域，同时在所述保护环氧化膜7覆盖区域之外的所述终端区中或外侧形成终端第一N型注入区。本发明第一实施例方法中，由于有保护环氧化膜7将过渡区和终端区进行了保护，因此JFET注入可以在没有光刻的情况下进行，节约了光刻工艺的成本，因为如果终端区域注入了JFET，会明显的造成器件BVds下降，如果JFET注入到过渡区的区域，会降低器件的抗电流冲击能力。

本发明第一实施例方法中，所述JFET区域对应的所述第一次N型离子注入的工艺条件为磷(phos),30-100Kev 1-4E12/cm2，也即：注入杂质为磷，注入能量为30Kev～100Kev，注入剂量为1E12cm^-2～4E12cm^-2；或者，所述JFET区域对应的所述第一次N型离子注入由注入能量为30Kev～60Kev和注入能量为1Mev～1.5Mev的两次注入的组合而成，高能量的注入能进一步减低器件的比导通电阻，并在P型阱6的周围改善了电荷平衡，提高器件的Bvds，进行实验验证可以得到：对于600V器件，Bvds能提高10V～20V。

步骤五、如图5E所示，依次形成栅氧化膜8和N型重掺杂的第一层多晶硅，进行第五次光刻工艺定义出多晶硅栅9的形成区域，之后对所述第一层多晶硅进行刻蚀形成多晶硅栅9，各所述多晶硅栅9为平面栅结构，各所述多晶硅栅9覆盖对应的所述P型阱6且被所述多晶硅栅9覆盖的所述P型阱6的表面用于形成沟道。

本发明第一实施例方法中能够，通过热氧化形成栅氧化膜8，之后采用淀积工艺形成所述第一层多晶硅。栅氧化膜8是热氧化膜，一般500V～700V的MOSFET的栅氧化膜8的厚度为

第一层多晶硅的厚度为

所述第五次光刻工艺同时定义出多晶硅总线9a(BUS)的形成区域，之后对所述第一层多晶硅进行刻蚀时会同时所述多晶硅总线9a，所述多晶硅总线9a位于所述过渡区的所述保护环氧化膜7的顶部，各所述多晶硅栅9和所述多晶硅总线9a接触连接。

还能为：所述第五次光刻工艺同时定义出多晶硅场板的形成区域，之后对所述第一层多晶硅进行刻蚀时会同时形成所述多晶硅场板，所述多晶硅场板位于所述保护环氧化膜7的顶部，各所述多晶硅场板和所述多晶硅栅9相隔离。

如图5F所示，以所述多晶硅栅9和所述保护环氧化膜7为自对准条件进行全面的第二次N型离子注入在所述电流流动区中的所述多晶硅栅9两侧分别形成源区10，同时在所述保护环氧化膜7覆盖区域之外的所述终端区中或外侧形成终端第二N型注入区10，在图5G中终端第二N型注入区也用标记10表示，和源区10是采用相同工艺同时形成。终端第二N型注入区10能用于防止终端区的表面反型，更好的提高了器件的击穿特性的稳定性。终端第二N型注入区10也能形成在器件的最外周的终端区，也成为截止区。

较佳为，所述源区10对应的所述第二次N型离子注入的注入杂质为砷，磷，或者为砷和磷的组合，所述第二次N型离子注入中包括砷注入时砷注入的工艺条件为：注入能量为30Kev～100Kev，注入剂量为3E15cm^-2～5E15cm^-2。

步骤六、如图5G所示，淀积层间膜11，进行第六次光刻工艺定义出接触孔121a，121b,121c的形成区域，之后对所述层间膜11进行刻蚀形成所述接触孔121a，121b,121c的开口；如图3所示，在所述接触孔121a，121b,121c的开口中填充金属形成所述接触孔121a，121b,121c。图3中，不同区域的接触孔分别用不同的标记标出，所述接触孔121a对应于1区中引出源区10和P型阱6的接触孔，所述接触孔121b对应于2区中引出P型阱6的接触孔，所述接触孔121c对应于多晶硅总线9a顶部的接触孔。如图3所示，本发明第一实施例方法中，在所述接触孔121a，121b,121c的开口中填充金属的步骤包括：淀积Ti-TiN阻断层并进行退火(Anneal)，退火的工艺条件是630℃～720℃的快速退火；之后淀积金属钨(W)将接触孔填充满，对于0.6微米的开口，W厚度能设定为4000埃；之后进行等离子体干法回刻将表面的金属完全除去。在所有的接触孔的尺寸比较大，例如高宽比小于等于0.5，能用AlCu或ALSiCu实现完全填充时，只需要淀积Ti-TiN，而不需要W淀积和相应的回刻，也即直接采用正面金属层14所采用的AlCu或ALSiCu进行接触孔的填充。

本发明第一实施例方法中，层间膜11是不掺杂的氧化膜和BPSG膜的组合。如图5H所示，在所述接触孔121a，121b,121c的开口形成后、金属填充前还包括进行P+离子注入在各所述接触孔121a，121b,121c的底部形成P+接触区13的步骤，通过所述P+接触区13降低所述接触孔121a，121b,121c和所述P型阱6之间的接触电阻。较佳为，这里的所述P+接触区13的P型注入的杂质是B，BF2，或者B和BF2的组合，一般注入能量在30Kev～80Kev，注入剂量在1E15cm^-2～3E15cm^-2，能通过优化该注入条件改善器件的抗电流冲击能力。

较佳为，如图5G所示，进行所述接触孔121a，121b,121c的开口的刻蚀时，在所述电流流动区中需要对所述接触孔121a底部的所述N型外延层2进行过刻蚀且过刻蚀量需要满足所述接触孔121a的底部穿过所述源区10，在所述过渡区中需要依次对所述层间膜11和所述保护环氧化膜7进行刻蚀形成所述接触孔121b的开口且所述过渡区中所述接触孔121b底部的所述N型外延层2的过刻蚀量大于等于0埃，也即所述接触孔121b仅需将底部的所述P型阱6的顶部表面露出即可，所述接触控121a则需要穿过底部的源区10。

一般层间膜11的厚度为

由于接触孔121b实现了后续正面金属层14形成的源极和过渡区中保护环P型阱6区域的连接，保证了同样尺寸的器件终端结构在本发明第一实施例方法中工艺能够承受与现有工艺同样的电压。

由于电流流动区中的接触孔121a穿透了N+即源区10的范围，不会因为源区10在多晶硅栅9之外区域的全面注入而造成P型阱6与金属之间的接触问题，保证了电学特性的正常。

步骤七、如图3所示，进行正面金属淀积形成正面金属层14，进行第七次光刻工艺定义出栅极和源极的形成区域，之后对所述正面金属层14进行刻蚀形成所述栅极和所述源极，所述电流流动区中的各所述源区10和对应的所述P型阱6通过顶部相同的接触孔121a连接到所述源极，所述过渡区中的所述P型阱6也通过顶部的接触孔121b连接到所述源极，各所述多晶硅栅9通过和所述多晶硅总线9a相连并通过形成于所述多晶硅总线9a顶部的接触孔121c连接到所述栅极。

所述正面金属层14的材料能为ALSi，AlSiCu，能有阻挡层，阻挡层能是Ti/TIN,或者TIN。所述正面金属层14的总厚度一般在4μm～6μm。

之后，将所述半导体衬底1进行背面减薄，再在背面淀积背面金属层15形成漏电极。

这样一个超结MOSFET器件就形成了。

在本发明第一实施例方法对应的上面的制造过程中，通过使用七次光刻，包括沟槽光刻即第一次光刻、P型阱光刻即第二次光刻、第一P型注入杂质61的光刻即第三次光刻、保护环氧化膜光刻即第四次光刻、多晶光刻即第五次光刻、接触孔光刻即第六次光刻和正面金属光刻即第七次光刻，和现有技术相比，也即本发明第一实施例方法节省了JFET注入光刻和源注入光刻。所以，本发明第一实施例方法减低了制造成本。

本发明第二实施例超结器件的制造方法：

本发明第二实施例方法和本发明第二实施例方法的主要区别之处为：本发明第二实施例方法中，采用全面注入的工艺进行所述第一P型注入杂质61的注入，且将所述第一P型注入杂质61的注入放在了形成沟槽41,42,43之前，其它工艺步骤和本发明第二实施例方法的步骤相同。

本发明第二实施例超结器件的制造方法的具体步骤为：

步骤一、提供N型外延层2，进行全面的第一P型注入杂质61的注入到所述N型外延层2的顶部区域中,使所述顶部区域的N型掺杂浓度降低。

所述第一P型注入杂质61的注入，再经过后续的热过程，包括沟槽工艺中的牺牲氧化膜的高温过程，外延成长的高温过程，P阱的推阱的高温过程等，这样这个所述第一P型注入杂质61的注入区域会扩散到2-3微米；如果高温过程减少的话，所述第一P型注入杂质61的注入区域会扩散到0.2-3微米。在这个区域之中，该区域的N型柱2顶部的净N型杂质浓度比N型外延层2的杂质浓度少，浓度可以做到所述顶部区域对应的阶梯处的N型外延层202的掺杂浓度的80％～95％。所述第一P型注入杂质61的注入杂质为B或BF2，注入能量为5Kev～100Kev，注入剂量为8E10cm^-2～3E11cm^-2。

由于在电流流动区中，由于后续沟道区域会进行JFET的注入，注入的剂量是1～4E12cm^-2,浓度比所述第一P型注入杂质61的注入浓度高1个数量级，因此该所述第一P型注入杂质61的注入对导通电阻的影响很小，小于3％，可以不予考虑。

步骤二、如图5A所示，提供N型外延层2，进行第一次光刻工艺定义出沟槽41,42,43的形成区域，之后对所述N型外延层2进行干法刻蚀形成多个沟槽41,42,43。

各所述沟槽41,42,43为顶部宽底部窄的侧面倾斜结构；本发明第一实施例方法中，通过将超结结构的沟槽41,42,43为侧面倾斜结构，有利于P型柱51,52,53的外延填充。

本发明第一实施例方法中，在纵向上所述N型外延层2的掺杂浓度呈由顶部到底部逐级降低的阶梯分布。

如图5B所示，淀积多层掺杂浓度不同的P型外延层填充所述沟槽41,42,43并叠加形成P型柱51,52,53，在淀积过程中调节各层P型外延层的掺杂浓度，从所述沟槽41,42,43的底部到顶部，所述P型柱51,52,53对应的各层P型外延层的掺杂浓度依次递减；由各所述P型柱51,52,53之间的所述N型外延层2组成N型柱，由多个交替排列的所述N型柱和所述P型柱51,52,53组成的超结结构；所述超结结构位于所述电流流动区、所述过渡区和所述终端区中；

所述P型柱51,52,53的掺杂结构结合掺杂浓度阶梯分布的所述N型外延层2一起补偿侧面倾斜的所述沟槽41,42,43带来的所述P型柱51,52,53和所述N型柱之间的电荷失配从而提高所述P型柱51,52,53和所述N型柱之间的电荷平衡，提高所述超结结构的纵向耐压能力。

本发明第一实施例方法中，所述N型外延层2的掺杂浓度的阶梯结构为2个，在图3中分别用标记201和202标出，N型外延层201的掺杂浓度低于N型外延层202的掺杂浓度。

所述P型柱51,52,53由两层P型外延层叠加形成，在图3中分别用标记203和204标出，底层P型外延层203的掺杂浓度高于顶层P型外延层204的掺杂浓度。

所述沟槽41,42,43的侧面和所述N型外延层2的垂直面的夹角α为1度～2度。夹角α请参考图5A所示。

所述P型柱51,52,53的底层P型外延层203的掺杂浓度是所述N型外延层2的底层阶梯即N型外延层201对应的掺杂浓度的2倍～5倍。

所述P型柱51,52,53的顶层P型外延层204的掺杂浓度是所述N型外延层2的顶层阶梯即N型外延层202对应的掺杂浓度的0倍～0.6倍。

本发明第二实施例方法中，为了更清楚的区别1区、2区和3区中的沟槽和P型柱，将各区域中的沟槽分开标记，具体为：沟槽41为1区中形成的沟槽，沟槽42为2区中形成的沟槽，沟槽43为3区中形成的沟槽；P型柱51为1区中形成的P型柱，P型柱52为1区中形成的P型柱，P型柱53为1区中形成的P型柱。不同沟槽之间的宽度可以设置为不一样，图5A中Wp1表示沟槽41的宽度，也为后续P型柱51的宽度；Wp2表示沟槽42的宽度，也为后续P型柱52的宽度，Wp3表示沟槽43的宽度，也为后续P型柱53的宽度；Wn1表示1区中的N型柱的宽度，Wn2表示2区中的N型柱的宽度，Wn3表示3区中的N型柱的宽度。

本发明第二实施例方法中，以制作的超结器件为超结MOSFET为例进行详细说明：所述N型外延层2形成于半导体衬底1的表面上，所述半导体衬底1采用N型重掺杂的结构；较佳为，所述N型外延层2为硅外延层，所述半导体衬底1为硅衬底也即通常所说的硅片或硅晶圆片。超结MOSFET的漏区通常形成于所述半导衬底1的背面，故直接采用重掺杂的半导体衬底1，本发明第二实施例方法中，所述半导体衬底1的电阻率0.001ohm·cm～0.003ohm·cm；所述N型外延层2的厚度为30微米～70微米，较佳为40微米～60微米；所述N型外延层201的电阻率1.3ohm·cm，所述N型外延层201的电阻率1.3ohm·cm，所述N型外延层202的电阻率1.1ohm·cm。P-N柱区域即超结结构区域：对应器件的源漏击穿电压BVds为600V～700V时超结结构的高度为35微米～45微米，也即沟槽41,42,43的深度为35微米～45微米。本发明第二实施例方法中，对于倾斜沟槽，如果令所述N型外延层2的厚度为50微米和沟槽41,42,43的深度为40微米时，沟槽的宽度能为：沟槽的顶部宽度为4微米，顶部宽度为1.7微米，沟槽和沟槽之间的顶部距离为5微米。

本发明第二实施例方法中，要保证所述沟槽沟槽41,42,43和高浓度的所述半导体衬底1之间具有一定厚度如多于5微米的缓冲层，以保持器件具有较好的抗电流冲击能力，缓冲层一般直接以位于沟槽41,42,43底部的所述N型外延层2组成。

关于沟槽填充，举例来说，如果令，下半部分201的电阻率为1.3ohm.cm，厚度25微米；上半部分202的电阻率为1.1ohm.cm，厚度21微米；则能采用如下参数的工艺填充所述沟槽：先采用浓度高的P型外延填充即填充底部P型外延层203，例如先淀积B浓度达到12E15cm^-3的P型外延层203，P型外延层203将底部的5微米～20微米的沟槽完全填充，而在上面的区域，P型外延层203没有将沟槽填充完全，也即P型外延层203在生长过程中会从沟槽的底部表面和侧面同时生长，由于沟槽的底部较窄，故P型外延层203能将沟槽的底部完全填充，而在沟槽的顶部还保留有空隙即未将沟槽的顶部完全填充。根据器件设计的需要，可以通过调整外延填充工艺的参数，使得上部区域形成的P型外延层203的量减小，如通过增加各项同性的HCL刻蚀(etch)来使沟槽的上部区域的P型外延层203的量减少；这样该高浓度的工艺对上部的影响减小；之后再进行一次低浓度的P型外延或不掺杂的外延填充即填充顶部P型外延层204，例如第二次外延浓度为2E15cm^-3～4E15cm^-3,这样更好地做好电荷平衡。

本发明第二实施例方法中，进行所述第一次光刻工艺之前还包括在所述N型外延层2表面形成第一介质膜3的步骤，在所述第一次光刻工艺之后依次对所述第一介质膜3和所述N型外延层2进行干法刻蚀形成多个沟槽41,42,43。

如图5B所示，在所述沟槽41,42,43中填充所述P型外延层之后进行化学机械研磨(CMP)工艺将所述N型外延层2表面的所述P型外延层去除，使所述P型外延层仅填充于对应的所述沟槽41,42,43中并组成所述P型柱51,52,53；所述第一介质膜3在所述化学机械研磨工艺完成后去除或者部分保留。

本发明第二实施例方法中，所述第一介质膜3的组成材料和对应的工艺方法能材料如下可选项：

第一种选项为：所述第一介质膜3是单一的氧化膜例如超过1微米厚度的氧化膜，该氧化膜可以在沟槽刻蚀时作为硬掩模，沟槽形成后还有一定厚度的氧化膜留下，例如厚度在0.1微米～0.2微米厚度的氧化膜，在外延填充完成，进行CMP的过程中，该氧化膜作为CMP时N型外延层2的保护层，以使该处的硅不会在CMP工艺中形成缺陷，造成漏电或质量问题。

第二种选项为：所述第一介质膜3是由一层0.1微米～0.15微米厚的氧化膜，一层厚0.1微米～0.2微米的SIN膜，和顶部一层厚大于1微米～的氧化膜组成，即为多层膜结构；这样可以在制作过程中更好地控制均匀性：例如在沟槽刻蚀完成后，至少保持有部分SIN膜留在其下的氧化膜上，在外延生长前，再把该SIN膜去除，这样外延生长前氧化膜的均匀性好，进行外延的CMP的均匀性也能提高。对上述多层膜结构的进一步的改善是，第一层氧化膜是通过热氧化形成的，这样进一步改进均匀性。

步骤三、如图5B所示，进行第二次光刻工艺在所述电流流动区和所述过渡区中定义出P型阱6的形成区域，之后进行P型离子注入形成所述P型阱6。

所述电流流动区中各所述P型柱51的顶部都形成有一个所述P型阱6且各所述P型阱6延伸到对应的所述P型柱51两侧的所述N型柱的表面。本发明第二实施例方法中，2区中则形成了一个所述P型阱6，该P型阱6覆盖了2各所述P型柱52。

所述P型阱6的P型离子注入完成后还包括对所述P型阱6进行退火工艺，该退火工艺的温度为1000℃以上、时间为30分钟以上。

本发明第二实施例方法中，所述P型阱6的工艺条件需要满足器件阈值电压的要求，对于阈值电压要求在2伏～4伏的器件，可以采用B 30-100KEV，3-10 E13/cm2的工艺条件，即注入杂质为硼(B)，注入能量为30Kev～100Kev，注入剂量为3E13cm^-2～10E13cm^-2；同时要保证器件在击穿电压发生时，沟道处不要发生源漏穿通(Punch through)，否则会造成器件漏电大，击穿电压变低。

步骤四、如图5D所示，在形成有所述P型阱6的所述N型外延层2表面进行第一氧化膜7生长，进行第三次光刻工艺定义出所述第一氧化膜7的刻蚀区域，之后对所述第一氧化膜7进行刻蚀形成保护环氧化膜7，所述保护环氧化膜7将所述电流流动区露出以及将所述过渡区全部覆盖，所述保护环氧化膜7还延伸到所述终端区表面并将所述终端区全部或仅将所述终端区的最外周部分露出，所述保护环氧化膜7环绕在所述电流流动区的周侧。所述保护环氧化层7的环绕所述电流流动区的结构可以参考图1进行理解。

较佳为，所述第一氧化膜7采用温度高于800℃的热氧化工艺形成，这样能在Si-SiO2界面处减少悬挂键和不稳定的界面态，进一步提高终端区域承受电压的能力，改善器件的击穿电压的一致性。所述第一氧化膜7的厚度需要按照器件BVds即源漏击穿电压的大小进行设定，一般BVds越大，所述第一氧化膜7的厚度需要越厚，一般600V以上器件需要的所述第一氧化膜7的厚度超过0.6μm。

在所述保护环氧化膜7和所述终端区的所述N型外延层2的氧化膜外延层界面处，通过降低叠加有所述第一P型注入杂质61的所述顶部区域的N型掺杂浓度使所述氧化膜外延层界面处的所述N型柱2的横向耗尽能力增强，使所述氧化膜外延层界面处的电场强度分布的均匀性提高，提高所述终端区承受横向电压的能力。

以所述保护环氧化膜7为自对准条件进行全面的第一次N型离子注入在所述电流流动区中形成JFET区域，同时在所述保护环氧化膜7覆盖区域之外的所述终端区中或外侧形成终端第一N型注入区。本发明第二实施例方法中，由于有保护环氧化膜7将过渡区和终端区进行了保护，因此JFET注入可以在没有光刻的情况下进行，节约了光刻工艺的成本，因为如果终端区域注入了JFET，会明显的造成器件BVds下降，如果JFET注入到过渡区的区域，会降低器件的抗电流冲击能力。

本发明第二实施例方法中，所述JFET区域对应的所述第一次N型离子注入的工艺条件为磷(phos),30-100Kev 1-4E12/cm2，也即：注入杂质为磷，注入能量为30Kev～100Kev，注入剂量为1E12cm^-2～4E12cm^-2；或者，所述JFET区域对应的所述第一次N型离子注入由注入能量为30Kev～60Kev和注入能量为1Mev～1.5Mev的两次注入的组合而成，高能量的注入能进一步减低器件的比导通电阻，并在P型阱6的周围改善了电荷平衡，提高器件的Bvds，进行实验验证可以得到：对于600V器件，Bvds能提高10V～20V。

步骤五、如图5E所示，依次形成栅氧化膜8和N型重掺杂的第一层多晶硅，进行第四次光刻工艺定义出多晶硅栅9的形成区域，之后对所述第一层多晶硅进行刻蚀形成多晶硅栅9，各所述多晶硅栅9为平面栅结构，各所述多晶硅栅9覆盖对应的所述P型阱6且被所述多晶硅栅9覆盖的所述P型阱6的表面用于形成沟道。

本发明第二实施例方法中能够，通过热氧化形成栅氧化膜8，之后采用淀积工艺形成所述第一层多晶硅。栅氧化膜8是热氧化膜，一般500V～700V的MOSFET的栅氧化膜8的厚度为

第一层多晶硅的厚度为

所述第四次光刻工艺同时定义出多晶硅总线9a(BUS)的形成区域，之后对所述第一层多晶硅进行刻蚀时会同时所述多晶硅总线9a，所述多晶硅总线9a位于所述过渡区的所述保护环氧化膜7的顶部，各所述多晶硅栅9和所述多晶硅总线9a接触连接。

还能为：所述第四次光刻工艺同时定义出多晶硅场板的形成区域，之后对所述第一层多晶硅进行刻蚀时会同时形成所述多晶硅场板，所述多晶硅场板位于所述保护环氧化膜7的顶部，各所述多晶硅场板和所述多晶硅栅9相隔离。

如图5F所示，以所述多晶硅栅9和所述保护环氧化膜7为自对准条件进行全面的第二次N型离子注入在所述电流流动区中的所述多晶硅栅9两侧分别形成源区10，同时在所述保护环氧化膜7覆盖区域之外的所述终端区中或外侧形成终端第二N型注入区10，在图5F中终端第二N型注入区也用标记10表示，和源区10是采用相同工艺同时形成。终端第二N型注入区10能用于防止终端区的表面反型，更好的提高了器件的击穿特性的稳定性。终端第二N型注入区10也能形成在器件的最外周的终端区，也成为截止区。

较佳为，所述源区10对应的所述第二次N型离子注入的注入杂质为砷，磷，或者为砷和磷的组合，所述第二次N型离子注入中包括砷注入时砷注入的工艺条件为：注入能量为30Kev～100Kev，注入剂量为3E15cm^-2～5E15cm^-2。

步骤六、如图5G所示，淀积层间膜11，进行第五次光刻工艺定义出接触孔121a，121b,121c的形成区域，之后对所述层间膜11进行刻蚀形成所述接触孔121a，121b,121c的开口；如图3所示，在所述接触孔121a，121b,121c的开口中填充金属形成所述接触孔121a，121b,121c。图3中，不同区域的接触孔分别用不同的标记标出，所述接触孔121a对应于1区中引出源区10和P型阱6的接触孔，所述接触孔121b对应于2区中引出P型阱6的接触孔，所述接触孔121c对应于多晶硅总线9a顶部的接触孔。如图3所示，本发明第二实施例方法中，在所述接触孔121a，121b,121c的开口中填充金属的步骤包括：淀积Ti-TiN阻断层并进行退火(Anneal)，退火的工艺条件是630℃～720℃的快速退火；之后淀积金属钨(W)将接触孔填充满，对于0.6微米的开口，W厚度能设定为4000埃；之后进行等离子体干法回刻将表面的金属完全除去。在所有的接触孔的尺寸比较大，例如高宽比小于等于0.5，能用AlCu或ALSiCu实现完全填充时，只需要淀积Ti-TiN，而不需要W淀积和相应的回刻，也即直接采用正面金属层14所采用的AlCu或ALSiCu进行接触孔的填充。

本发明第二实施例方法中，层间膜11是不掺杂的氧化膜和BPSG膜的组合。如图5H所示，在所述接触孔121a，121b,121c的开口形成后、金属填充前还包括进行P+离子注入在各所述接触孔121a，121b,121c的底部形成P+接触区13的步骤，通过所述P+接触区13降低所述接触孔121a，121b,121c和所述P型阱6之间的接触电阻。较佳为，这里的所述P+接触区13的P型注入的杂质是B，BF2，或者B和BF2的组合，一般注入能量在30Kev～80Kev，注入剂量在1E15cm^-2～3E15cm^-2，能通过优化该注入条件改善器件的抗电流冲击能力。

较佳为，如图5G所示，进行所述接触孔121a，121b,121c的开口的刻蚀时，在所述电流流动区中需要对所述接触孔121a底部的所述N型外延层2进行过刻蚀且过刻蚀量需要满足所述接触孔121a的底部穿过所述源区10，在所述过渡区中需要依次对所述层间膜11和所述保护环氧化膜7进行刻蚀形成所述接触孔121b的开口且所述过渡区中所述接触孔121b底部的所述N型外延层2的过刻蚀量大于等于0埃，也即所述接触孔121b仅需将底部的所述P型阱6的顶部表面露出即可，所述接触控121a则需要穿过底部的源区10。

一般层间膜11的厚度为

由于接触孔121b实现了后续正面金属层14形成的源极和过渡区中保护环P型阱6区域的连接，保证了同样尺寸的器件终端结构在本发明第二实施例方法中工艺能够承受与现有工艺同样的电压。

由于电流流动区中的接触孔121a穿透了N+即源区10的范围，不会因为源区10在多晶硅栅9之外区域的全面注入而造成P型阱6与金属之间的接触问题，保证了电学特性的正常。

步骤七、如图3所示，进行正面金属淀积形成正面金属层14，进行第六次光刻工艺定义出栅极和源极的形成区域，之后对所述正面金属层14进行刻蚀形成所述栅极和所述源极，所述电流流动区中的各所述源区10和对应的所述P型阱6通过顶部相同的接触孔121a连接到所述源极，所述过渡区中的所述P型阱6也通过顶部的接触孔121b连接到所述源极，各所述多晶硅栅9通过和所述多晶硅总线9a相连并通过形成于所述多晶硅总线9a顶部的接触孔121c连接到所述栅极。

所述正面金属层14的材料能为ALSi，AlSiCu，能有阻挡层，阻挡层能是Ti/TIN,或者TIN。所述正面金属层14的总厚度一般在4μm～6μm。

之后，将所述半导体衬底1进行背面减薄，再在背面淀积背面金属层15形成漏电极。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (14)

1.一种超结器件，超结器件的中间区域为电流流动区，终端区环绕于所述电流流动区的外周，过渡区位于所述电流流动区和所述终端区之间；其特征在于，包括：

N型外延层，在所述N型外延层形成有多个沟槽；各所述沟槽为顶部宽底部窄的侧面倾斜结构，在纵向上所述N型外延层的掺杂浓度呈由顶部到底部逐级降低的阶梯分布；

P型柱由填充于所述沟槽中的多层P型外延层叠加形成；由各所述P型柱之间的所述N型外延层组成N型柱，由多个交替排列的所述N型柱和所述P型柱组成的超结结构；所述超结结构位于所述电流流动区、所述过渡区和所述终端区中；

从所述沟槽的底部到顶部，所述P型柱对应的各P型外延层的掺杂浓度依次递减，所述P型柱的掺杂结构结合掺杂浓度阶梯分布的所述N型外延层一起补偿侧面倾斜的所述沟槽带来的所述P型柱和所述N型柱之间的电荷失配从而提高所述P型柱和所述N型柱之间的电荷平衡，提高所述超结结构的纵向耐压能力；

保护环氧化膜环绕在所述电流流动区的周侧并将所述电流流动区露出以及将所述过渡区全部覆盖，所述保护环氧化膜还延伸到所述终端区表面并将所述终端区全部覆盖或仅将所述终端区的最外周部分露出；

在所述保护环氧化膜和所述终端区的所述N型外延层的氧化膜外延层界面处的所述N型外延层中包括有一个N型掺杂浓度降低的顶部区域，通过降低所述顶部区域的N型掺杂浓度使所述氧化膜外延层界面处的所述N型柱的横向耗尽能力增强，使所述氧化膜外延层界面处的电场强度分布的均匀性提高，提高所述终端区承受横向电压的能力；

在所述电流流动区中形成JFET区域，所述JFET区域通过以所述保护环氧化膜为自对准条件的全面的第一次N型离子注入形成；所述第一次N型离子注入同时在所述保护环氧化膜覆盖区域之外的所述终端区中或外侧形成终端第一N型注入区。

2.如权利要求1所述的超结器件，其特征在于：所述顶部区域的N型净掺杂由所述N型外延层的N型掺杂杂质叠加第一P型注入杂质组成。

3.如权利要求1或2所述的超结器件，其特征在于：所述顶部区域的掺杂浓度是所述顶部区域对应的阶梯处的所述N型外延层的掺杂浓度的80％～95％。

4.如权利要求1或2所述的超结器件，其特征在于：所述顶部区域的深度范围为0.2微米～3微米。

5.如权利要求2所述的超结器件，其特征在于：所述第一P型注入杂质的注入杂质为B或BF2，注入能量为5Kev～100Kev，注入剂量为8E10cm^-2～3E11cm^-2。

6.如权利要求1所述的超结器件，其特征在于：所述N型外延层的掺杂浓度的阶梯结构为2个；所述P型柱由两层P型外延层叠加形成；所述沟槽的侧面和所述N型外延层的垂直面的夹角为1度～2度；

所述P型柱的底层P型外延层的掺杂浓度是所述N型外延层的底层阶梯对应的掺杂浓度的2倍～5倍；

所述P型柱的顶层P型外延层的掺杂浓度是所述N型外延层的顶层阶梯对应的掺杂浓度的0倍～0.6倍。

7.如权利要求1所述的超结器件，其特征在于：在所述电流流动区和所述过渡区的选定区域中形成有P型阱，形成所述P型阱的选定区域通过光刻定义；所述电流流动区中各所述P型柱的顶部都形成有一个所述P型阱且各所述P型阱延伸到对应的所述P型柱两侧的所述N型柱的表面；

在所述电流流动区的所述超结结构的表面形成有由栅氧化膜和多晶硅栅叠加形成的平面栅结构，所述多晶硅栅的形成区域通过光刻工艺定义，各所述多晶硅栅覆盖对应的所述P型阱且被所述多晶硅栅覆盖的所述P型阱的表面用于形成沟道；

在所述电流流动区中的所述多晶硅栅两侧分别形成由源区，所述源区通过以所述多晶硅栅和所述保护环氧化膜为自对准条件的全面的第二次N型离子注入形成，所述第二次N型离子注入同时在所述保护环氧化膜覆盖区域之外的所述终端区中或外侧形成终端第二N型注入区；

层间膜覆盖在所述多晶硅栅、所述源区、所述保护环氧化膜以及所述终端第二N型注入区表面；在所述层间膜中形成有穿过所述层间膜的接触孔，所述接触孔通过光刻工艺定义；

正面金属层形成在形成有所述接触孔的所述层间膜的表面，栅极和源极由所述正面金属层图形化形成，所述栅极和所述源极的形成区域通过光刻工艺定义；所述电流流动区中的各所述源区和对应的所述P型阱通过顶部相同的接触孔连接到所述源极，所述过渡区中的所述P型阱也通过顶部的接触孔连接到所述源极，所述多晶硅栅通过顶部的接触孔连接到栅极。

8.如权利要求7所述的超结器件，其特征在于：在所述电流流动区中所述接触孔的底部穿过所述源区，用以消除全面注入的所述源区对所述接触孔和底部的所述P型阱的接触的影响。

9.如权利要求7所述的超结器件，其特征在于：在位于所述过渡区的所述保护环氧化膜的顶部形成有多晶硅总线，所述多晶硅总线和所述多晶硅栅采用相同的工艺同时形成，各所述多晶硅栅和所述多晶硅总线接触连接，且各所述多晶硅栅通过和所述多晶硅总线相连并通过形成于所述多晶硅总线顶部的接触孔连接到所述栅极。

10.一种超结器件的制造方法，超结器件的中间区域为电流流动区，终端区环绕于所述电流流动区的外周，过渡区位于所述电流流动区和所述终端区之间；其特征在于，包括如下步骤：

步骤一、提供N型外延层，进行第一次光刻工艺定义出沟槽的形成区域，之后对所述N型外延层进行干法刻蚀形成多个沟槽；各所述沟槽为顶部宽底部窄的侧面倾斜结构，在纵向上所述N型外延层的掺杂浓度呈由顶部到底部逐级降低的阶梯分布；

淀积多层掺杂浓度不同的P型外延层填充所述沟槽并叠加形成P型柱，在淀积过程中调节各层P型外延层的掺杂浓度，从所述沟槽的底部到顶部，所述P型柱对应的各层P型外延层的掺杂浓度依次递减；由各所述P型柱之间的所述N型外延层组成N型柱，由多个交替排列的所述N型柱和所述P型柱组成的超结结构；所述超结结构位于所述电流流动区、所述过渡区和所述终端区中；

所述P型柱的掺杂结构结合掺杂浓度阶梯分布的所述N型外延层一起补偿侧面倾斜的所述沟槽带来的所述P型柱和所述N型柱之间的电荷失配从而提高所述P型柱和所述N型柱之间的电荷平衡，提高所述超结结构的纵向耐压能力；

步骤二、进行第二次光刻工艺在所述电流流动区和所述过渡区中定义出P型阱的形成区域，之后进行P型离子注入形成所述P型阱；

所述电流流动区中各所述P型柱的顶部都形成有一个所述P型阱且各所述P型阱延伸到对应的所述P型柱两侧的所述N型柱的表面；

步骤三、进行第三次光刻工艺在所述终端区中定义出第一P型注入杂质的注入区域；之后进行所述第一P型注入杂质的注入将所述第一P型注入杂质注入到后续的保护环氧化膜和所述终端区的所述N型外延层的氧化膜外延层界面处的所述N型外延层的顶部区域中,使所述顶部区域的N型掺杂浓度降低，通过降低所述顶部区域的N型掺杂浓度使所述氧化膜外延层界面处的所述N型柱的横向耗尽能力增强，使所述氧化膜外延层界面处的电场强度分布的均匀性提高，提高所述终端区承受横向电压的能力；

步骤四、在形成有所述P型阱的所述N型外延层表面进行第一氧化膜生长，进行第四次光刻工艺定义出所述第一氧化膜的刻蚀区域，之后对所述第一氧化膜进行刻蚀形成保护环氧化膜，所述保护环氧化膜将所述电流流动区露出以及将所述过渡区全部覆盖，所述保护环氧化膜还延伸到所述终端区表面并将所述终端区全部覆盖或仅将所述终端区的最外周部分露出，所述保护环氧化膜环绕在所述电流流动区的周侧；

以所述保护环氧化膜为自对准条件进行全面的第一次N型离子注入在所述电流流动区中形成JFET区域，同时在所述保护环氧化膜覆盖区域之外的所述终端区中或外侧形成终端第一N型注入区；

步骤五、依次形成栅氧化膜和N型重掺杂的第一层多晶硅，进行第五次光刻工艺定义出多晶硅栅的形成区域，之后对所述第一层多晶硅进行刻蚀形成多晶硅栅，各所述多晶硅栅为平面栅结构，各所述多晶硅栅覆盖对应的所述P型阱且被所述多晶硅栅覆盖的所述P型阱的表面用于形成沟道；

以所述多晶硅栅和所述保护环氧化膜为自对准条件进行全面的第二次N型离子注入在所述电流流动区中的所述多晶硅栅两侧分别形成源区，同时在所述保护环氧化膜覆盖区域之外的所述终端区中或外侧形成终端第二N型注入区；

步骤六、淀积层间膜，进行第六次光刻工艺定义出接触孔的形成区域，之后对所述层间膜进行刻蚀形成所述接触孔的开口；在所述接触孔的开口中填充金属形成所述接触孔；

步骤七、进行正面金属淀积形成正面金属层，进行第七次光刻工艺定义出栅极和源极的形成区域，之后对所述正面金属层进行刻蚀形成所述栅极和所述源极，所述电流流动区中的各所述源区和对应的所述P型阱通过顶部相同的接触孔连接到所述源极，所述过渡区中的所述P型阱也通过顶部的接触孔连接到所述源极，所述多晶硅栅通过顶部的接触孔连接到栅极。

11.一种超结器件的制造方法，超结器件的中间区域为电流流动区，终端区环绕于所述电流流动区的外周，过渡区位于所述电流流动区和所述终端区之间；其特征在于，包括如下步骤：

步骤一、提供N型外延层，进行全面的第一P型注入杂质的注入到所述N型外延层的顶部区域中,使所述顶部区域的N型掺杂浓度降低；

步骤二、进行第一次光刻工艺定义出沟槽的形成区域，之后对所述N型外延层进行干法刻蚀形成多个沟槽；各所述沟槽为顶部宽底部窄的侧面倾斜结构，在纵向上所述N型外延层的掺杂浓度呈由顶部到底部逐级降低的阶梯分布；

淀积多层掺杂浓度不同的P型外延层填充所述沟槽并叠加形成P型柱，在淀积过程中调节各层P型外延层的掺杂浓度，从所述沟槽的底部到顶部，所述P型柱对应的各层P型外延层的掺杂浓度依次递减；由各所述P型柱之间的所述N型外延层组成N型柱，由多个交替排列的所述N型柱和所述P型柱组成的超结结构；所述超结结构位于所述电流流动区、所述过渡区和所述终端区中；

所述P型柱的掺杂结构结合掺杂浓度阶梯分布的所述N型外延层一起补偿侧面倾斜的所述沟槽带来的所述P型柱和所述N型柱之间的电荷失配从而提高所述P型柱和所述N型柱之间的电荷平衡，提高所述超结结构的纵向耐压能力；

步骤三、进行第二次光刻工艺在所述电流流动区和所述过渡区中定义出P型阱的形成区域，之后进行P型离子注入形成所述P型阱；

所述电流流动区中各所述P型柱的顶部都形成有一个所述P型阱且各所述P型阱延伸到对应的所述P型柱两侧的所述N型柱的表面；

步骤四、在形成有所述P型阱的所述N型外延层表面进行第一氧化膜生长，进行第三次光刻工艺定义出所述第一氧化膜的刻蚀区域，之后对所述第一氧化膜进行刻蚀形成保护环氧化膜，所述保护环氧化膜将所述电流流动区露出以及将所述过渡区全部覆盖，所述保护环氧化膜还延伸到所述终端区表面并将所述终端区全部覆盖或仅将所述终端区的最外周部分露出，所述保护环氧化膜环绕在所述电流流动区的周侧；

在所述保护环氧化膜和所述终端区的所述N型外延层的氧化膜外延层界面处，通过降低叠加有所述第一P型注入杂质的所述顶部区域的N型掺杂浓度使所述氧化膜外延层界面处的所述N型柱的横向耗尽能力增强，使所述氧化膜外延层界面处的电场强度分布的均匀性提高，提高所述终端区承受横向电压的能力；

以所述保护环氧化膜为自对准条件进行全面的第一次N型离子注入在所述电流流动区中形成JFET区域，同时在所述保护环氧化膜覆盖区域之外的所述终端区中或外侧形成终端第一N型注入区；

步骤五、依次形成栅氧化膜和N型重掺杂的第一层多晶硅，进行第四次光刻工艺定义出多晶硅栅的形成区域，之后对所述第一层多晶硅进行刻蚀形成多晶硅栅，各所述多晶硅栅为平面栅结构，各所述多晶硅栅覆盖对应的所述P型阱且被所述多晶硅栅覆盖的所述P型阱的表面用于形成沟道；

以所述多晶硅栅和所述保护环氧化膜为自对准条件进行全面的第二次N型离子注入在所述电流流动区中的所述多晶硅栅两侧分别形成源区，同时在所述保护环氧化膜覆盖区域之外的所述终端区中或外侧形成终端第二N型注入区；

步骤六、淀积层间膜，进行第五次光刻工艺定义出接触孔的形成区域，之后对所述层间膜进行刻蚀形成所述接触孔的开口；在所述接触孔的开口中填充金属形成所述接触孔；

步骤七、进行正面金属淀积形成正面金属层，进行第六次光刻工艺定义出栅极和源极的形成区域，之后对所述正面金属层进行刻蚀形成所述栅极和所述源极，所述电流流动区中的各所述源区和对应的所述P型阱通过顶部相同的接触孔连接到所述源极，所述过渡区中的所述P型阱也通过顶部的接触孔连接到所述源极，所述多晶硅栅通过顶部的接触孔连接到栅极。

12.如权利要求10或11所述的超结器件的制造方法，其特征在于：所述顶部区域的掺杂浓度是所述顶部区域对应的阶梯处的所述N型外延层的掺杂浓度的80％～95％。

13.如权利要求10或11所述的超结器件的制造方法，其特征在于：所述第一P型注入杂质的注入杂质为B或BF2，注入能量为5Kev～100Kev，注入剂量为8E10cm^-2～3E11cm^-2。

14.如权利要求10或11所述的超结器件的制造方法，其特征在于：所述N型外延层的掺杂浓度的阶梯结构为2个；所述P型柱由两层P型外延层叠加形成；所述沟槽的侧面和所述N型外延层的垂直面的夹角为1度～2度；

所述P型柱的底层P型外延层的掺杂浓度是所述N型外延层的底层阶梯对应的掺杂浓度的2倍～5倍；

所述P型柱的顶层P型外延层的掺杂浓度是所述N型外延层的顶层阶梯对应的掺杂浓度的0倍～0.6倍。

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