CN105428397B - 超结器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种超结器件，电荷流动区包括由多个交替排列的N型柱和P型柱组成的超结结构；N型柱的宽度包括两个以上；不同宽度的N型柱被完全耗尽所需的反向电压不同，使不同宽度的N型柱组成的超结单元的电容最小值所对应的反向电压不同，通过将N型柱的宽度设置为两个以上使各超结单元取电容最小值时的反向电压互相错开，从而使得在任意反向电压下都有电容大于电容最小值的超结单元，使得电荷流动区的超结结构的整体电容最小值增加并大于各超结单元的电容最小值的叠加。本发明还公开了一种超结器件的制造方法。本发明能提高超结结构的电容最小值，减小开关中的电压剧烈变化，改善电路和系统的电磁干扰性能，使器件易于使用。

Description

超结器件及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种超结(super junction)器件；本发明还涉及一种超结器件的制造方法。
背景技术
超结结构就是交替排列的N型柱和P型柱组成结构。如果用超结结构来取代垂直双扩散MOS晶体管(Vertical Double-diffused Metal-Oxide-Semiconductor，VDMOS)器件中的N型漂移区，在导通状态下通过N型柱提供导通通路，导通时P型柱不提供导通通路；在截止状态下由PN立柱共同承受反偏电压，就形成了超结金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)。超结MOSFET能在反向击穿电压与传统的VDMOS器件一致的情况下，通过使用低电阻率的外延层，而使器件的导通电阻大幅降低。
现有超结结构，都包含电荷流动区、横向承受反向偏置电压的终端区和处于电荷流动区和终端区之间的过渡区，终端区环绕于所述电荷流动区的外周。超结器件由电荷流动区中的重复排列的器件元胞组成，器件元胞包括由一个N型柱3和一个P型柱4组成的超结单元以及在超结单元顶部形成的超结器件单元组成。如图1所示，是现有超结MOSFET器件的剖面图；以平面栅超结N型MOSFET器件为例，器件元胞结构为：
在N型重掺杂的硅衬底1上形成有N型外延层31，在N型外延层31中形成有N型柱3和P型柱4。
在P型柱4的顶部形成有P阱7，在P阱7中形成有N+区组成的源区8和由P+区组成的P阱引出区9，在P阱7的表面形成有栅介质层如栅氧化层5和多晶硅栅6。
还包括：层间膜10，接触孔11，正面金属层12，正面金属层12图形化后分别引出源极和栅极。在硅衬底1的背面形成有背面金属层13，背面金属层13引出漏极。
由于硅衬底1为重掺杂，N型外延层31为轻掺杂，在二者交界处形成有浓度过渡的区域。
图1中E1E2界面为减薄后的硅衬底1的底部表面，界面D1D2为硅衬底1的顶部表面，界面C1C2为超结结构的底部界面，界面M1M2为N型外延层31的顶部表面。界面E1E2和界面D1D2之间的厚度为T00，界面E1E2和界面M1M2之间的厚度为T10，界面C1C2和界面M1M2之间的厚度为T20，界面D1D2和界面C1C2之间的厚度为T30。
如图1所示的现有器件中，电流流动区由P型柱4和N型柱3形成，P型柱4和N型柱3交替排列，在反向偏置时在较低电压下互相耗尽，如果P型柱和N型柱能完成耗尽，那么器件的反向击穿电压可以与N型杂质的浓度无关，从而可以采用很高浓度或说很低电阻率的N型杂质得到很高的电压，例如现在可以采用1欧姆·厘米的N型柱和P型柱构成电流流动区，实现高达600伏或700伏的击穿电压，器件的导通电阻小于普通VDMOS的1/10。
为了得到最高的击穿电压，P型柱和N型柱的电荷要完全平衡，如果假设Wp，Wn分布是P型柱和N型柱的宽度，ρn和ρp分别是P型柱和N型柱的杂质浓度，那么理想情况下，Wpρp0＝Wnρn0，在实际制作过程中，由于工艺有一定的变化，特别是在P型柱的杂质总量多于N型杂质的杂质总量时，器件的抗电流冲击能力得到提高，而且器件的击穿电压与P型杂质总量和N型杂质总量的偏差的依赖关系得到改善，因此实际器件中很多都采用P型杂质总量大于等于N型杂质总量。
由图1可以看出，在器件从导通状态变成反向截止状态的过程中，由于相邻P型柱4和N型柱3的进行横向耗尽，并在某一电压下将N型柱3的部分或全部完全耗尽，此时器件的栅漏电容Cgd变成非常小，Cgd是栅氧化层Cox和硅电容Csi的串联而成。如图2所示，是现有超结MOSFET器件的源漏电压和栅漏电容曲线；在现有超结器件中，各N型柱3的尺寸相同，各P型柱4的尺寸也相同，所以超结单元的尺寸都相同，这样各超结单元会在相同的源漏电压下被耗尽，各超结单元耗尽后的宽度也相同故电容也相同。由曲线301可知，超结单元在Vds1处有一个电容Cgd的最小值Cp0，由于各超结单元都相同，所以整个超结器件的在Vds1处会出现一个最小值。
由于dv/dt＝igp/Cgd(vd)，其中，Vd表示漏极电压，一般源极接地，Vd也为源漏电压Vds；Cgd(Vd)表示栅漏电容Cgd为Vd的函数即Cgd的取值会随Vd变化，igp表示栅极电流，dv/dt表示漏极电压即Vd的变化；可知，当Vd将N型柱3的部分或全部完全耗尽而使Cgd变成非常小时，在该电压下dv/dt会变得非常大，从而导致使用器件的电路或系统出现很大的电磁干扰，影响电路和系统的正常工作；这一情况在从高压反向截止状态到导通状态的变化过程中同样存在。这种在开关过程中过高的dv/dt，除了造成应用中的回路的震荡，还可能造成应用系统的过大的电流和电压过冲，造成电路损坏。
发明内容
本发明所要解决的技术问题是提供一种超结器件，能提高超结结构的电容最小值，减小开关中的电压剧烈变化，改善电路和系统的电磁干扰性能，使器件易于使用。为此，本发明还提供一种超结器件的制造方法。
为解决上述技术问题，本发明提供的超结器件的中间区域为电荷流动区，终端区环绕于所述电荷流动区的外周，过渡区位于所述电荷流动区和所述终端区之间。
电荷流动区包括由多个交替排列的N型柱和P型柱组成的超结结构；每一所述N型柱和其邻近的所述P型柱组成一个超结单元；所述N型柱的宽度包括两个以上，所述P型柱和其邻近的所述N型柱的电荷平衡。
不同宽度的所述N型柱被完全耗尽所需的反向电压不同，使不同宽度的所述N型柱组成的超结单元的电容最小值所对应的反向电压不同，通过将所述N型柱的宽度设置为两个以上使各所述超结单元取电容最小值时的反向电压互相错开，从而使得在任意反向电压下都有电容大于电容最小值的所述超结单元，使得所述电荷流动区的所述超结结构的整体电容最小值增加并大于各所述超结单元的电容最小值的叠加。
进一步的改进是，宽度越小的所述N型柱越靠近所述电荷流动区的中间区域，宽度越大的所述N型柱越靠近所述电荷流动区的外周。
进一步的改进是，相同宽度的所述N型柱的超结单元相互邻接形成超结单元段，每一种宽度的所述N型柱至少包括3个。
进一步的改进是，两个相邻的所述超结单元段的结合处设置有一个过渡N型柱，所述过渡N型柱的宽度介于两个相邻的所述超结单元段的两种所述N型柱的宽度之间，以提高两个相邻的所述超结单元段的结合处的所述P型柱和所述N型柱之间的电荷平衡。
进一步的改进是，宽度越大的所述N型柱越靠近所述电荷流动区的中间区域，宽度越小的所述N型柱越靠近所述电荷流动区的外周。
进一步的改进是，所述电荷流动区的最外侧的所述超结单元段的N型柱和P型柱交替排列结构一直向外延伸到所述过渡区中。
进一步的改进是，所述终端区的最外端的一个以上的P型柱的宽度小于所述电荷流动区的任一P型柱的宽度、且所述终端区的最外端的一个以上的P型柱的深度小于所述电荷流动区的任一P型柱的深度。
进一步的改进是，从所述电荷流动区的一侧到另一侧的排列方向上，所述N型柱的宽度按相同的变化尺寸逐步变小；或者从所述电荷流动区的一侧到另一侧的排列方向上，所述N型柱的宽度按相同的变化尺寸逐步变大。
进一步的改进是，所述超结器件为超结MOSFET，所述超结MOSFET为平面栅超结MOSFET或沟槽栅超结MOSFET。
为解决上述技术问题，本发明提供的超结器件的制造方法包括如下步骤：
步骤一、在N型外延层上淀积介质膜，利用光刻和刻蚀工艺在介质膜上开口，在所述N型外延层中刻蚀出多个沟槽。
所述沟槽位于超结器件的电荷流动区、过渡区和终端区，所述超结器件的中间区域为所述电荷流动区，所述终端区环绕于所述电荷流动区的外周，所述过渡区位于所述电荷流动区和所述终端区之间。
由相邻的所述沟槽之间的所述N型外延层组成N型柱，通过光刻工艺定义所述N型柱的尺寸。
步骤二、在所述沟槽中分多次填充P型硅并将所述沟槽填满。
步骤三、去除位于所述沟槽外部的所述介质膜表面上和位于所述沟槽区域的所述N型外延层上表面之上的P型硅，由填充于所述沟槽中所述P型硅组成P型柱。
所述电荷流动区包括由多个交替排列的N型柱和P型柱组成的超结结构；每一所述N型柱和其邻近的所述P型柱组成一个超结单元；所述N型柱的宽度包括两个以上，所述P型柱和其邻近的所述N型柱的电荷平衡。
不同宽度的所述N型柱被完全耗尽所需的反向电压不同，使不同宽度的所述N型柱组成的超结单元的电容最小值所对应的反向电压不同，通过将所述N型柱的宽度设置为两个以上使各所述超结单元取电容最小值时的反向电压互相错开，从而使得在任意反向电压下都有电容大于电容最小值的所述超结单元，使得所述电荷流动区的所述超结结构的整体电容最小值增加并大于各所述超结单元的电容最小值的叠加。
进一步的改进是，所述超结器件为平面栅超结MOSFET，
步骤一中所述N型外延层通过外延生长工艺形成于N型重掺杂的硅衬底之上，在步骤三之后还包括如下步骤：
步骤四、在各所述P型柱的顶部形成P阱，各所述P阱还延伸到部分所述N型柱顶部。
步骤五、依次淀积栅介质层和多晶硅栅，采用光刻刻蚀工艺依次对所述多晶硅栅和所述栅介质层进行刻蚀，由刻蚀后的所述栅介质层和所述多晶硅栅组成所述平面栅超结MOSFET器件的栅极结构；所述多晶硅栅从顶部覆盖所述N型柱和部分所述P阱、且被所述多晶硅栅所覆盖的所述P阱用于形成横向沟道。
步骤六、进行N+离子注入形成源区；所述源区形成于所述P阱顶部并和所述多晶硅栅自对准。
步骤七、在形成了所述源区的所述硅衬底正面形成层间膜。
步骤八、采用光刻刻蚀工艺形成接触孔，所述接触孔穿过所述层间膜并和所述源区或所述多晶硅栅接触。
步骤九、进行P+离子注入形成P阱引出区，所述P阱引出区位于和所述源区相接触的所述接触孔底部，所述P阱引出区和所述P阱相接触。
步骤十、淀积正面金属并对所述正面金属进行光刻刻蚀分别形成源极和栅极。
步骤十一、从背面对所述硅衬底进行减薄，淀积背面金属，由所述背面金属作为漏极。
进一步的改进是，所述超结器件为沟槽栅超结MOSFET。
步骤一中所述N型外延层通过外延生长工艺形成于N型重掺杂的硅衬底之上，在步骤三之后还包括如下步骤：
步骤四、采用光刻刻蚀工艺在所述电荷流动区的所述N型柱的顶部形成栅沟槽；依次淀积栅介质层和多晶硅栅，所述栅介质层覆盖在所述栅沟槽的底部表面和侧面以及外部，所述多晶硅栅形成于所述栅介质层表面并将所述栅沟槽完全填充，去除所述栅沟槽外部的所述栅介质层和所述多晶硅栅，由填充于所述栅沟槽内部的所述栅介质层和所述多晶硅栅组成所述沟槽栅超结MOSFET的栅极结构。
步骤五、在所述N型柱和所述P型柱的顶部形成P阱；所述栅沟槽的深度大于所述P阱的深度，所述多晶硅栅从侧面覆盖所述P阱、且被所述多晶硅栅所覆盖的所述P阱侧面用于形成纵向沟道。
步骤六、进行N+离子注入形成源区；在所述N型柱顶部的所述栅沟槽的两侧的所述P阱顶部都形成有所述源区。
步骤七、在形成了所述源区的所述硅衬底正面形成层间膜。
步骤八、采用光刻刻蚀工艺形成接触孔，所述接触孔穿过所述层间膜并和所述源区或所述多晶硅栅接触。
步骤九、进行P+离子注入形成P阱引出区，所述P阱引出区位于和所述源区相接触的所述接触孔底部，所述P阱引出区和所述P阱相接触。
步骤十、淀积正面金属并对所述正面金属进行光刻刻蚀分别形成源极和栅极。
步骤十一、从背面对所述硅衬底进行减薄，淀积背面金属，由所述背面金属作为漏极。
为解决上述技术问题，本发明提供的超结器件的制造方法包括如下步骤：
步骤一、形成第一N型外延子层，采用光刻加P型离子注入工艺在所述第一N型外延子层的选定区域中形成第一P型子柱，由所述第一P型子柱之间的所述第一N型外延子层作为第一N型子柱；通过光刻工艺定义所述第一N型子柱的尺寸；以所述第一N型外延子层作为底层N型外延子层。
步骤二、在所述底层N型外延子层表面形成第二N型外延子层，采用和步骤一相同的光刻工艺和P型离子注入工艺在所述第二N型外延子层的选定区域中形成第二P型子柱，由所述第二P型子柱之间的所述第二N型外延子层作为第二N型子柱。
步骤三、以所述底层N型外延子层和所述第二N型外延子层的叠加层作为新的底层N型外延子层；如果新的所述底层N型外延子层的厚度未达到超结结构所需厚度要求，则重复步骤二；如果新的所述底层N型外延子层的厚度达到所述超结结构所需厚度要求，则以新的所述底层N型外延子层作为N型外延层，由所述第一P型子柱和各所述第二P型子柱叠加形成P型柱，由所述第一N型子柱和各所述第二N型子柱叠加形成N型柱。
超结器件包括电荷流动区、过渡区和终端区，所述超结器件的中间区域为所述电荷流动区，所述终端区环绕于所述电荷流动区的外周，所述过渡区位于所述电荷流动区和所述终端区之间。
所述电荷流动区包括由多个交替排列的N型柱和P型柱组成的所述超结结构；每一所述N型柱和其邻近的所述P型柱组成一个超结单元；所述N型柱的宽度包括两个以上，所述P型柱和其邻近的所述N型柱的电荷平衡。
不同宽度的所述N型柱被完全耗尽所需的反向电压不同，使不同宽度的所述N型柱组成的超结单元的电容最小值所对应的反向电压不同，通过将所述N型柱的宽度设置为两个以上使各所述超结单元取电容最小值时的反向电压互相错开，从而使得在任意反向电压下都有电容大于电容最小值的所述超结单元，使得所述电荷流动区的所述超结结构的整体电容最小值增加并大于各所述超结单元的电容最小值的叠加。
本发明通过对超结器件的超结结构的N型柱的宽度进行设置，利用不同宽度的N型柱被完全耗尽所需的反向电压不同的特点，使不同宽度的N型柱组成的超结单元的电容最小值所对应的反向电压也不同，通过将N型柱的宽度设置为两个以上使各超结单元取电容最小值时的反向电压互相错开，从而使得在任意反向电压下都有电容大于电容最小值的超结单元，使得电荷流动区的超结结构的整体电容最小值增加并大于各超结单元的电容最小值的叠加，相对于由单一宽度的N型柱组成的超结结构，本发明的超结结构的整体电容的最小值会大大增加；超结结构的电容最小值的大大增加能减小超结器件在开关过程中的电压剧烈变化，从而改善电路和系统的电磁干扰性能，使器件易于使用。
另外，本发明通过将电荷流动区的小尺寸的N型柱延伸扩展到终端区中，利用小尺寸的N型柱更易耗尽、耐压能力强的特点，即更小的尺寸能够得到更高的耐压能力，从而能够改善器件的击穿电压，或者在保持击穿电压不变的条件下减少芯片的面积，实现击穿电压和芯片面积的双重改善。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有超结MOSFET器件的剖面图；
图2是现有超结MOSFET器件的源漏电压和栅漏电容曲线；
图3是本发明实施例一超结器件俯视图一；
图4是图3的俯视图一变换形成的俯视图二；
图5是本发明实施例一超结器件的剖面图；
图6是本发明实施例一超结器件的源漏电压和栅漏电容曲线；
图7是本发明实施例三超结器件的剖面图；
图8是本发明具有沟槽栅的超结N型MOSFET超结器件的实施例剖面图；
图9是本发明具有剖面呈梯形结构的P型柱超结器件的剖面图。
具体实施方式
本发明实施例一超结器件：
如图5所示，是本发明实施例一超结器件的剖面图；本发明实施例一超结器件以平面栅超结N型MOSFET为例进行说明，平面栅超结P型MOSFET进行对器件的掺杂区域做P型和N型的互相替换即可得到，平面栅超结P型MOSFET不再做详细说明。
如图3所示，是本发明实施例一超结器件俯视图一；一般的超结结构，都包含电荷流动区、横向承受反向偏置电压的终端区和处于电荷流动区和终端区之间的过渡区，终端区环绕于所述电荷流动区的外周，图3中1区表示电荷流动区，2区表示过渡区，3区表示终端区。
1区包括由交替排列的P型柱22和N型柱23组成的超结结构，图3中的P型柱22和N型柱23都呈条形结构。N型柱23于在超结器件导通时提供导通通路，P型柱22和N型柱23在超结器件反偏时互相耗尽共同承受反向偏压。
2区和3区为于超结器件的终端，共同作为表示超结器件的终端保护结构。在器件导通时所述2区和3区不提供电流，在反偏状态用于承担从1区外周单元的表面到器件最外端表面衬底的电压该电压为横向电压和从1区外周单元表面到衬底的电压该电压为纵向电压。
2区中有至少一个P型环25，图3中为一个P型环25，该P型环25一般与1区的P型背栅即P阱连接在一起；2区中有具有一定倾斜角的场板介质膜，在2区中还具有用于减缓表面电场急剧变化的场板24，场板24为多晶场板片或金属场板，以及P型柱22；2区中也可以不设置所述金属场板。
3区由包括由交替排列的P型柱22和N型柱23组成的超结结构，图3中3区的P型柱22和N型柱23分别由1区中的P型柱22和N型柱23延伸扩展而成，交替排列方向相同。在其它结构中，3区的P型柱22和N型柱23也能首尾相连的环型结构。
3区中有金属场板，3区中也可以不设置所述金属场板；3区中可以有P型环25也可以没有，有P型环25时该处的P型环是不与电荷流动区的P型背栅连接相连的(悬浮的)；在3区的最外端有终端截止环21，所述终端截止环21由N+注入区或N+注入区再加形成于其上的介质或介质加上金属构成。
图5是沿着图3中的EF线的剖面图。超结器件的中间区域为电荷流动区即1区，终端区即3区环绕于所述电荷流动区的外周，过渡区即2区位于所述电荷流动区和所述终端区之间。
电荷流动区包括由多个交替排列的N型柱和P型柱组成的超结结构,本发明实施例中，N型柱和图3中的N型柱23对应，P型柱和图3中的P型柱22对应。
每一所述N型柱和其邻近的所述P型柱组成一个超结单元；所述N型柱的宽度包括两个以上。所述P型柱和其邻近的所述N型柱的电荷平衡。
图5中，进行周期排列的N型柱的宽度共用两种，两种宽度的N型柱分别用31a和31b标出。和N型柱31a相邻接的P型柱用41a标出，和N型柱31b相邻接的P型柱用41b标出。
相同宽度的所述N型柱的超结单元相互邻接形成超结单元段，每一种宽度的所述N型柱至少包括3个。
较佳为，N型柱的宽度31b与N型柱的宽度31a的差异小于N型柱31a宽度的10％，这样更易于器件的设计，减小设计对器件的导通电阻和击穿电压的影响。
本发明实施例一中，P型柱和N型柱的剖面结构都为矩形。就立体而言，本发明实施例的P型柱和N型柱在剖面为矩形的基础上沿垂直纸面方向延展较长的长度也即沿着图3中俯视面的长度方向延伸，大致像一堵墙。在延伸的边缘处能设置倒角结构、圆弧结构等。
两个相邻的所述超结单元段的结合处设置有一个过渡N型柱，图5中，过渡N型柱用4c标出。所述过渡N型柱31c的宽度介于两个相邻的所述超结单元段的两种所述N型柱即N型柱31a和31b的宽度之间，以提高两个相邻的所述超结单元段的结合处的所述P型柱和所述N型柱之间的电荷平衡。
不同宽度的所述N型柱被完全耗尽所需的反向电压不同，使不同宽度的所述N型柱组成的超结单元的电容最小值所对应的反向电压不同，通过将所述N型柱的宽度设置为两个以上使各所述超结单元取电容最小值时的反向电压互相错开，从而使得在任意反向电压下都有电容大于电容最小值的所述超结单元，使得所述电荷流动区的所述超结结构的整体电容最小值增加并大于各所述超结单元的电容最小值的叠加。
对于超结结构的排列方式，本发明实施例一中，宽度越大的所述N型柱越靠近所述电荷流动区的中间区域，宽度越小的所述N型柱越靠近所述电荷流动区的外周。假定，N型柱31a的宽度大于N型柱31b的宽度，则所述N型柱31a位于所述电荷流动区的中间区域，所述N型柱31b位于所述电荷流动区的外周区域。
本发明实施例一的超结结构之外的其它结构和图1所示的超结器件相同；超结器件由电荷流动区中的重复排列的器件元胞组成，器件元胞包括超结单元以及在超结单元顶部形成的超结器件单元组成。本发明实施例一平面栅超结N型MOSFET器件的器件元胞结构包括：
在N型重掺杂的硅衬底1上形成有N型外延层31，在N型外延层31中形成有N型柱31a、31b和31c和P型柱41a和41b，N型柱即为图3中俯视图上的N型柱23，P型柱即为图3中的P型柱22。
在P型柱的顶部形成有P阱7，在P阱7中形成有N+区组成的源区8和由P+区组成的P阱引出区9，在P阱7的表面形成有栅介质层如栅氧化层5和多晶硅栅6，栅介质层5和多晶硅栅6组成平面栅结构。
还包括：层间膜10，接触孔11，正面金属层12，正面金属层12图形化后分别引出源极和栅极。在硅衬底1的背面形成有背面金属层13，背面金属层13引出漏极。
由于硅衬底1为重掺杂，N型外延层31为轻掺杂，在二者交界处形成有浓度过渡的区域。
图5中E1E2界面为减薄后的硅衬底1的底部表面，界面D1D2为硅衬底1的顶部表面，界面C1C2为超结结构的底部界面，界面M1M2为N型外延层31的顶部表面。界面E1E2和界面D1D2之间的厚度为T00，界面E1E2和界面M1M2之间的厚度为T10，界面C1C2和界面M1M2之间的厚度为T20，界面D1D2和界面C1C2之间的厚度为T30。
以一个反向击穿电压为600伏的器件为例，本发明实施例一的具体实施例方式的参数能设置为：
N+基板即硅衬底1的电阻率为0.001欧姆·厘米～0.003欧姆·厘米，N型外延层31的浓度为4e15原子数每立方厘米，设定P型柱41a的宽度为4微米，N型柱31a的宽度为4微米，P型柱中P型杂质浓度为4e15原子数每立方厘米；P型柱的深度为40微米。
以P型柱41a和N型柱31a为基准，N型柱31b的宽度相对于N型柱31a的宽度变小，P型柱41b的宽度也相对于P型柱41a的宽度变小。具体能设定为：P型柱41b的宽度为3微米，N型柱31b的宽度为3微米，N型柱31c的宽度为3.5微米。对这一方式的改进是N型柱31b设定为3.8微米，P型柱41b设定为3.8微米，N型柱31c设定为3.9微米，这样元胞的别的部分改动最小，便于器件设计。
如图6所示，是本发明实施例一超结器件的源漏电压和栅漏电容曲线；曲线302可知，对应于尺寸较小的N型柱31b和P型柱41b组成的超结单元的源漏电压和栅漏电容曲线；曲线303可知，对应于尺寸较大的N型柱31a和P型柱41a组成的超结单元的源漏电压和栅漏电容曲线；可知曲线302中的器件元胞的最小Cgd发生点的源漏电压Vds2小于曲线303的器件元胞的最小Cgd发生点Vds1，使得在Vds1和Vds2时整个器件的Cgd比现有单一宽度的N型柱宽度有明显提高。如在Vds2处，虽然曲线302对应的Cp22较小，但是曲线303对应的Cp21较大，叠加后显然大于单一时的Cp22；同样在Vds1处，虽然曲线303对应的Cp11较小，但是曲线302对应的Cp12较大，叠加后显然大于单一时的Cp11。由于整个超结器件时由多个超结单元组成的，本发明实施例通过多种宽度不同的N型柱的组合，使得不同超结单元的电容最小值错开，当一部分超结单元的电容为最小值时，另一部分超结单元的电容保持为较大值，从而使得整个超结器件的最小电容相对于单一尺寸的结构要大大增加。
本发明实施例二超结器件：
本发明实施例二超结器件也以平面栅超结N型MOSFET为例进行说明，本发明实施例二超结器件在本发明实施例一的基础上做了进一步的改进，本发明实施例二超结器件和本发明实施例一的区别之处为：
本发明实施例二的超结结构的排列方式为：宽度越小的所述N型柱越靠近所述电荷流动区的中间区域，宽度越大的所述N型柱越靠近所述电荷流动区的外周。假定，N型柱31a的宽度小于N型柱31b的宽度，则所述N型柱31a位于所述电荷流动区的中间区域，所述N型柱31b位于所述电荷流动区的外周区域。
本发明实施例二的具体实施例方式的参数能设置为：
同样一本发明实施例1的具体实施方式中的P型柱41a和N型柱31a为基准，N型柱31b的宽度相对于N型柱31a的宽度变大，P型柱41b的宽度也相对于P型柱41a的宽度变大。具体能设定为：P型柱41b的宽度为5微米，N型柱31b的宽度为5微米，N型柱31c的宽度为4.5微米。对这一方式的改进是N型柱31b设定为4.2微米，P型柱41b设定为4.2微米，N型柱31c设定为4.1微米，这样元胞的别的部分改动最小，便于器件设计。
本发明实施例三超结器件：
本发明实施例三超结器件也以平面栅超结N型MOSFET为例进行说明，本发明实施例三超结器件在本发明实施例一的基础上做了进一步的改进，本发明实施例三超结器件和本发明实施例一的区别之处为：
本发明实施例三的超结结构的排列方式为：宽度越大的所述N型柱越靠近所述电荷流动区的中间区域，宽度越小的所述N型柱越靠近所述电荷流动区的外周；所述电荷流动区的最外围的宽度较小的N型柱和P型柱交替排列结构一直向外延伸到所述过渡区中。假定，N型柱31a的宽度大于N型柱31b的宽度，则所述N型柱31a位于所述电荷流动区的中间区域，所述N型柱31b位于所述电荷流动区的外周区域；由N型柱31b和P型柱41b组成的交替排列结构还延伸到2区中。如图7所示，图7中标出了1区，2区和3区的位置，2区和1区邻接，在2区的超结单元顶部不在设置MOSFET单元，即没有栅极结构以及对应的沟道，所以2区中没有电流流动，2区的中P阱7作为图3中对应的P型环25，该P型环25和1区中的邻接的P阱7连接在一起，在P型环25中没有在设置源区8，所以顶部的多晶硅栅形成不了栅极结构和沟道。图7可以看出，2区中的所述N型柱31b和P型柱41b交替排列结构都是从1区中之间交替排列延展过来的。
假定一具体实施方式中，P型柱41a的宽度为4微米，N型柱31a的宽度为4微米，P型柱41b的宽度为3微米，N型柱31b的宽度为3微米；由于41b/31b即N型柱31b和P型柱41b交替结构的超结单元的步进为6微米，41a/31a即N型柱31a和P型柱41a交替结构的超结单元的步进为8微米，41b/31b的步进更小，2区中采用更小的步进的41b/31b的元胞具有更高的承受反向电压的能力，通过其延伸到过渡区即2区，能提高器件的反向击穿电压。
本发明实施例四超结器件：
本发明实施例四超结器件也以平面栅超结N型MOSFET为例进行说明，本发明实施例四超结器件在本发明实施例三的基础上做了进一步的改进，本发明实施例四超结器件和本发明实施例三的区别之处为：
本发明实施例四的超结结构的排列方式包括：宽度越大的所述N型柱越靠近所述电荷流动区的中间区域，宽度越小的所述N型柱越靠近所述电荷流动区的外周；所述电荷流动区的最外围的宽度较小的N型柱和P型柱交替排列结构一直向外延伸到所述过渡区以及所述终端区中。假定，N型柱31a的宽度大于N型柱31b的宽度，则所述N型柱31a位于所述电荷流动区的中间区域，所述N型柱31b位于所述电荷流动区的外周区域；由N型柱31b和P型柱41b组成的交替排列结构还延伸到2区和3区中。如图7所示，2区和3区中的所述N型柱31b和P型柱41b交替排列结构都是从1区中之间交替排列延展过来的。
假定一具体实施方式中，P型柱41a的宽度为4微米，N型柱31a的宽度为4微米，P型柱41b的宽度为3微米，N型柱31b的宽度为3微米；由于41b/31b即N型柱31b和P型柱41b交替结构的超结单元的步进为7微米，41a/31a即N型柱31a和P型柱41a交替结构的超结单元的步进为8微米，41b/31b的步进更小，2区中采用更小的步进的41b/31b的元胞具有更高的承受反向电压的能力，通过其延伸到过渡区和终端区，提高器件的反向击穿电压，或减小器件的终端区的尺寸从而缩小器件的芯片面积。
本发明实施例五超结器件：
本发明实施例五超结器件也以平面栅超结N型MOSFET为例进行说明，本发明实施例五超结器件在本发明实施例四的基础上做了进一步的改进，本发明实施例五超结器件和本发明实施例四的区别之处为：
本发明实施例五的超结结构的排列方式为：宽度越大的所述N型柱越靠近所述电荷流动区的中间区域，宽度越小的所述N型柱越靠近所述电荷流动区的外周；所述电荷流动区的最外围的宽度较小的N型柱和P型柱交替排列结构一直向外延伸到所述过渡区以及所述终端区中，同时在所述终端区的最外侧的至少一个P型柱的尺寸比所述终端区的内侧的P型柱的尺寸要小，尺寸包括宽度和深度，即宽度会缩小、深度也会缩小；当有多个尺寸缩小的P型柱时，多个缩小的P型柱的尺寸能够相同、也能越往外侧尺寸缩小的更多。如图7所示，假定，N型柱31a的宽度大于N型柱31b的宽度，则所述N型柱31a位于所述电荷流动区的中间区域，所述N型柱31b位于所述电荷流动区的外周区域；由N型柱31b和P型柱41b组成的交替排列结构还延伸到2区和3区中；同时在3区的最外侧的P型柱41c的宽度会比P型柱41b的小、P型柱41c的深度也会比P型柱41b的小。通过缩小最外周的P型柱41c的尺寸，能使整个终端承受电压的区域的最外周的电场减小，提高器件的击穿电压和提高器件的可靠性。假定一具体实施方式中，P型柱41a的宽度为4微米，N型柱31a的宽度为4微米，P型柱41b的宽度为3微米，N型柱31b的宽度为3微米，P型柱41a和41b的深度为40微米；最外一个P型柱41c的宽度为2微米，深度为20微米～35微米。
本发明实施例六超结器件：
本发明实施例六超结器件也以平面栅超结N型MOSFET为例进行说明，本发明实施例六超结器件在本发明实施例一的基础上做了进一步的改进，本发明实施例六超结器件和本发明实施例一的区别之处为：
本发明实施例六中，进行周期排列的N型柱的宽度包括3种以上，相同宽度的所述N型柱的超结单元相互邻接形成超结单元段，每一种宽度的所述N型柱至少包括3个，所以本发明实施例六的超结单元段包括3个以上，各所述超结单元段之间接合处设置有一个过渡N型柱。具体也能参考图5所示，在图5的2个宽度的N型柱对应的超结单元段的基础上在增加对应的宽度的超结单元段即可。不同宽度的N型柱对应的超结单元段中的相应的P型柱的宽度需要进行调整和设定，保证P型杂质和N型杂质得到平衡，保持器件的击穿电压不受大的影响。
本发明实施例七超结器件：
本发明实施例七超结器件也以平面栅超结N型MOSFET为例进行说明，本发明实施例七超结器件在本发明实施例一的基础上做了进一步的改进，本发明实施例七超结器件和本发明实施例一的区别之处为：
本发明实施例七中，进行周期排列的N型柱的宽度包括3种以上，从所述电荷流动区的一侧到另一侧的排列方向上，所述N型柱的宽度按相同的变化尺寸逐步变小；或者从所述电荷流动区的一侧到另一侧的排列方向上，所述N型柱的宽度按相同的变化尺寸逐步变大。
也即本发明实施例七至少包括N型柱的尺寸向一个方向逐步变化的段，可以在整个所述电荷流动区的最外周的一侧到另一侧都进行N型柱的尺寸向一个方向逐步变化的方式设置，例如以宽度为4微米的N型柱为中心，N柱的宽度以每步0.1微米在一个方向上进行递减(例如往左递减)，在另一个方向进行递增(例如往右递增)，相应的P型柱的宽度进行调整和设定，保证P型杂质和N型杂质得到平衡，保持器件的击穿电压不受大的影响。
进一步改进的实施例：
在上面七个实施例中，各实施例的具体实施方式中，N型外延层31的浓度为4e15原子数每立方厘米，P型柱中P型杂质浓度为4e15原子数每立方厘米，两者实现电荷平衡。通过对P型柱的杂质浓度在次基础上做进一步的改动可以分别得到对应的新的实施例，具体为：设定P型柱的总的杂质总量比比邻的N柱的杂质总量多，这样能进一步提高器件的抗电流冲击能力，并减低器件的开关能耗；总量的差值要小于N型杂质总量的10％以获得较高的击穿电压。例如：具体实施方式中能设定P型柱的杂质浓度高于4.0e15atoms/cm3，例如是该浓度的105％，或110％。
进一步改进的实施例：
在上面所述各个实施例超结器件中，P型柱和N型柱的剖面结构都为矩形；通过对P型柱的剖面结构进行改变能够得到其它实施例。如图9所示，各P型柱剖面结构为顶部宽度大、底部宽度小的梯形，N型柱的剖面结构则为顶部宽度小、底部宽度大的梯形。N型柱也具有多个宽度，其中示意出了周期排列的N型柱31d和31e，N型柱31d的宽度大于N型柱31e的宽度，也即在相同深度处N型柱31d的宽度要大于N型柱31e。和N型柱31b相交替排列的为P型柱41d，和N型柱31e相交替排列的为P型柱41e；N型柱31f为过渡N型柱。
P型柱剖面结为梯形时，器件设计和P型柱和N型柱的浓度的设定要考虑该形状的情况，要求P型柱中的P型柱杂质总量多于或等于比邻的N型柱中的N型杂质总量，其总量的差值要小于N型杂质总量的10％以获得较高的击穿电压。
进一步改进的实施例：
上面各实施例中超结器件都是以平面栅超结N型MOSFET为例进行说明，通过将平面栅结构改为沟槽栅结构，能够得到其它实施例。如图8所示，超结N型MOSFET的栅极结构为由形成于沟槽中的栅介质层5和多晶硅栅6组成。图9中所示的超结N型MOSFET的栅极结构也为沟槽栅结构。由于本发明各实施例中采用了不同的N型柱的宽度，结合如图9的具有垂直沟道的沟槽栅的器件结构，设计上更加简化，因为这里的沟道在垂直方向，在变化N型柱和P型柱宽度时，不受影响。
进一步改进的实施例：
上述各实施例的P型柱和N型柱的俯视图都采用了图3所示的长条式结构，立体像一堵墙；将P型柱和N型柱的俯视图都采用了图4所示的块状结构则能得到其它实施例，这种结构的立体形状像一根柱子。图4中的俯视图的块状结构为正方形，如图4所示，在俯视面上所述P型柱22和所述N型柱23都为四方形结构，即由四方形的所述P型柱22和所述N型柱23在二维方向上整齐排列组成1区的单元阵列，并延伸扩展到2区和3区中。所述P型柱22和所述N型柱23的俯视面形状也能为六边形、八边形和其它形状，所述P型柱22和所述N型柱23的排列方式也能在X，和Y方向进行一定的错位；只要保证整个排列是按一定的规则，进行重复出现就可以。
进一步改进的实施例：
上述各实施例都是以超结N型MOSFET为例进行说明，将MOSFET的沟道导电类型由N型改为P型，相应的源区，漏区，阱区等区域的掺杂类型进行P型N型相应的互换，即可得到超结P型MOSFET器件对应的实施例结构。
本发明实施例一超结器件的制造方法：
本发明实施例一超结器件的制造方法以制造如图5所示的本发明实施例一本发明实施例一超结器件为例来说明本发明实施例一超结器件的制造方法，本发明实施例一方法包括如下步骤：
步骤一、在N型外延层31上淀积介质膜，利用光刻和刻蚀工艺在介质膜上开口，在所述N型外延层31中刻蚀出多个沟槽。
如图3所示，所述沟槽位于超结器件的电荷流动区即1区、过渡区即2区和终端区即3区，所述超结器件的中间区域为所述电荷流动区，所述终端区环绕于所述电荷流动区的外周，所述过渡区位于所述电荷流动区和所述终端区之间。
由相邻的所述沟槽之间的所述N型外延层31组成N型柱如N型柱31a、31b和31c，通过光刻工艺定义所述N型柱的尺寸。
本发明实施例一方法中，N型外延层31形成于N型重掺杂的硅衬底1上，所述N型外延层31，所述N型外延层31的厚度为50μm,掺杂浓度为4×1015atoms/cm3(原子每立方厘米)。
步骤二、在所述沟槽中分多次填充P型硅并将所述沟槽填满。
步骤三、去除位于所述沟槽外部的所述介质膜表面上和位于所述沟槽区域的所述N型外延层31上表面之上的P型硅，由填充于所述沟槽中所述P型硅组成P型柱如P型柱41a和41b。
所述电荷流动区包括由多个交替排列的N型柱和P型柱组成的超结结构；每一所述N型柱和其邻近的所述P型柱组成一个超结单元；所述N型柱的宽度包括两个以上，所述P型柱和其邻近的所述N型柱的电荷平衡。
不同宽度的所述N型柱被完全耗尽所需的反向电压不同，使不同宽度的所述N型柱组成的超结单元的电容最小值所对应的反向电压不同，通过将所述N型柱的宽度设置为两个以上使各所述超结单元取电容最小值时的反向电压互相错开，从而使得在任意反向电压下都有电容大于电容最小值的所述超结单元，使得所述电荷流动区的所述超结结构的整体电容最小值增加并大于各所述超结单元的电容最小值的叠加。
步骤四、在各所述P型柱的顶部形成P阱7，各所述P阱7还延伸到部分所述N型柱顶部。P阱7的P型杂质掺杂浓度为1×1017atoms/cm3～6×1017atoms/cm3。
步骤五、依次淀积栅介质层5和多晶硅栅6，采用光刻刻蚀工艺依次对所述多晶硅栅6和所述栅介质层5进行刻蚀，由刻蚀后的所述栅介质层5和所述多晶硅栅6组成所述平面栅超结MOSFET器件的栅极结构；所述多晶硅栅6从顶部覆盖所述N型柱和部分所述P阱7、且被所述多晶硅栅6所覆盖的所述P阱7用于形成横向沟道。
栅介质层5为氧化硅，厚度为1000埃～1200埃；所述多晶硅栅6是在位掺杂的，厚度为4000埃～6000埃。
步骤六、进行N+离子注入形成源区8；所述源区8形成于所述P阱7顶部并和所述多晶硅栅6自对准。所述源区8的N型杂质掺杂浓度大于1×1020atoms/cm3。
步骤七、在形成了所述源区8的所述硅衬底正面形成层间膜10。层间膜10厚度在7000埃～16000埃。
步骤八、采用光刻刻蚀工艺形成接触孔11，所述接触孔11穿过所述层间膜10并和所述源区8或所述多晶硅栅6接触。
步骤九、进行P+离子注入形成P阱引出区9，P阱引出区9也即为接触孔底部的接触区，所述P阱引出区9位于和所述源区8相接触的所述接触孔11底部，所述P阱引出区9和所述P阱7相接触。P阱引出区9的P型杂质掺杂浓度例如大于1×1018atoms/cm3。
步骤十、淀积正面金属12并对所述正面金属12进行光刻刻蚀分别形成源极和栅极；所述正面金属12的厚度例为10000埃～50000埃。
步骤十一、从背面对所述硅衬底进行减薄，淀积背面金属13，由所述背面金属13作为漏极。
本发明实施例二超结器件的制造方法：
本发明实施例二超结器件的制造方法所制造的所述超结器件为沟槽栅超结MOSFET；器件结构如图5所示，本发明实施例二超结器件的制造方法和本发明实施例一超结器件的制造方法前面三个步骤相同，区别之处为：
在步骤三之后还包括如下步骤：
步骤四、采用光刻刻蚀工艺在所述电荷流动区的所述N型柱的顶部形成栅沟槽；依次淀积栅介质层5和多晶硅栅6，所述栅介质层5覆盖在所述栅沟槽的底部表面和侧面以及外部，所述多晶硅栅6形成于所述栅介质层5表面并将所述栅沟槽完全填充，去除所述栅沟槽外部的所述栅介质层5和所述多晶硅栅6，由填充于所述栅沟槽内部的所述栅介质层5和所述多晶硅栅6组成所述沟槽栅超结MOSFET的栅极结构。
步骤五、在所述N型柱和所述P型柱的顶部形成P阱7；所述栅沟槽的深度大于所述P阱7的深度，所述多晶硅栅6从侧面覆盖所述P阱7、且被所述多晶硅栅6所覆盖的所述P阱7侧面用于形成纵向沟道。
P阱7的P型杂质掺杂浓度为1×1017atoms/cm3～6×1017atoms/cm3。
步骤六、进行N+离子注入形成源区8；在所述N型柱顶部的所述栅沟槽的两侧的所述P阱7顶部都形成有所述源区8。
所述源区8的N型杂质掺杂浓度大于1×1020atoms/cm3。
步骤七、在形成了所述源区8的所述硅衬底正面形成层间膜10；层间膜10厚度在7000埃～16000埃。
步骤八、采用光刻刻蚀工艺形成接触孔11，所述接触孔11穿过所述层间膜10并和所述源区8或所述多晶硅栅6接触；
步骤九、进行P+离子注入形成P阱引出区9，所述P阱引出区9位于和所述源区8相接触的所述接触孔11底部，所述P阱引出区9和所述P阱7相接触；P阱引出区9的P型杂质掺杂浓度例如大于1×1018atoms/cm3。
步骤十、淀积正面金属12并对所述正面金属12进行光刻刻蚀分别形成源极和栅极；所述正面金属12的厚度例为10000埃～50000埃。
步骤十一、从背面对所述硅衬底进行减薄，淀积背面金属13，由所述背面金属13作为漏极。
本发明实施例三超结器件的制造方法：
本发明实施例三超结器件的制造方法和本发明实施例一超结器件的制造方法区别之处为前面三个步骤采用如下工艺：
步骤一、形成第一N型外延子层，采用光刻加P型离子注入工艺在所述第一N型外延子层的选定区域中形成第一P型子柱，由所述第一P型子柱之间的所述第一N型外延子层作为第一N型子柱；通过光刻工艺定义所述第一N型子柱的尺寸；以所述第一N型外延子层作为底层N型外延子层。
本发明实施例一方法中，第一N型外延层形成于N型重掺杂的硅衬底1上，所述N型外延层，所述第一N型外延层的掺杂浓度为4×1015atoms/cm3。
步骤二、在所述底层N型外延子层表面形成第二N型外延子层，采用和步骤一相同的光刻工艺和P型离子注入工艺在所述第二N型外延子层的选定区域中形成第二P型子柱，由所述第二P型子柱之间的所述第二N型外延子层作为第二N型子柱；所述第二N型外延层的掺杂浓度为4×1015atoms/cm3。
步骤三、以所述底层N型外延子层和所述第二N型外延子层的叠加层作为新的底层N型外延子层；如果新的所述底层N型外延子层的厚度未达到超结结构所需厚度要求，则重复步骤二；如果新的所述底层N型外延子层的厚度达到所述超结结构所需厚度要求，则以新的所述底层N型外延子层作为N型外延层31，由所述第一P型子柱和各所述第二P型子柱叠加形成P型柱，由所述第一N型子柱和各所述第二N型子柱叠加形成N型柱。
超结器件包括电荷流动区、过渡区和终端区，所述超结器件的中间区域为所述电荷流动区，所述终端区环绕于所述电荷流动区的外周，所述过渡区位于所述电荷流动区和所述终端区之间。
所述电荷流动区包括由多个交替排列的N型柱和P型柱组成的所述超结结构；每一所述N型柱和其邻近的所述P型柱组成一个超结单元；所述N型柱的宽度包括两个以上，所述P型柱和其邻近的所述N型柱的电荷平衡。
不同宽度的所述N型柱被完全耗尽所需的反向电压不同，使不同宽度的所述N型柱组成的超结单元的电容最小值所对应的反向电压不同，通过将所述N型柱的宽度设置为两个以上使各所述超结单元取电容最小值时的反向电压互相错开，从而使得在任意反向电压下都有电容大于电容最小值的所述超结单元，使得所述电荷流动区的所述超结结构的整体电容最小值增加并大于各所述超结单元的电容最小值的叠加。
本发明实施例四超结器件的制造方法：
本发明实施例四超结器件的制造方法和本发明实施例二超结器件的制造方法区别之处为前面三个步骤采用如下工艺：
步骤一、形成第一N型外延子层，采用光刻加P型离子注入工艺在所述第一N型外延子层的选定区域中形成第一P型子柱，由所述第一P型子柱之间的所述第一N型外延子层作为第一N型子柱；通过光刻工艺定义所述第一N型子柱的尺寸；以所述第一N型外延子层作为底层N型外延子层。
本发明实施例一方法中，第一N型外延层形成于N型重掺杂的硅衬底1上，所述N型外延层，所述第一N型外延层的掺杂浓度为4×1015atoms/cm3。
步骤二、在所述底层N型外延子层表面形成第二N型外延子层，采用和步骤一相同的光刻工艺和P型离子注入工艺在所述第二N型外延子层的选定区域中形成第二P型子柱，由所述第二P型子柱之间的所述第二N型外延子层作为第二N型子柱；所述第二N型外延层的掺杂浓度为4×1015atoms/cm3。
步骤三、以所述底层N型外延子层和所述第二N型外延子层的叠加层作为新的底层N型外延子层；如果新的所述底层N型外延子层的厚度未达到超结结构所需厚度要求，则重复步骤二；如果新的所述底层N型外延子层的厚度达到所述超结结构所需厚度要求，则以新的所述底层N型外延子层作为N型外延层31，由所述第一P型子柱和各所述第二P型子柱叠加形成P型柱，由所述第一N型子柱和各所述第二N型子柱叠加形成N型柱。
超结器件包括电荷流动区、过渡区和终端区，所述超结器件的中间区域为所述电荷流动区，所述终端区环绕于所述电荷流动区的外周，所述过渡区位于所述电荷流动区和所述终端区之间。
所述电荷流动区包括由多个交替排列的N型柱和P型柱组成的所述超结结构；每一所述N型柱和其邻近的所述P型柱组成一个超结单元；所述N型柱的宽度包括两个以上，所述P型柱和其邻近的所述N型柱的电荷平衡。
不同宽度的所述N型柱被完全耗尽所需的反向电压不同，使不同宽度的所述N型柱组成的超结单元的电容最小值所对应的反向电压不同，通过将所述N型柱的宽度设置为两个以上使各所述超结单元取电容最小值时的反向电压互相错开，从而使得在任意反向电压下都有电容大于电容最小值的所述超结单元，使得所述电荷流动区的所述超结结构的整体电容最小值增加并大于各所述超结单元的电容最小值的叠加。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (21)

1.一种超结器件，超结器件的中间区域为电荷流动区，终端区环绕于所述电荷流动区的外周，过渡区位于所述电荷流动区和所述终端区之间；其特征在于：
电荷流动区包括由多个交替排列的N型柱和P型柱组成的超结结构；每一所述N型柱和其邻近的所述P型柱组成一个超结单元；所述N型柱的宽度包括两个以上，所述P型柱和其邻近的所述N型柱的电荷平衡；
相同宽度的所述N型柱的超结单元相互邻接形成超结单元段；对于相邻的两个所述超结单元段中的所述N型柱的两个宽度，两个宽度的差异小于较大宽度的10％；
不同宽度的所述N型柱被完全耗尽所需的反向电压不同，使不同宽度的所述N型柱组成的超结单元的电容最小值所对应的反向电压不同，通过将所述N型柱的宽度设置为两个以上使各所述超结单元取电容最小值时的反向电压互相错开，从而使得在任意反向电压下都有电容大于电容最小值的所述超结单元，使得所述电荷流动区的所述超结结构的整体电容最小值增加并大于各所述超结单元的电容最小值的叠加。
2.如权利要求1所述的超结器件，其特征在于：宽度越小的所述N型柱越靠近所述电荷流动区的中间区域，宽度越大的所述N型柱越靠近所述电荷流动区的外周。
3.如权利要求2所述的超结器件，其特征在于：各所述超结单元段中相同宽度的所述N型柱的数量至少包括3个。
4.如权利要求3所述的超结器件，其特征在于：两个相邻的所述超结单元段的结合处设置有一个过渡N型柱，所述过渡N型柱的宽度介于两个相邻的所述超结单元段的两种所述N型柱的宽度之间，以提高两个相邻的所述超结单元段的结合处的所述P型柱和所述N型柱之间的电荷平衡。
5.如权利要求1所述的超结器件，其特征在于：宽度越大的所述N型柱越靠近所述电荷流动区的中间区域，宽度越小的所述N型柱越靠近所述电荷流动区的外周。
6.如权利要求5所述的超结器件，其特征在于：各所述超结单元段中相同宽度的所述N型柱的数量至少包括3个。
7.如权利要求6所述的超结器件，其特征在于：两个相邻的所述超结单元段的结合处设置有一个过渡N型柱，所述过渡N型柱的宽度介于两个相邻的所述超结单元段的两种所述N型柱的宽度之间，以提高两个相邻的所述超结单元段的结合处的所述P型柱和所述N型柱之间的电荷平衡。
8.如权利要求6所述的超结器件，其特征在于：所述电荷流动区的最外侧的所述超结单元段的N型柱和P型柱交替排列结构一直向外延伸到所述过渡区中。
9.如权利要求6所述的超结器件，其特征在于：所述电荷流动区的最外侧的所述超结单元段的N型柱和P型柱交替排列结构一直向外延伸到所述终端区中。
10.如权利要求9所述的超结器件，其特征在于：所述终端区的最外端的一个以上的P型柱的宽度小于所述电荷流动区的任一P型柱的宽度、且所述终端区的最外端的一个以上的P型柱的深度小于所述电荷流动区的任一P型柱的深度。
11.如权利要求1所述的超结器件，其特征在于：从所述电荷流动区的一侧到另一侧的排列方向上，所述N型柱的宽度按相同的变化尺寸逐步变小；或者从所述电荷流动区的一侧到另一侧的排列方向上，所述N型柱的宽度按相同的变化尺寸逐步变大。
12.如权利要求1所述的超结器件，其特征在于：所述超结器件为超结MOSFET，所述超结MOSFET为平面栅超结MOSFET或沟槽栅超结MOSFET。
13.如权利要求1所述的超结器件，其特征在于：所述P型柱的剖面结构为矩形，或者所述P型柱的剖面结构为梯形。
14.如权利要求1或13所述的超结器件，其特征在于：所述P型柱的杂质总量比邻近的所述N型柱的杂质总量多，用以提高器件的抗电流冲击能力并减低器件的开关能耗。
15.如权利要求14所述的超结器件，其特征在于：所述P型柱的杂质总量比邻近的所述N型柱的杂质总量的差值要小于所述N型柱的杂质总量的10％。
16.一种超结器件的制造方法，其特征在于，包括如下步骤：
步骤一、在N型外延层上淀积介质膜，利用光刻和刻蚀工艺在介质膜上开口，在所述N型外延层中刻蚀出多个沟槽；
所述沟槽位于超结器件的电荷流动区、过渡区和终端区，所述超结器件的中间区域为所述电荷流动区，所述终端区环绕于所述电荷流动区的外周，所述过渡区位于所述电荷流动区和所述终端区之间；
由相邻的所述沟槽之间的所述N型外延层组成N型柱，通过光刻工艺定义所述N型柱的尺寸；
步骤二、在所述沟槽中分多次填充P型硅并将所述沟槽填满；
步骤三、去除位于所述沟槽外部的所述介质膜表面上和位于所述沟槽区域的所述N型外延层上表面之上的P型硅，由填充于所述沟槽中所述P型硅组成P型柱；
所述电荷流动区包括由多个交替排列的N型柱和P型柱组成的超结结构；每一所述N型柱和其邻近的所述P型柱组成一个超结单元；所述N型柱的宽度包括两个以上，所述P型柱和其邻近的所述N型柱的电荷平衡；
相同宽度的所述N型柱的超结单元相互邻接形成超结单元段，对于相邻的两个所述超结单元段中的所述N型柱的两个宽度，两个宽度的差异小于较大宽度的10％；
不同宽度的所述N型柱被完全耗尽所需的反向电压不同，使不同宽度的所述N型柱组成的超结单元的电容最小值所对应的反向电压不同，通过将所述N型柱的宽度设置为两个以上使各所述超结单元取电容最小值时的反向电压互相错开，从而使得在任意反向电压下都有电容大于电容最小值的所述超结单元，使得所述电荷流动区的所述超结结构的整体电容最小值增加并大于各所述超结单元的电容最小值的叠加。
17.如权利要求16所述的超结器件的制造方法，其特征在于：所述超结器件为平面栅超结MOSFET；
步骤一中所述N型外延层通过外延生长工艺形成于N型重掺杂的硅衬底之上，在步骤三之后还包括如下步骤：
步骤四、在各所述P型柱的顶部形成P阱，各所述P阱还延伸到部分所述N型柱顶部；
步骤五、依次淀积栅介质层和多晶硅栅，采用光刻刻蚀工艺依次对所述多晶硅栅和所述栅介质层进行刻蚀，由刻蚀后的所述栅介质层和所述多晶硅栅组成所述平面栅超结MOSFET器件的栅极结构；所述多晶硅栅从顶部覆盖所述N型柱和部分所述P阱、且被所述多晶硅栅所覆盖的所述P阱用于形成横向沟道；
步骤六、进行N+离子注入形成源区；所述源区形成于所述P阱顶部并和所述多晶硅栅自对准；
步骤七、在形成了所述源区的所述硅衬底正面形成层间膜；
步骤八、采用光刻刻蚀工艺形成接触孔，所述接触孔穿过所述层间膜并和所述源区或所述多晶硅栅接触；
步骤九、进行P+离子注入形成P阱引出区，所述P阱引出区位于和所述源区相接触的所述接触孔底部，所述P阱引出区和所述P阱相接触；
步骤十、淀积正面金属并对所述正面金属进行光刻刻蚀分别形成源极和栅极；
步骤十一、从背面对所述硅衬底进行减薄，淀积背面金属，由所述背面金属作为漏极。
18.如权利要求16所述的超结器件的制造方法，其特征在于：所述超结器件为沟槽栅超结MOSFET；
步骤一中所述N型外延层通过外延生长工艺形成于N型重掺杂的硅衬底之上，在步骤三之后还包括如下步骤：
步骤四、采用光刻刻蚀工艺在所述电荷流动区的所述N型柱的顶部形成栅沟槽；依次淀积栅介质层和多晶硅栅，所述栅介质层覆盖在所述栅沟槽的底部表面和侧面以及外部，所述多晶硅栅形成于所述栅介质层表面并将所述栅沟槽完全填充，去除所述栅沟槽外部的所述栅介质层和所述多晶硅栅，由填充于所述栅沟槽内部的所述栅介质层和所述多晶硅栅组成所述沟槽栅超结MOSFET的栅极结构；
步骤五、在所述N型柱和所述P型柱的顶部形成P阱；所述栅沟槽的深度大于所述P阱的深度，所述多晶硅栅从侧面覆盖所述P阱、且被所述多晶硅栅所覆盖的所述P阱侧面用于形成纵向沟道；
步骤六、进行N+离子注入形成源区；在所述N型柱顶部的所述栅沟槽的两侧的所述P阱顶部都形成有所述源区；
步骤七、在形成了所述源区的所述硅衬底正面形成层间膜；
步骤八、采用光刻刻蚀工艺形成接触孔，所述接触孔穿过所述层间膜并和所述源区或所述多晶硅栅接触；
步骤九、进行P+离子注入形成P阱引出区，所述P阱引出区位于和所述源区相接触的所述接触孔底部，所述P阱引出区和所述P阱相接触；
步骤十、淀积正面金属并对所述正面金属进行光刻刻蚀分别形成源极和栅极；
步骤十一、从背面对所述硅衬底进行减薄，淀积背面金属，由所述背面金属作为漏极。
19.一种超结器件的制造方法，其特征在于，包括如下步骤：
步骤一、形成第一N型外延子层，采用光刻加P型离子注入工艺在所述第一N型外延子层的选定区域中形成第一P型子柱，由所述第一P型子柱之间的所述第一N型外延子层作为第一N型子柱；通过光刻工艺定义所述第一N型子柱的尺寸；以所述第一N型外延子层作为底层N型外延子层；
步骤二、在所述底层N型外延子层表面形成第二N型外延子层，采用和步骤一相同的光刻工艺和P型离子注入工艺在所述第二N型外延子层的选定区域中形成第二P型子柱，由所述第二P型子柱之间的所述第二N型外延子层作为第二N型子柱；
步骤三、以所述底层N型外延子层和所述第二N型外延子层的叠加层作为新的底层N型外延子层；如果新的所述底层N型外延子层的厚度未达到超结结构所需厚度要求，则重复步骤二；如果新的所述底层N型外延子层的厚度达到所述超结结构所需厚度要求，则以新的所述底层N型外延子层作为N型外延层，由所述第一P型子柱和各所述第二P型子柱叠加形成P型柱，由所述第一N型子柱和各所述第二N型子柱叠加形成N型柱；
超结器件包括电荷流动区、过渡区和终端区，所述超结器件的中间区域为所述电荷流动区，所述终端区环绕于所述电荷流动区的外周，所述过渡区位于所述电荷流动区和所述终端区之间；
所述电荷流动区包括由多个交替排列的N型柱和P型柱组成的所述超结结构；每一所述N型柱和其邻近的所述P型柱组成一个超结单元；所述N型柱的宽度包括两个以上，所述P型柱和其邻近的所述N型柱的电荷平衡；
相同宽度的所述N型柱的超结单元相互邻接形成超结单元段，对于相邻的两个所述超结单元段中的所述N型柱的两个宽度，两个宽度的差异小于较大宽度的10％；
不同宽度的所述N型柱被完全耗尽所需的反向电压不同，使不同宽度的所述N型柱组成的超结单元的电容最小值所对应的反向电压不同，通过将所述N型柱的宽度设置为两个以上使各所述超结单元取电容最小值时的反向电压互相错开，从而使得在任意反向电压下都有电容大于电容最小值的所述超结单元，使得所述电荷流动区的所述超结结构的整体电容最小值增加并大于各所述超结单元的电容最小值的叠加。
20.如权利要求19所述的超结器件的制造方法，其特征在于：所述超结器件为平面栅超结MOSFET；
步骤一中所述N型外延层通过外延生长工艺形成于N型重掺杂的硅衬底之上，在步骤三之后还包括如下步骤：
步骤四、在各所述P型柱的顶部形成P阱，各所述P阱还延伸到部分所述N型柱顶部；
步骤五、依次淀积栅介质层和多晶硅栅，采用光刻刻蚀工艺依次对所述多晶硅栅和所述栅介质层进行刻蚀，由刻蚀后的所述栅介质层和所述多晶硅栅组成所述平面栅超结MOSFET器件的栅极结构；所述多晶硅栅从顶部覆盖所述N型柱和部分所述P阱、且被所述多晶硅栅所覆盖的所述P阱用于形成横向沟道；
步骤六、进行N+离子注入形成源区；所述源区形成于所述P阱顶部并和所述多晶硅栅自对准；
步骤七、在形成了所述源区的所述硅衬底正面形成层间膜；
步骤八、采用光刻刻蚀工艺形成接触孔，所述接触孔穿过所述层间膜并和所述源区或所述多晶硅栅接触；
步骤九、进行P+离子注入形成P阱引出区，所述P阱引出区位于和所述源区相接触的所述接触孔底部，所述P阱引出区和所述P阱相接触；
步骤十、淀积正面金属并对所述正面金属进行光刻刻蚀分别形成源极和栅极；
步骤十一、从背面对所述硅衬底进行减薄，淀积背面金属，由所述背面金属作为漏极。
21.如权利要求19所述的超结器件的制造方法，其特征在于：所述超结器件为沟槽栅超结MOSFET；
步骤一中所述N型外延层通过外延生长工艺形成于N型重掺杂的硅衬底之上，在步骤三之后还包括如下步骤：
步骤四、采用光刻刻蚀工艺在所述电荷流动区的所述N型柱的顶部形成栅沟槽；依次淀积栅介质层和多晶硅栅，所述栅介质层覆盖在所述栅沟槽的底部表面和侧面以及外部，所述多晶硅栅形成于所述栅介质层表面并将所述栅沟槽完全填充，去除所述栅沟槽外部的所述栅介质层和所述多晶硅栅，由填充于所述栅沟槽内部的所述栅介质层和所述多晶硅栅组成所述沟槽栅超结MOSFET的栅极结构；
步骤五、在所述N型柱和所述P型柱的顶部形成P阱；所述栅沟槽的深度大于所述P阱的深度，所述多晶硅栅从侧面覆盖所述P阱、且被所述多晶硅栅所覆盖的所述P阱侧面用于形成纵向沟道；
步骤六、进行N+离子注入形成源区；在所述N型柱顶部的所述栅沟槽的两侧的所述P阱顶部都形成有所述源区；
步骤七、在形成了所述源区的所述硅衬底正面形成层间膜；
步骤八、采用光刻刻蚀工艺形成接触孔，所述接触孔穿过所述层间膜并和所述源区或所述多晶硅栅接触；
步骤九、进行P+离子注入形成P阱引出区，所述P阱引出区位于和所述源区相接触的所述接触孔底部，所述P阱引出区和所述P阱相接触；
步骤十、淀积正面金属并对所述正面金属进行光刻刻蚀分别形成源极和栅极；
步骤十一、从背面对所述硅衬底进行减薄，淀积背面金属，由所述背面金属作为漏极。
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