JP5996611B2 - 横チャネル領域を有する接合型電界効果トランジスタセル - Google Patents
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Description
また、本願は以下に記載する態様を含む。
(態様1)
上部ゲート領域と、横チャネル領域と、埋め込みゲート領域とを備える接合型電界効果トランジスタセル
を備える半導体素子であって、
前記横チャネル領域は、半導体本体の第1の表面に対して垂直方向に沿って前記上部ゲート領域と前記埋め込みゲート領域との間に配列され、
前記横チャネル領域は、少なくとも2つの第1の導電型の第1のゾーンと、少なくとも1つの第2の導電型の第2のゾーンとを備え、前記第1および第2のゾーンは、前記垂直方向に沿って交互に配置される、半導体素子。
(態様2)
前記第1のゾーンと前記第2のゾーンとの間のpn接合は、前記第1の表面に平行である、態様1に記載の半導体素子。
(態様3)
前記横チャネル領域と前記埋め込みゲート領域との間のソース領域を備える、態様1に記載の半導体素子。
(態様4)
前記ソース領域の垂直投影における前記横チャネル領域の前記第1の導電型の第1の接続ゾーンをさらに備え、前記第1の接続ゾーンは前記第1のゾーンと前記ソース領域を構造的に接続する、態様3に記載の半導体素子。
(態様5)
前記第1の導電型のドリフトゾーンであって、前記横チャネル領域に直接隣接する垂直チャネル領域を備える、ドリフトゾーンと、
前記垂直チャネル領域の前記垂直投影における前記横チャネル領域の第2の接続ゾーンであって、前記第1のゾーンを構造的に接続する、第2の接続ゾーンと
をさらに備える、態様1に記載の半導体素子。
(態様6)
前記埋め込みゲート領域は、前記横チャネル領域と前記ドリフトゾーンとの間にある、
態様5に記載の半導体素子。
(態様7)
前記ドリフトゾーンに直接隣接する前記第1の導電型のドレイン層をさらに備え、前記ドリフトゾーンは、前記ドレイン層から前記横チャネル領域および前記埋め込みゲート領域を分離する、態様5に記載の半導体素子。
(態様8)
前記第2のゾーンを構造的に接続する前記第2の導電型の第3の接続ゾーンをさらに備える、態様1に記載の半導体素子。
(態様9)
前記第3の接続ゾーンは、前記上部ゲート領域または前記埋め込みゲート領域に構造的に接続される、態様8に記載の半導体素子。
(態様10)
前記第2のゾーンは、30nm〜500nmの範囲の垂直拡張を有する、態様1に記載の半導体素子。
(態様11)
前記半導体本体は、炭化ケイ素に基づく、態様1に記載の半導体素子。
(態様12)
前記第2のゾーンは、電気的に浮遊状態である、態様1に記載の半導体素子。
(態様13)
接合型電界効果トランジスタとして構成される、態様1に記載の半導体素子。
(態様14)
半導体素子を製造する方法であって、
第1の導電型の第1のエピタキシャル層および前記第1のエピタキシャル層上に形成された前記第1の導電型のチャネル層を含む半導体本体の第1の表面の第1のセクションに少なくとも1つの第2の導電型の埋め込みゲート領域を形成するため、不純物を注入するステップと、
上部ゲート領域を形成するため、前記第1の表面と前記少なくとも1つの埋め込みゲート領域との間に前記第2の導電型の不純物を注入するステップと
を含む、方法。
(態様15)
前記チャネル層に少なくとも1つの前記第2の導電型の第2のゾーンおよび少なくとも2つの前記第1の導電型の第1のゾーンを形成するため、前記埋め込みゲート領域と前記上部ゲート領域との間に前記第2の導電型の不純物を注入するステップであって、前記第1のゾーンと前記第2のゾーンとの間のpn接合は、前記第1の表面に平行に延在する、ステップをさらに含む、態様14に記載の方法。
(態様16)
前記第2のゾーンは、前記第1のエピタキシャル層上での前記チャネル層の成長の完了後に形成される、態様15に記載の方法。
(態様17)
前記チャネル層は段階的に成長させ、前記第2のゾーンは2つの連続成長段階の間の注入によって形成される、態様15に記載の方法。
(態様18)
前記半導体本体は、炭化ケイ素から提供される、態様14に記載の方法。
(態様19)
上部ゲート領域と、横チャネル領域と、埋め込みゲート領域とを備える接合型電界効果トランジスタセルを備える半導体素子であって、
前記横チャネル領域は、半導体本体の第1の表面に対して垂直方向に沿って前記上部ゲート領域と前記埋め込みゲート領域との間に配列され、
前記半導体本体の垂直不純物プロファイルは、前記上部ゲート領域内の第1の濃度極大周辺の第1のピーク部分と、前記埋め込みゲート領域内の第2の濃度極大周辺のガウス形状の第2のピーク部分とを含み、前記第1および第2の部分は、前記上部および埋め込みゲート領域における補足的なバックグラウンド不純物濃度を過補償し、前記横チャネル領域における前記バックグラウンド不純物濃度は過補償しない、半導体素子。
(態様20)
前記バックグラウンド不純物濃度は一定である、態様19に記載の半導体素子。
101 第1の表面
102 第2の表面
110 ソース領域
115 横チャネル領域
115a 第1のゾーン
115b 第2のゾーン
115c 第1の接続ゾーン
115d 第2の接続ゾーン
115e 第3の接続ゾーン
115x チャネル層
120 ドリフトゾーン
120a 第1のエピタキシャル層
121 垂直チャネル領域
130 ドレイン層
130a 台座層
140 埋め込みゲート領域
150 上部ゲート領域
150a 上部ゲート層
310 ソース電極
330 ドレイン電極
340 第2のゲート電極
350 ゲート電極
401 第1の注入マスク
402 第2の注入マスク
402a スペーサ部分
404 第3の注入マスク
500 半導体素子
500a 半導体基板
710 n型不純物プロファイル
711、712、713 注入不純物プロファイル
720 注入プロファイル
Claims (11)
- 上部ゲート領域と、横チャネル領域と、埋め込みゲート領域とを備える接合型電界効果トランジスタセル
を備える半導体素子であって、
前記横チャネル領域は、半導体本体の第1の表面に対して垂直方向に沿って前記上部ゲート領域と前記埋め込みゲート領域との間に配列され、
前記横チャネル領域は、少なくとも2つの第1の導電型の第1のゾーンと、少なくとも1つの第2の導電型の第2のゾーンとを備え、前記第1および第2のゾーンは、前記垂直方向に沿って交互に配置され、
前記横チャネル領域において、ソース領域の垂直投影における前記第1の導電型の第1の接続ゾーンが前記第1のゾーンと前記ソース領域とを構造的に接続し、
垂直チャネル領域の前記垂直投影において、第2の接続ゾーンが、前記第1のゾーンを構造的に接続し、
前記少なくとも1つの第2のゾーンが前記第1の接続ゾーンから前記第2の接続ゾーンに延び、
(i)前記少なくとも1つの第2のゾーンは、浮遊状態である、または
(ii)少なくとも1つの第3の接続ゾーンであって、前記上部ゲート領域から分離し、かつ、前記第2の接続ゾーンに対して非対称に形成された第3の接続ゾーンが、前記少なくとも1つの第2のゾーンを前記埋め込みゲート領域に電気的に接続する、
半導体素子。 - 前記第1のゾーンと前記第2のゾーンとの間のpn接合は、前記第1の表面に平行である、請求項1に記載の半導体素子。
- 前記ソース領域は、前記横チャネル領域と前記埋め込みゲート領域との間にある、請求項1に記載の半導体素子。
- 前記第1の導電型のドリフトゾーンであって、前記横チャネル領域に直接隣接する前記垂直チャネル領域を備える、ドリフトゾーンをさらに備える、請求項1に記載の半導体素子。
- 前記埋め込みゲート領域は、前記横チャネル領域と前記ドリフトゾーンとの間にある、
請求項4に記載の半導体素子。 - 前記ドリフトゾーンに直接隣接する前記第1の導電型のドレイン層をさらに備え、前記ドリフトゾーンは、前記ドレイン層から前記横チャネル領域および前記埋め込みゲート領域を分離する、請求項4に記載の半導体素子。
- 前記横チャネル領域は少なくとも2つの前記第2のゾーンを備え、
前記第2のゾーンを構造的に接続する前記第2の導電型の第3の接続ゾーンをさらに備える、請求項1に記載の半導体素子。 - 前記少なくとも1つの第2のゾーンは、30nm〜500nmの範囲の垂直拡張を有する、請求項1に記載の半導体素子。
- 前記半導体本体は、炭化ケイ素に基づく、請求項1に記載の半導体素子。
- 上部ゲート領域と、横チャネル領域と、埋め込みゲート領域とを備える接合型電界効果トランジスタセル
を備える半導体素子であって、
前記横チャネル領域は、半導体本体の第1の表面に対して垂直方向に沿って前記上部ゲート領域と前記埋め込みゲート領域との間に配列され、
前記横チャネル領域は、少なくとも2つの第1の導電型の第1のゾーンと、少なくとも1つの第2の導電型の第2のゾーンとを備え、前記第1および第2のゾーンは、前記垂直方向に沿って交互に配置され、
前記少なくとも1つの第2のゾーンは、電気的に浮遊状態である、半導体素子。 - 上部ゲート領域と、横チャネル領域と、埋め込みゲート領域とを備える接合型電界効果トランジスタセルであって、
前記横チャネル領域は、半導体本体の第1の表面に対して垂直方向に沿って前記上部ゲート領域と前記埋め込みゲート領域との間に配列され、
前記横チャネル領域は、少なくとも2つの第1の導電型の第1のゾーンと、少なくとも1つの第2の導電型の第2のゾーンとを備え、前記第1および第2のゾーンは、前記垂直方向に沿って交互に配置され、
前記横チャネル領域において、ソース領域の垂直投影における前記第1の導電型の第1の接続ゾーンが前記第1のゾーンと前記ソース領域とを構造的に接続し、
垂直チャネル領域の前記垂直投影において、第2の接続ゾーンが、前記第1のゾーンを構造的に接続し、
前記少なくとも1つの第2のゾーンが前記第1の接続ゾーンから前記第2の接続ゾーンに延び、
(i)前記少なくとも1つの第2のゾーンは、浮遊状態である、または
(ii)少なくとも1つの第3の接続ゾーンであって、前記上部ゲート領域から分離し、かつ、前記第2の接続ゾーンに対して非対称に形成された第3の接続ゾーンが、前記少なくとも1つの第2のゾーンを前記埋め込みゲート領域に電気的に接続する、
接合型電界効果トランジスタセル。
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