JP2007266505A - 電力用半導体素子 - Google Patents

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Abstract

【課題】プロセス上のばらつきに対する耐圧の低下が小さい電力用半導体素子を提供する。
【解決手段】セル部及び終端部からなる縦型ＭＯＳＦＥＴにおいて、セル部にｎピラー層３及びｐピラー層４を横方向に交互に設け、スーパージャンクション構造を形成する。このとき、１本のｎピラー層３と、このｎピラー層３の両脇に配置され、それぞれの不純物量がこのｎピラー層３の不純物量の半分である２本のｐピラー層とを基本単位として、スーパージャンクション構造を形成する。なお、終端部には高抵抗層１２を形成する。これにより、横方向に沿ったｐピラー層４の不純物濃度プロファイルは、その両端部を除く位置に極小値を有するような谷型のプロファイルとなる。
【選択図】図１

Description

本発明は、電力用半導体素子に関し、より詳細には、スーパージャンクション構造を有する電力用半導体素子に関する。
縦型パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）のオン抵抗は、伝導層（ドリフト層）部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗を決定するドープ濃度は、ベースとドリフト層とが形成するｐｎ接合に要求される耐圧に応じて決まる限界濃度以上には上げられない。このため、素子耐圧とオン抵抗にはトレードオフの関係が存在する。このトレードオフを改善することが低消費電力素子には重要となる。このトレードオフには素子材料により決まる限界があり、この限界を超えることが既存のパワー素子を超える低オン抵抗素子の実現への道である。
この問題を解決するＭＯＳＦＥＴの一例として、ドリフト層にスーパージャンクション構造と呼ばれるｐピラー層とｎピラー層を埋め込んだ構造が知られている。スーパージャンクション構造はｐピラー層とｎピラー層に含まれるチャージ量（不純物量）を同じとすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたｎピラー層を通して電流を流すことで、材料限界を超えた低オン抵抗を実現する。耐圧を保持するためには、ｎピラー層とｐピラー層の不純物量を精度良く制御する必要がある。
このようなドリフト層にスーパージャンクション構造が形成されたＭＯＳＦＥＴでは、終端構造の設計も通常のパワーＭＯＳＦＥＴと異なる。素子部と同様に終端部も高耐圧を保持しなければならないため、通常は、終端部にもスーパージャンクション構造を形成する。そして、この場合、ｎピラー層とｐピラー層の不純物量が等しくなくなった時に、素子部（セル部）よりも大きく終端部の耐圧が低下してしまう。このため、終端部の耐圧を増加させて、耐圧低下を抑制するために、素子部よりも終端部のｐ／ｎピラー濃度を下げる構造や、ピラー層の配列周期を狭くする構造が既に考案されている（特許文献１：特開２００１−２９８１９０号公報参照。）。また、終端部の耐圧を高くするために終端部を高抵抗層で形成し、スーパージャンクション構造を形成しない構造もある（特許文献２：特開２０００−２７７７２６号公報参照。）。
しかしながら、どちらの構造においても、スーパージャンクション構造が素子部と終端部との間で不連続となる。この不連続部分、すなわち、素子部のスーパージャンクション構造の最外部にあたるｐピラー層もしくはｎピラー層においては、不純物濃度をセル部の半分程度としなければならない。このように、場所によりピラー層の不純物濃度を変化させるためには、イオン注入のドーズ量を場所によって変化させるか、注入マスクの開口幅を変化させなければならない。ドーズ量を場所によって変化させるのは、注入を２回に分けるなどスループットの低下につながる。一方、マスク幅を変化させることは、リソグラフィーのマスク幅を変化させることで容易に実現できる。しかし、リソグラフィーマスクと実際の注入用のマスクとなるレジストマスクの間には変換差が生じる。この変換差がばらつくと、不純物量がばらついたのと同じことになる。このようなことから、原理的には高耐圧が得られるはずの終端構造を実現することが困難であり、プロセス上のばらつきの影響を受け易いという欠点がある。
特開２００１−２９８１９０号公報 特開２０００−２７７７２６号公報
本発明の目的は、プロセス上のばらつきに対する耐圧の低下が小さい電力用半導体素子を提供することである。
本発明の一態様によれば、電流を流すセル部及び前記セル部を囲む終端部からなる電力用半導体素子であって、第１の第１導電型半導体層と、前記セル部における前記第１の第１導電型半導体層上に形成され、前記第１の第１導電型半導体層の表面に平行な方向のうち少なくとも一の方向に沿って交互に配列された第２の第１導電型半導体層及び第３の第２導電型半導体層と、前記第１の第１導電型半導体層に電気的に接続された第１の主電極と、前記第２の第１導電型半導体層の表面及び前記第３の第２導電型半導体層の表面に選択的に形成された第４の第２導電型半導体層と、前記第４の第２導電型半導体層の表面に選択的に形成された第５の第１導電型半導体層と、前記第４の第２導電型半導体層及び前記第５の第１導電型半導体層に接続された第２の主電極と、前記第４の第２導電型半導体層、前記第５の第１導電型半導体層及び前記第２の第１導電型半導体層上にゲート絶縁膜を介して形成された制御電極と、を備え、前記第２の第１導電型半導体層及び前記第３の第２導電型半導体層のうち少なくとも一方における前記一の方向に沿った不純物濃度プロファイルは、その両端部を除く位置に極小値を有することを特徴とする電力用半導体素子が提供される。
本発明の他の一態様によれば、電流を流すセル部及び前記セル部を囲む終端部からなる電力用半導体素子であって、第１の第１導電型半導体層と、前記セル部における前記第１の第１導電型半導体層上に形成され、前記第１の第１導電型半導体層の表面に平行な方向のうち少なくとも一の方向に沿って交互に配列された第２の第１導電型半導体層及び第３の第２導電型半導体層と、前記終端部における前記第１の第１導電型半導体層上に形成され、前記一の方向に沿って交互に配列された第７の第１導電型半導体層及び第８の第２導電型半導体層と、前記第１の第１導電型半導体層に電気的に接続された第１の主電極と、前記第２の第１導電型半導体層の表面及び前記第３の第２導電型半導体層の表面に選択的に形成された第４の第２導電型半導体層と、前記第４の第２導電型半導体層の表面に選択的に形成された第５の第１導電型半導体層と、前記第４の第２導電型半導体層及び前記第５の第１導電型半導体層に接続された第２の主電極と、前記第４の第２導電型半導体層、前記第５の第１導電型半導体層及び前記第２の第１導電型半導体層上にゲート絶縁膜を介して形成された制御電極と、を備え、前記セル部と前記終端部との境界を含み、前記第２の第１導電型半導体層、前記第３の第２導電型半導体層、前記第７の第１導電型半導体層及び前記第８の第２導電型半導体層のうち連続して配列された３層以上の半導体層を含む領域において、前記各半導体層の不純物濃度は、前記終端部側に配置された前記半導体層ほど低いことを特徴とする電力用半導体素子が提供される。
本発明によれば、プロセスのばらつきに対する耐圧の低下が小さい電力用半導体素子を実現することができる。
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の実施形態では、第１導電型をｎ型、第２導電型をｐ型としている。また、図面中の同一部分には同一符号を付している。
（第１の実施形態）
図１は本発明の第１の実施形態に係るパワーＭＯＳＦＥＴの構成を模式的に示す断面図である。なお、図１においては、ピラー層の不純物濃度のプロファイルを示すために、横軸に位置をとり縦軸に不純物濃度をとったグラフ図を併せて記載している。後述の同様な図においても同じである。
図１に示すように、本実施形態に係る電力用半導体素子は、スーパージャンクション構造を有する縦型ＭＯＳＦＥＴである。この縦型ＭＯＳＦＥＴにおいては、素子の中央部に電流を流すセル部が設けられており、素子の周辺部にセル部を囲む終端部が設けられている。セル部の外縁はその角部において湾曲している。このＭＯＳＦＥＴの素子中央部にあたるセル部では、第１の半導体層としてｎ＋ドレイン層２が形成されており、このｎ＋ドレイン層２上に、第２の半導体層としてｎピラー層３と、第３の半導体層であるｐピラー層４とが、ｎ＋ドレイン層２の表面に平行な方向に沿って交互に形成されている。ｎピラー層３及びｐピラー層４はいわゆるスーパージャンクション構造を構成している。また、ｎ＋ドレイン層２の下面上には、第１の主電極としてのドレイン電極１が形成されている。
セル部のスーパージャンクション構造の表面の一部には、第４の半導体層としてｐ型ベース層５が選択的に且つストライプ形状に形成されており、このｐベース層５の表面の一部には、第５の半導体層としてのｎソース層６が選択的に且つストライプ形状に形成されている。また、一方のｐ型ベース層５及びその表面に形成されたｎソース層６から、ｎピラー層３を介して、他方のｐベース層５及びその表面に形成されたｎソース層６に至る領域上には、膜厚が例えば約０．１μｍのゲート絶縁膜７、例えばＳｉ酸化膜を介して、第１の制御電極としてゲート電極８がストライプ形状に形成されている。このゲート電極８を挟むように、一方のｐ型ベース層５及びｎソース層６上と、他方のｐベース層５及びｎソース層６上には、第２の主電極としてソース電極９がストライプ形状に形成されている。
一方、素子終端部では、ｎ＋ドレイン層２上に高抵抗層１２が形成され、その表面にはフィールド絶縁膜１３が形成され、フィールド絶縁膜１３上にソース電極９が形成されることで、フィールドプレート効果により終端部での耐圧低下を抑制している。終端部にスーパージャンクション構造を形成せず、高抵抗（低不純物濃度）層とすることで空乏層が伸び易く、セル部よりも高い終端耐圧を実現することができる。なお、図１では、フィールドプレート電極がソース電極９と一体形成されているが、ゲート電極８に接続された構造でも実施可能である。
素子最外部には、高電圧印加時に空乏層がダイシングラインまで到達しないようにフィールドストップ電極１０およびフィールドストップ層１１が形成されている。フィールドストップ電極１０は、ソース電極と同時に形成することができ、フィールドストップ層１１は、ｎピラー層３、ｐベース層５、ｎソース層６と同時に形成することができる。
なお、一例では、最外部のｐベース層５とフィールドストップ層１１までの距離は１００乃至１５０μｍである。また、高抵抗層１２の厚さ、すなわち、フィールド絶縁膜１３の下面からｎ＋ドレイン層２の上面までの距離は５０μｍであり、高抵抗層１２及びｎ＋ドレイン層２の合計の厚さは２００乃至２５０μｍである。また、ＭＯＳＦＥＴ全体の平面形状は、例えば一辺が３乃至５ｍｍの正方形状であり、最外部のｐベース層５の外縁の曲率は１００乃至２００μｍである。
そして、スーパージャンクション構造の最外部に位置するｐピラー層４、すなわち、素子終端部の高抵抗層１２と接するｐピラー層４（以下、「最外部ｐピラー層」という）の幅は、それ以外のｐピラー層４（以下、「セル部ｐピラー層」という）の幅の半分で示されている。これは、最外部ｐピラー層の不純物量がセル部ｐピラー層４の不純物量の半分であることを示している。スーパージャンクション構造は、ｎピラー層とｐピラー層の接合面から空乏層が伸びて、低い電圧にてドリフト層が完全空乏化する。そして、セル部ｐピラー層４はその両脇にｎピラー層が形成されているため、両方向から空乏層が伸びる。しかし、最外部ｐピラー層は、片側にしかｎピラー層３は無く、反対側は高抵抗層１２である。このため、最外部ｐピラー層内の空乏層は、ｎピラー層３側からしか伸びない。よって、最外部ｐピラー層の不純物量はセル部ｐピラー層４の半分としなければならない。
スーパージャンクション構造は、ｎピラー層３とｐピラー層４との不純物量を等しくすることで、完全空乏化した後のドリフト層内のチャージがゼロとなり電界分布が平坦となることによって、高耐圧を実現している。このため、不純物量が等しくなくなると、完全空乏化してもドリフト層内は余剰なドナーもしくはアクセプタイオンによるチャージがドリフト層内の電界分布を傾かせる。これにより、耐圧が低下してしまう。そして、最外部ｐピラー層の不純物量がセル部ｐピラー層の不純物量の１／２でなくなると、最外部ｐピラー層に接するｎピラー層３と不純物量が等しくなくなるため、局所的に電界が高くなり、耐圧が低下してしまう。
スーパージャンクション構造を形成するプロセスとして、イオン注入と埋め込み成長を繰り返すプロセスが挙げられる。本実施形態においては、ｎピラー層３とｐピラー層４の両方の不純物をイオン注入し、高抵抗層の成長を繰り返すプロセスを用いる。このプロセスを用いると、終端部には不純物が注入されないマスクパターンとすることで、セル部にはスーパージャンクション構造を形成し、終端部には形成しない構造を形成することができる。ピラー層の不純物量はイオン注入のドーズ量とマスク開口幅で制御できる。最外ピラー層の不純物量をセル部の半分とするためには、マスク開口幅を半分とすればよい。しかし、通常、マスクとしてレジストが用いられ、レジストマスクとフォトリソグラフィーマスクの寸法変換差によるレジストの寸法ばらつきが生じ易い。このため、精度良く、最外ピラー層の不純物量をセル部の１／２にすることは困難である。
そこで、本実施形態においては、ｎピラー層３とｐピラー層４のパターンを工夫することで、このようなばらつきを抑制する。先に述べたように、低電圧時のスーパージャンクション構造内の空乏層は、ｐピラー層４とｎピラー層３との両接合面から伸びる。伸びた空乏層は、ピラー層の中央でつながり完全空乏化が起きる。つまり、スーパージャンクション構造の基本単位は、相互に隣接した１対のｎピラー層３及びｐピラー層４、すなわち、ｐピラー層４の端からｎピラー層３の端までの間の部分ではなく、ｐピラー層４の中央からｎピラー層３を経て、隣のｐピラー層４の中央まで、もしくは、ｎピラー層３の中央からｐピラー層４を経て、隣のｎピラー層３の中央までとなる。そして、この基本単位毎にピラー層が形成されるようなパターンとすれば、局所的に寸法が異なるパターンではなくなり、寸法ばらつきは全体と同じになって、終端部との境界（最外部）のピラー層（最外部ピラー層）の不純物量が極端にばらつくことはない。
本実施形態におけるプロセスフローとレジストマスクパターンについて図２、３を用いて説明する。
図２（ａ）乃至（ｇ）は、第１の実施形態に係る縦型パワーＭＯＳＦＥＴの製造方法を示す断面図である。
先ず、図２（ａ）に示すように、ｎ＋ドレイン層２となる基板上に高抵抗層１２を成長させる。次に、図２（ｂ）に示すように、この基板表面に、レジスト１４をマスクとして、ボロン１５を注入する。次に、図２（ｃ）に示すように、ｎピラー層３を形成するレジストマスク１４を形成した後、リン１６を注入する。その後、図２（ｄ）に示すように、高抵抗層１２で不純物ドープ層を埋め込む。そして、図２（ａ）乃至（ｄ）に示すプロセスを複数回繰り返すことにより、図２（ｅ）に示すように、ｎ＋ドレイン層２上に不純物ドープ層を複数層積層する。その後、熱拡散を行うことにより、図２（ｆ）に示すように、埋め込まれたドープ層がつながり、縦長のｎピラー層３とｐピラー層４が形成される。その後、図２（ｇ）に示すように、ＭＯＳ工程を行い、素子を完成させる。
図３は、第１の実施形態に係る縦型パワーＭＯＳＦＥＴのピラー層を形成するためのマスクパターンを示す図である。
ｎピラー層３とｐピラー層４を形成するマスクパターンは図３のようにする。なお、図３においては、便宜上、ｎピラー層形成用のマスクとｐピラー層形成用のマスクを重ねて示している。また、ｎピラー層３及びｐピラー層４が形成される位置と、ｐベース層５が形成される位置との相対的な関係を明らかにするために、図中に最外部のｐベース層５（図１参照）の外縁に相当する曲線も示している。後述する他のマスクパターン図についても同様である。
図３に示すパターンでは、ｎピラー層３を形成するためのｎピラー層用開口部１７の両脇を挟むように、ｐピラー層用開口部１８が配置されている。このような配置とすることで、スーパージャンクション構造の基本単位であるｐピラー層中央から隣のｐピラー層中央までが三つの開口部で形成される。すなわち、図３に示す基本単位３０が、本実施形態に係るＭＯＳＦＥＴのスーパージャンクション構造を形成する際の基本単位となる。そして、この基本単位３０を並列に配置する。すると、セル部ｐピラー層は、隣り合うｐピラー層同士が接続されるため、図１に示すように横方向プロファイルに谷があるようなプロファイルとなる。すなわち、ｎピラー層３及びｐピラー層４の配列方向における各ｐピラー層４の不純物濃度プロファイルは、ｐピラー層４の両端部以外の位置、例えば、ｐピラー層４の中央部に極小値を有する。このようにすると、終端部との境界でパターンを変化させなくとも、最外部ピラー層の不純物量はセル部ピラー層の不純物量の半分となる。このように、各マスク開口幅はセル部と境界部で同じであることから、開口ばらつきは素子内で均一となり、局所的にばらつきが生じることはない。このため、安定した高耐圧を実現することができる。
このように、本実施形態によれば、セル部のスーパージャンクション構造の基本単位となる（ｐピラー層／ｎピラー層／ｐピラー層）構造もしくは（ｎピラー層／ｐピラー層／ｎピラー層）構造を一つに形成することにより、素子部と終端部で不連続領域があっても基本単位の配置パターンを変化させることで、理想的な濃度変化を得ることができ、終端部の高耐圧化を実現することができる。この結果、プロセス上のばらつきに対する耐圧の低下が小さいスーパージャンクション構造を有するＭＯＳＦＥＴを得ることができ、スーパージャンクション構造の不純物濃度を上げることが可能となり、低オン抵抗化が可能となる。
なお、図３に示したパターンでは、ｐピラー層用開口部１８がｎピラー層用開口部１７を挟み込むパターンを示したが、ｎピラー層用開口部１７がｐピラー層用開口部１８を挟み込む配置でも実施可能である。この場合、ｎピラー層３の横方向プロファイルに谷が生じる。すなわち、各ｎピラー層３の不純物濃度プロファイルは、ｎピラー層３の両端部以外の位置に極小値を有する。
パターンの変形例を図４に示す。素子終端部のｐベース層５端部は電界集中が起き易い。このため、コーナー部では、大きな曲率をつけたパターンとする必要がある。そして、コーナー部での電界集中を抑制する為には、スーパージャンクション構造をコーナーの内側に形成する必要がある。コーナー部の内側で、スーパージャンクション構造を四角形に形成すると、スーパージャンクション構造が形成されている部分の面積が減り、従って素子の有効面積が減り、オン抵抗が増加してしまう。このため、ｐベース層５の曲率に応じてスーパージャンクション構造も曲率をつける必要がある。
しかし、ｎピラー層３とｐピラー層４とに独立に曲率をつけると、局所的に不純物量のバランスが崩れてしまい耐圧が低下してしまう。そこで、耐圧低下を防ぐ為に、図４に示すように、上方から見たｎピラー層３及びｐピラー層４の形状を最外部のｐベース層５の外縁の湾曲に沿って整形し、基本単位の配置を階段状に変化させることで、有効面積を減らさず、且つ、不純物量のバランスを崩さずにスーパージャンクション構造を形成することが可能である。
別の変形例を図５に示す。これまでの実施例は、ストライプ状にスーパージャンクション構造を形成するパターンについて示してきた。図５では、マトリクス状にｐピラー層３を配置する場合のパターンを示している。すなわち、島状のｐピラー層用開口部１８を囲むように、環状のｎピラー層用開口部１７が形成されている。このようなパターンとすることで、基本単位であるｎピラー層３中央から隣のｎピラー層３中央まで１セットとして形成することが可能となる。マトリクス状にパターンを配置することで、素子の表面に平行な相互に直交する２方向において、同様な配置とすることが可能となる。そして、コーナー部にスーパージャンクション構造を形成しないことも可能である。
別の変形例を図６に示す。図５では、環状のｎピラー層用開口部１７が島状のｐピラー層用開口部１８を囲むように形成されていたが、図６に示すパターンでは、大きな島状のｎピラー層用開口部１７の中に、小さな島状のｐピラー層用開口部１８が形成されている。このようなパターンとすると、パターンが重なっている部分は、ｎ型ドーパント（リン）とｐ型ドーパント（ボロン）の両方が注入されてしまうため、あらかじめｎ型ドーパントを打ち消すようにｐ型ドーパントを多く注入する必要がある。しかし、ｎピラー層用開口部の面積が大きくなることからパターン寸法のばらつきによる面積変化が小さくなるため、プロセスばらつきの影響を小さくすることができる。
さらにまた、別の変形例を図７に示す。図７に示すようなパターンとすることで、ｐピラー層４が千鳥状に配置されるスーパージャンクション構造を形成することができる。これまでのパターン例で示してきたように基本単位毎にパターンを配置する為、パターン寸法を変化させなくとも自由にスーパージャンクション構造のパターンを変化させることが可能である。
（第２の実施形態）
図８は本発明の第２の実施形態に係るパワーＭＯＳＦＥＴの構成を模式的に示す断面図である。図１と同一部分の詳しい説明は省略し、ここでは異なる部分についてのみ説明する。
図に示す構造では、ｎピラー層３とｐピラー層４の横方向プロファイルに谷がある。このような構造は、図９に示すようなマスクパターンを用いることで形成可能である。二本のストライプ状のｎピラー層用開口部１７を、二本のストライプ状のｐピラー層用開口部１８で挟み込むような配置となっている。図３、４で示したパターンでは、二本のｐピラー層用開口部１８に対して、一本のｎピラー層用開口部１７であったため、ｐピラー層４不純物量とｎピラー層３不純物量を等しくするためには、マスク開口幅を２倍とするか、イオン注入ドーズ量を２倍にする必要があった。これに対して、図９に示すパターンでは、二本のｐピラー層用開口部１８に対して、二本のｎピラー層用開口部１７であるため、同一の開口幅と注入ドーズとすることができ、ｎピラー層３とｐピラー層４とのばらつき度合いを等しくすることができ、安定した耐圧が得られ易い。
（第３の実施形態）
図１０は本発明の第３の実施形態に係るパワーＭＯＳＦＥＴの構造を模式的に示す断面図である。前述の実施形態と同一部分の詳しい説明は省略し、ここでは異なる部分についてのみ説明する。
図に示す構造では、ｐピラー層４の縦方向プロファイルが変化している。ソース電極９側では、ｎピラー層３よりもｐピラー層４の濃度が高く、ドレイン電極側では、ｐピラー層４の濃度が低い。このような縦方向プロファイルとすることで安定した耐圧と高アバランシェ耐量を得ることができる。
縦方向の濃度プロファイルに傾斜を付けると、ｎピラー層３とｐピラー層４との不純物量が等しくなくなった時の耐圧低下が傾斜を付けない場合よりも小さい。これにより、工程ばらつきによる耐圧低下が抑えられ、安定した耐圧が得られる。また、スーパージャンクション構造の上下端の電界が小さくなるため、高アバランシェ耐量が得られる。アバランシェ降伏が起きると、ドリフト層内に大量のキャリアが発生し、ドリフト層上下端の電界が増加する。ドリフト層上下端の電界がある程度を超えると、電界集中が止まらずに負性抵抗が発生して、素子が破壊してしまう。これによりアバランシェ耐量が決まっている。縦方向プロファイルに傾斜を付けて、予め上下端の電界を小さくしておくことで、負性抵抗が発生し難くなり、高アバランシェ耐量を得ることができる。
図に示す構造は、各埋め込みプロセスにおけるイオン注入ドーズを変化させることで形成することができる。スーパージャンクション構造上下端の電界を下げるためには、ソース側でｐピラー層４がｎピラー層３よりも不純物量が多く、ドレイン側で少なくなっていればよい。図は、ｐピラー層４の不純物量を変化させた場合を示したが、ｐピラー層４の不純物量を一定として、ｎピラー層３の不純物量がドレイン側に向かって増やしても実施可能であり、ｐピラー層４とｎピラー層３の両方の不純物量を変化させても実施可能である。
変形例を図１１に示す。図に示す構造では、終端部のｎ＋ドレイン層２上、すなわち、高抵抗層１２の下層に、ｎ−層１９が形成されている。図１０に示した構造では、終端部が全て高抵抗層１２となっている。このため、終端部の耐圧はスーパージャンクション構造よりも高い。しかし、終端部耐圧以上の電圧が印加されて、終端部でアバランシェ降伏が起こると、終端部上下端の電界が上がり易く、負性抵抗が発生し易い。このため、終端部のみのアバランシェ耐量は低い。そこで、図１１に示すようにドレイン電極側にｎ−層１９を形成することで下側の電界を下げることでアバランシェ耐量を向上することができる。更に、図１２に示すように終端部のソース側表面にｐ−層２０を形成することで、ドリフト層上部電界を下げることができるため、より高アバランシェ耐量を実現することができる。
ｎ−層１９やｐ−層２０の不純物濃度は、ｎピラー層３やｐピラー層４の不純物濃度の１／２０〜１／４程度とすることが望ましい。また、図１１や図１２に示した構造は、埋め込み成長層の不純物濃度を変化させることで形成可能である。成長層の濃度を変化させると、同時にピラー層の不純物濃度も変化する為、イオン注入ドーズ量を変化させなくとも自動的に不純物濃度が変化する。ピラー層のドーズ量も変化させて、終端部の濃度変化よりもスーパージャンクション部の濃度変化を大きくすることも可能である。
（第４の実施形態）
図１３は本発明の第４の実施形態に係るパワーＭＯＳＦＥＴの構造を模式的に示す断面図である。前述の実施形態と同一部分の詳しい説明は省略し、ここでは異なる部分についてのみ説明する。
図に示す構造では、終端部に高抵抗層を形成せずに、終端部にもスーパージャンクション構造を形成している。横方向プロファイルに示しているように終端部のスーパージャンクション構造のピラー素の不純物濃度は、セル部よりも低い。これにより、セル部耐圧よりも高い終端耐圧を得ることができる。
上述の各実施形態において示してきたように、スーパージャンクションの基本単位毎にパターンを配置することで、セル部と終端部のスーパージャンクション構造を同時に形成しても、それぞれのピラー層の不純物濃度を独立に制御することが可能である。図１４にピラー層形成用マスクパターン例を示す。図に示すようにセル部の開口面積を広く、終端部の開口面積を狭くすることで、終端部スーパージャンクション構造のピラー層の不純物濃度を下げることが可能である。この時、ｎピラー層用開口部１７の面積とｐピラー層用開口部１８の面積との比を終端部のｎ−ピラー層用開口部２３の面積とｐ−ピラー層用開口部２４の面積との比に等しくすることで、どちらのスーパージャンクション構造も不純物量のバランスを崩すことなく形成することができる。
また、セル部のスーパージャンクション構造と終端部のスーパージャンクション構造とを同時に形成することで、セル部と同様に縦方向のピラー層の濃度プロファイルに傾斜を付けることができる。これにより、埋め込み成長層の不純物濃度を変化させなくともセル部と終端部のどちらもドリフト層上下端の電界が小さくなり、高アバランシェ耐量が実現できる。なお、図１４においては、ｐピラー層３やｐ−ピラー層２２が格子状に配置されるマスクパターンを示したが、ストライプ状や千鳥状に配置されるパターンでも実施可能である。
（第５の実施形態）
図１５は本発明の第５の実施形態に係るパワーＭＯＳＦＥＴの構造を模式的に示す断面図である。前述の実施形態と同一部分の詳しい説明は省略し、ここでは異なる部分についてのみ説明する。
図に示す構造では、終端部にもスーパージャンクション構造が形成され、且つ、終端部のスーパージャンクション構造の横方向周期はセル部の横方向周期よりも狭い。終端部の横方向周期を狭くすることで、終端部のスーパージャンクション構造が空乏化しやすくなり、終端耐圧が上がる。
上述の各実施形態において示してきたように、スーパージャンクションの基本単位毎にパターンを配置することで、セル部と終端部のスーパージャンクション構造を同時に形成しても、横方向周期も自由に変化させることができる。図１６にマスクパターン例を示す。終端部のスーパージャンクション構造を形成するｎ−ピラー層用マスク開口部２３とｐ−ピラー層用マスク開口部２４の面積を小さく、且つ、ピッチを狭くして配置させることで、図１５に示した構造を形成することができる。図では、終端部は千鳥状に配置しているが、格子状も実施可能である。また、セル部のスーパージャンクション構造も含めてストライプ状など他のパターンでも実施可能である。
（第６の実施形態）
図１７は本発明の第６の実施形態に係るパワーＭＯＳＦＥＴの構造を模式的に示す断面図である。前述の実施形態と同一部分の詳しい説明は省略し、ここでは異なる部分についてのみ説明する。
図に示す構造では、セル部及び終端部の双方にスーパージャンクション構造を形成しているが、終端部のスーパージャンクション構造のピラー層不純物濃度は、外側に向けて徐々に低減し、一定となっている。すなわち、最もセル部側（ｎピラー層３側）に配置されたｎ−ピラー層２１の不純物濃度は、それ以外のｎ−ピラー層２１の不純物濃度よりも高く、最もセル部側（ｐピラー層４側）に配置されたｐ−ピラー層２２の不純物濃度は、それ以外のｐ−ピラー層２２の不純物濃度よりも高くなっている。このように段階的にピラー層不純物濃度を変化させることで、マスクパターンが基本単位毎の配置になっていなくとも局所的な不純物濃度ばらつきが発生し難く、高耐圧を実現することができる。
徐々にピラー層の不純物濃度を低下させていく場合、ｎ−ピラー層２１の濃度が、隣り合う二つのｐ−ピラー層２２の平均の濃度になっていることで、ｎ−ピラー層２１とｐ−ピラー層２２との不純物バランスが取れる。このため、ｎ−ピラー層２１の濃度変化とｐ−ピラー層２２の濃度変化は同じ傾きで変化させることが望ましい。また、ピラー層の濃度が傾斜している領域は、ほぼ最外部のｐベース層５の直下に位置している。最外部のｐベース層５の幅は、例えば２０乃至５０μｍ程度である。素子の中央部から終端部に向かって、ピラー層の濃度が低下し始める始端は、最外部のｐベース層５の直下に位置していてもよく、それより内部に位置していてもよい。
図１７に示した構造は、図１８に示すようなマスクパターンを用いて形成することができる。図は、ピラー層がストライプ状に形成される場合のパターン例である。横方向周期は変化させずにマスク開口幅を徐々に狭くしていくことで、ピラー濃度を徐々に低減させることができる。
ｎ−ピラー層２１の濃度が、隣り合う二つのｐ−ピラー層２２の平均の濃度となるように、ｎ−ピラー層用開口部２３の幅とｐ−ピラー層用開口部２４の幅は、同様な傾きで狭くしていかなければならない。例えば、ｐ−ピラー層用開口部２４の幅を、２μｍ、１．８μｍ、１．６μｍ、１．４μｍと変化させる場合、その間に配置されるｎ−ピラー用開口部２３の幅は、１．９μｍ、１．７μｍ、１．５μｍとしなければならない。そして、不純物量バランスを崩さないために、ｐ−ピラー層用開口部２４の幅を変化させ始めたら、ｎ−ピラー層用開口部２３の幅で変化を終えるようにすることが望ましい。
また、ストライプ状にピラー層を形成した場合、ストライプが延びる方向（ストライプ方向）においても徐々に開口幅を狭くしていくことで、横方向周期を変化させずにピラー層濃度を徐々に低減させることができる。ストライプ方向においても不純物量のバランスを崩さない為に、ｐ−ピラー層用開口部２４とｎ−ピラー用開口部２３の幅は、同様に狭くしなければならない。このように２次元的に寸法を変化させることで、各埋め込みドープ層同士の位置合わせずれが生じても耐圧低下が起き難くなる。ストライプ方向の開口幅を変化させる長さは、位置合わせずれが無視できるような長さとして、ピラー層の配列方向（横方向）におけるピラー層間隔よりも長く、ピラー層間隔の３〜８倍程度とすることが望ましい。
このようにマスク開口幅を連続に変化させることで、開口幅のばらつきに対する影響を小さくすることができ、高耐圧が得やすい。また、ｐピラー層とｎピラー層の両方の濃度をイオン注入とマスク開口幅で制御するため、終端部スーパージャンクション構造の横方向周期を変えずとも終端部の耐圧を向上することができる。
そして、ｐピラー層とｎピラー層の両方の濃度をイオン注入とマスク開口幅で制御する場合において、終端部のピラー層の不純物濃度を下げることは、横方向周期を縮めることよりも、プロセスばらつきによる耐圧低下を抑制するために有効である。ピラー層濃度を下げることも横方向周期を縮めることもスーパージャンクション構造を空乏化し易くして耐圧を上げることには有効である。しかし、マスク開口幅がばらついた時の影響の度合いは、周期をそのままにして開口幅を狭くした場合と、周期を縮めて開口幅をそのままとした場合とで異なる。
周期をそのままにしてマスク開口幅を狭くした場合、開口幅のばらつきが寸法によらず一定だとすると、埋め込まれるドープ層の不純物量のばらつきは、セル部と終端部とで同じとなる。耐圧低下は不純物量のばらつきに比例するので、バランスしている状態で得られる最大耐圧からの低下分は、セル部と終端部とで同じになる。そして、ピラー層を低濃度化することで終端部の耐圧はセル部の耐圧よりも高くなるため、プロセスがばらついても終端部の耐圧よりもセル部の耐圧が低いという関係は変わらない。
一方、周期を縮めてマスク開口幅をそのままとした場合、ピラー層一つ一つのマスク開口幅のばらつきは変わらないのでピラー層一つ一つの不純物量ばらつきはセル部も終端部も同じとなる。しかし、終端部では周期が狭くなっているため、横方向で不純物量のばらつきを平均すると周期に反比例して増大する。つまり、周期を１／２にすると、不純物量のばらつきは２倍になってしまう。このため、最大耐圧はセル部よりも終端部が高いが、プロセスばらつきが大きくなると、セル部よりも終端部の方が低い耐圧となってしまい、耐圧低下が著しい。
このように、本実施形態に示す周期をそのままで濃度を徐々にさせる構造と、特許文献１で示されるような周期を徐々に縮めて濃度をそのままという構造とでは、最大耐圧を向上させるという点では同じであるが、プロセスばらつきによる耐圧低下は本実施形態の構造の方が小さい。
また、図１４に示した構造と同様に、セル部と終端部のスーパージャンクション構造を同時に形成することで、どちらにおいても縦方向プロファイルに傾斜を付けることが可能となり、高アバランシェ耐量を得ることができる。
また、セル部のコーナーは、電界集中が起き易い為、コーナー部下のスーパージャンクション構造のピラー層濃度は低いことが望ましい。そこで、図４と同様に階段状にスーパージャンクション構造を変化させることで、有効面積を減らさずにピラー層の幅を変化させることが低オン抵抗と高耐圧を両立させることに有効である。図１９にパターン例を示す。図中の一点鎖線で囲んだ領域が徐々に開口幅を変化させている領域である。このように変化させている領域を階段状に配置することで、有効面積を減らさずにコーナー部スーパージャンクション構造の低濃度化を実現することができる。
このように、本実施形態によれば、セル部から終端部へと素子の外側に向かうにつれて、ｐピラー層とｎピラー層の不純物濃度を低くしていく。このとき、急激に濃度を低下させるのではなく、徐々に変化させることで、プロセスばらつきにより生じる濃度ばらつきの影響を抑制し、高耐圧を実現することができる。
特許文献１（特開２００１−２９８１９０号公報）では、ピラー層濃度を一定としたまま徐々にピラー層の幅を変化させることでスーパージャンクション構造の横方向周期を変化させる構造が示されている。この構造はｐ型不純物をイオン注入して、ｎ型半導体層で埋め込み結晶成長を行う工程を複数回繰り返すことで形成が可能である。この場合、ｎピラー層濃度はｎ型成長層の不純物濃度で決まる為、横方向濃度プロファイルを制御することは困難である。このため、ｐピラー層内に含まれる不純物量とｎピラー層内に含まれる不純物量を等しくするために、ｐピラー層を形成するためのイオン注入時に、マスク開口幅と開口位置を同時に変化させなければならない。そして、ｎ型成長層の不純物を打ち消すだけのｐ型不純物量をイオン注入する必要があるため、イオン注入のドーズ量が高くなる。このため、レジストパターンの変形やドーズ量ばらつきによる耐圧低下が起き易い。
これに対して、ｐ型不純物及びｎ型不純物の両方をイオン注入し、低濃度層による埋め込み結晶成長を複数回繰り返すプロセスを用いてスーパージャンクション構造を形成する場合では、プロセスばらつきの影響を小さくすることができる。このプロセスでは、ｎピラー層不純物濃度もｐピラー層不純物濃度と同様にイオン注入とマスク開口幅により制御させるため、横方向周期を変化させなくとも、終端部のピラー層形成用マスク開口幅のみを縮めることでピラー層濃度を低減できる。これにより、終端部のスーパージャンクション構造は、セル部のスーパージャンクション構造よりも低い電圧で完全空乏化して、高耐圧が得られる。そして、ｎ型成長層がないことでｐピラー層形成用イオン注入のドーズ量は低くなる。これにより、マスク開口幅やドーズ量がばらついても耐圧低下が起き難い。更に、本実施形態で示すように、開口幅を徐々に変化させて段階的にピラー層濃度を低減することで、プロセスばらつきの影響を受け難くすることが可能である。
（第７の実施形態）
図２０は本発明の第７の実施形態に係るパワーＭＯＳＦＥＴの構造を模式的に示す断面図である。前述の実施形態と同一部分の詳しい説明は省略し、ここでは異なる部分についてのみ説明する。
図に示す構造では、終端部のスーパージャンクション構造の濃度と周期を同時に変化させている。どちらも徐々に変化させている。前述したように周期を縮めるとプロセスばらつきによる耐圧低下が起き易くなるが、周期を縮めることで最大耐圧が向上するため、セル部よりも終端部の耐圧を高くすることができ、結果的にプロセスばらつきによる耐圧低下を抑えることができる。このような構造は、図２１に示すようなマスクパターンとすることで形成することができる。
（第８の実施形態）
図２２は本発明の第８の実施形態に係るパワーＭＯＳＦＥＴの形成するためのマスクパターンを模式的に示す平面図である。前述の実施形態と同一部分の詳しい説明は省略し、ここでは異なる部分についてのみ説明する。
図に示すパターン例では、ｐピラー層用開口部１８及びｐ−ピラー層用開口部２４がマトリクス状に配置されており、このｐピラー層用開口部１８及びｐ−ピラー層用開口部２４を囲むように、且つｐピラー層用開口部１８及びｐ−ピラー層用開口部２４から離隔して、ｎピラー層用開口部１７及びｎ−ピラー層用開口部２３が格子状に設けられている。ｐピラー層用開口部１８及びｎピラー層用開口部１７の開口幅は、素子の中央部から終端部に向かって、縦横どちらの方向においても徐々に小さくなっている。これにより、ピラー層濃度を素子の中央部から終端部に向かって徐々に低減させている。なお、図２２では、ｐピラー層用開口部１８及びｐ−ピラー層用開口部２４をマトリクス状に配置するパターンを示したが、千鳥状に配置するパターンでも実施可能である。
また、第４の実施形態で示したように、基本単位ごとにパターンを配置した場合でも、徐々に開口幅を縮めることで各埋め込み層毎の縦方向の位置合わせずれによる影響を受け難くなり、高耐圧が得られ易い。パターン例を図２３に示す。なお、図２３では、ｐピラー層用開口部１８をマトリクス状に配置する例を示しているが、ストライプ状に配置する場合でも千鳥状に配置する場合でも実施可能である。更に、図２４に示すように、基本単位のパターンをセル内で徐々に縮めて、終端部にスーパージャンクション構造を形成しないパターンも実施可能である。
（第９の実施形態）
図２５は本発明の第９の実施形態に係るパワーＭＯＳＦＥＴの形成するためのマスクパターンを模式的に示す平面図である。前述の実施形態と同一部分の詳しい説明は省略し、ここでは異なる部分についてのみ説明する。
図２５に示すパターン例は、図１８と同様にストライプ状にスーパージャンクション構造を形成する場合のパターン例である。図１８と異なる点は、ｐベース層５のコーナー部の曲率である。ストライプ状にスーパージャンクション構造を形成した場合、ストライプが延びる方向（ストライプ方向）は空乏層が伸び易く、ストライプの配列方向は空乏層が伸び難い。このため、コーナー部の中心ではなく、その方向がストライプの配列方向に近づいている部分で電界集中が起き易い。このため、コーナー部の曲率は、配列方向で長く、ストライプ方向で短いこと（図中ａ＜ｂ）が望ましい。なお、図２６に示すように終端部のピラー層間隔を縮めた場合でも実施可能である。
以上、本発明の具体的な態様の例を第１乃至第９の実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。例えば、上述の各実施形態では、第１の導電型をｎ型、第２の導電型をｐ型として説明したが、第１の導電型をｐ型、第２の導電型をｎ型としても実施可能である。また、第１乃至第９の実施形態では、素子部の最外部をｐピラー層としたが、ｎピラー層としても同様な設計を行うことで同等の効果を得ることができる。更に、ＭＯＳゲート部やスーパージャンクション構造の平面パターンも、スーパージャンクション構造のピラーパターンと同様にストライプ状に限らず、格子状や千鳥状に形成してもよい。
更にまた、終端部表面はフィールドプレート構造を用いた構造とする例を示したが、ＲＥＳＵＲＦ構造やガードリング構造、フローティングフィールドプレート構造なども実施可能であり、表面の構造には限定されない。更にまた、ＭＯＳゲート構造はプレナー構造である例を説明したが、トレンチ構造でも実施可能である。
更にまた、ｐピラー層４とｐ−ピラー層２２は、ｎ＋ドレイン層２に接していなくてもよい。図２では、高抵抗層が成長している基板表面にイオン注入を行うことでスーパージャンクション構造を形成しているため、ｐピラー層４はｎ＋ドレイン層２に接しているが、ｎ＋ドレイン層２上にｎ型半導体層を成長させることで、ｐピラー層がｎ＋ドレイン層に接していない構造を形成することも可能である。また、ｎピラー層３よりも濃度が低いｎ−層を成長した基板表面にスーパージャンクション構造を形成してもよい。
更にまた、高抵抗層１２は完全な真性半導体でなくてもよく、不純物濃度がｎピラー層３に対して充分に小さければ高耐圧を得ることができる。但し、高抵抗層１２の不純物濃度は、ｎピラー層３の不純物濃度の１／１０以下であることが望ましい。そして、素子外周部ではなく、素子セル側の電界が高くなるように、ｎ型であることが望ましい。
更にまた、上述の各実施形態においては、高抵抗層を形成する工程と、この高抵抗層にｐ型不純物及びｎ型不純物を注入する工程とを複数回繰り返して、その後不純物を拡散させることにより、ｎピラー層及びｐピラー層を形成する例を示したが、本発明はこれに限定されない。例えば、高抵抗層を形成した後、この高抵抗層に不純物を複数水準の加速電圧により注入し、その後不純物を拡散させてもよい。これによっても、高抵抗層内に深さ方向に分布した不純物領域を形成することができ、厚さ方向に延びるｎピラー層及びｐピラー層を形成することができる。
更にまた、半導体としてシリコン（Ｓｉ）を用いたＭＯＳＦＥＴを説明したが、半導体としては、例えばシリコンカーバイト（ＳｉＣ）や窒化ガリウム（ＧａＮ）、等の化合物半導体やダイアモンドなどのワイドバンドギャップ半導体を用いることもできる。
更にまた、上述の第１乃至第９の実施形態は、技術的に可能な限りにおいて、相互に組み合わせて実施してもよい。このように、上述の実施形態のうち複数の実施形態を組み合わせた態様も、本発明の範囲に含有される。また、上述の実施形態又はその組み合わせに対して、当業者が設計の変更若しくは構成要素の追加などを行ったものも、本発明の範囲に含まれる。
更にまた、上述の各実施形態においてはスーパージャンクション構造を有する電力用半導体素子としてＭＯＳＦＥＴを例示したが、本発明に係る電力用半導体素子はＭＯＳＦＥＴに限定されず、本発明の構造は、スーパージャンクション構造を有する素子であれば、ＳＢＤ（Schottky Barrier Diode：ショットキーバリアダイオード）、ＭＯＳＦＥＴとＳＢＤとの混載素子、ＳＩＴ（Static Induction Transistor：静電誘導トランジスタ）、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）などの素子でも適用可能である。例えば、上述の各実施形態をＩＧＢＴに適用する場合は、ドレイン電極１とｎ＋ドレイン層２との間に、正孔の供給源となるＰ層を形成すればよい。
本発明の第１の実施形態に係るスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴを示す断面図である。 （ａ）乃至（ｇ）は、第１の実施形態に係る縦型パワーＭＯＳＦＥＴの製造方法を示す断面図である。 第１の実施形態に係る縦型パワーＭＯＳＦＥＴのピラー層を形成するためのマスクパターンを示す図である。 第１の実施形態の変形例に係る縦型パワーＭＯＳＦＥＴのピラー層を形成するためのマスクパターンを示す図である。 第１の実施形態の他の変形例に係る縦型パワーＭＯＳＦＥＴのピラー層を形成するためのマスクパターンを示す図である。 第１の実施形態の更に他の変形例に係る縦型パワーＭＯＳＦＥＴのピラー層を形成するためのマスクパターンを示す図である。 第１の実施形態の更に他の変形例に係る縦型パワーＭＯＳＦＥＴのピラー層を形成するためのマスクパターンを示す図である。 本発明の第２の実施形態に係るスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴを示す断面図である。 第２の実施形態に係る縦型パワーＭＯＳＦＥＴのピラー層を形成するためのマスクパターンを示す図である。 本発明の第３の実施形態に係るスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴを示す断面図である。 第３の実施形態の変形例に係るスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴを示す断面図である。 第３の実施形態の他の変形例に係るスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴを示す断面図である。 本発明の第４の実施形態に係るスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴを示す断面図である。 第４の実施形態に係る縦型パワーＭＯＳＦＥＴのピラー層を形成するためのマスクパターンを示す図である。 本発明の第５の実施形態に係るスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴを示す断面図である。 第５の実施形態に係る縦型パワーＭＯＳＦＥＴのピラー層を形成するためのマスクパターンを示す図である。 本発明の第６の実施形態に係るスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴの素子構造の断面図 第６の実施形態に係る縦型パワーＭＯＳＦＥＴのピラー層を形成するためのマスクパターンを示す図である。 第６の実施形態の変形例に係る縦型パワーＭＯＳＦＥＴのピラー層を形成するためのマスクパターンを示す図である。 本発明の第７の実施形態に係るスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴを示す断面図である。 第７の実施形態に係る縦型パワーＭＯＳＦＥＴのピラー層を形成するためのマスクパターンを示す図である。 本発明の第８の実施形態に係るスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴのピラー層を形成するためのマスクパターンを示す図である。 第８の実施形態の変形例に係る縦型パワーＭＯＳＦＥＴのピラー層を形成するためのマスクパターンを示す図である。 第８の実施形態の他の変形例に係る縦型パワーＭＯＳＦＥＴのピラー層を形成するためのマスクパターンを示す図である。 本発明の第９の実施形態に係るスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴのピラー層を形成するためのマスクパターンを示す図である。 第９の実施形態の変形例に係る縦型パワーＭＯＳＦＥＴのピラー層を形成するためのマスクパターンを示す図である。
符号の説明
１ ドレイン電極（第１の主電極）、２ ｎ＋ドレイン層（第１の半導体層）、３ ｎピラー層（第２の半導体層）４ ｐピラー層（第３の半導体層）、５ ｐベース層（第４の半導体層）、６ ｎソース層（第５の半導体層）７ Ｓｉ酸化膜（ゲート絶縁膜）、８ ゲート電極（第１の制御電極）、９ ソース電極（第２の主電極）１０ フィールドストップ電極、１１ フィールドストップ層、１２ 高抵抗層（第６の半導体層）、１３ フィールド絶縁膜、１４ レジスト、１５ ボロン、１６ リン、１７ ｎピラー層用開口部、１８ ｐピラー層用開口部、１９ ｎ−層（第６の半導体層）、２０ ｐ−層（第６の半導体層）、２１ ｎ−ピラー層（第７の半導体層）、２２ ｐ−ピラー層（第８の半導体層）、２３ ｎ−ピラー層用開口部、２４ ｐ−ピラー層用開口部、３０ 基本単位

Claims (5)

  1. 電流を流すセル部及び前記セル部を囲む終端部からなる電力用半導体素子であって、
    第１の第１導電型半導体層と、
    前記セル部における前記第１の第１導電型半導体層上に形成され、前記第１の第１導電型半導体層の表面に平行な方向のうち少なくとも一の方向に沿って交互に配列された第２の第１導電型半導体層及び第３の第２導電型半導体層と、
    前記第１の第１導電型半導体層に電気的に接続された第１の主電極と、
    前記第２の第１導電型半導体層の表面及び前記第３の第２導電型半導体層の表面に選択的に形成された第４の第２導電型半導体層と、
    前記第４の第２導電型半導体層の表面に選択的に形成された第５の第１導電型半導体層と、
    前記第４の第２導電型半導体層及び前記第５の第１導電型半導体層に接続された第２の主電極と、
    前記第４の第２導電型半導体層、前記第５の第１導電型半導体層及び前記第２の第１導電型半導体層上にゲート絶縁膜を介して形成された制御電極と、
    を備え、
    前記第２の第１導電型半導体層及び前記第３の第２導電型半導体層のうち少なくとも一方における前記一の方向に沿った不純物濃度プロファイルは、その両端部を除く位置に極小値を有することを特徴とする電力用半導体素子。
  2. 前記第２の第１導電型半導体層及び前記第３の第２導電型半導体層における前記第２の主電極から前記第１の主電極に向かう方向に沿った不純物濃度プロファイルは、波形であることを特徴とする請求項１記載の電力用半導体素子。
  3. 前記終端部における前記第１の第１導電型半導体層上に形成され、その不純物濃度が前記第２の第１導電型半導体層及び前記第３の第２導電型半導体層の不純物濃度よりも低い高抵抗層をさらに備えたことを特徴とする請求項１または２に記載の電力用半導体素子。
  4. 電流を流すセル部及び前記セル部を囲む終端部からなる電力用半導体素子であって、
    第１の第１導電型半導体層と、
    前記セル部における前記第１の第１導電型半導体層上に形成され、前記第１の第１導電型半導体層の表面に平行な方向のうち少なくとも一の方向に沿って交互に配列された第２の第１導電型半導体層及び第３の第２導電型半導体層と、
    前記終端部における前記第１の第１導電型半導体層上に形成され、前記一の方向に沿って交互に配列された第７の第１導電型半導体層及び第８の第２導電型半導体層と、
    前記第１の第１導電型半導体層に電気的に接続された第１の主電極と、
    前記第２の第１導電型半導体層の表面及び前記第３の第２導電型半導体層の表面に選択的に形成された第４の第２導電型半導体層と、
    前記第４の第２導電型半導体層の表面に選択的に形成された第５の第１導電型半導体層と、
    前記第４の第２導電型半導体層及び前記第５の第１導電型半導体層に接続された第２の主電極と、
    前記第４の第２導電型半導体層、前記第５の第１導電型半導体層及び前記第２の第１導電型半導体層上にゲート絶縁膜を介して形成された制御電極と、
    を備え、
    前記セル部と前記終端部との境界を含み、前記第２の第１導電型半導体層、前記第３の第２導電型半導体層、前記第７の第１導電型半導体層及び前記第８の第２導電型半導体層のうち連続して配列された３層以上の半導体層を含む領域において、前記各半導体層の不純物濃度は、前記終端部側に配置された前記半導体層ほど低いことを特徴とする電力用半導体素子。
  5. 上方から見て、前記セル部の外縁は前記セル部の角部において湾曲しており、前記第２の第１導電型半導体層及び前記第３の第２導電型半導体層の形状は、前記セル部の外縁に沿って整形されていることを特徴とする請求項１〜４のいずれか１つに記載の電力用半導体素子。
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