WO2016043247A1 - 半導体装置 - Google Patents

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WO2016043247A1
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祥司 北村
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富士電機株式会社
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Definitions

  • the present invention relates to a semiconductor device.
  • a semiconductor device using a silicon carbide (SiC) semiconductor (hereinafter referred to as a silicon carbide semiconductor device) has attracted attention as an element exceeding the limit of a semiconductor device using a silicon (Si) semiconductor.
  • silicon carbide semiconductors are expected to be applied to high breakdown voltage devices by taking advantage of their high breakdown electric field strength and high thermal conductivity compared to silicon semiconductors.
  • the termination structure portion is a region that surrounds the periphery of the active region, relaxes the electric field on the substrate front surface side of the active region, and maintains a withstand voltage.
  • the active region is a region through which current flows in the on state.
  • the breakdown voltage of the element is formed on the front surface side of an n ⁇ type semiconductor substrate (semiconductor chip) that becomes an n ⁇ type drift layer, and extends from the active region to the vicinity of the boundary between the active region and the termination structure. It is limited by the electric field concentration at the outer periphery of the p-type high concentration region.
  • this p-type high concentration region is a p-type anode region that forms a pn junction with the n ⁇ -type drift layer.
  • junction termination that relaxes the electric field in the termination structure portion by forming a p ⁇ type low concentration region having an impurity concentration lower than that of the p type high concentration region adjacent to the outer end of the p type high concentration region.
  • JTE Junction Termination Extension
  • a depletion layer extending from the pn junction between the p-type high concentration region and the n ⁇ type drift layer to the outside (chip outer peripheral side) extends to both the p type high concentration region and the p ⁇ type low concentration region. .
  • the electric field at the outer periphery of the p-type high concentration region is relaxed, so that the breakdown voltage can be improved.
  • this JTE structure is applied to a device having a higher breakdown voltage, the electric field is concentrated on the outer periphery of the p ⁇ type low concentration region, and as a result, the avalanche at the outer periphery of the p ⁇ type low concentration region constituting the JTE structure.
  • the breakdown voltage is limited by the breakdown. Such a problem can be avoided by gradually decreasing the impurity concentration of the p ⁇ -type low concentration region in the direction from the active region side toward the outside.
  • the JTE structure including the p ⁇ -type low concentration region having the impurity concentration distribution that gradually decreases in the direction from the active region side toward the outside is referred to as a VLD (Variation of Lateral Doping) structure.
  • VLD Very Low Density Deposition
  • the impurity concentration in the p ⁇ type low concentration region is applied from the active region side by applying the VLD structure. It is difficult to decrease in the outward direction. For this reason, it is necessary to form a JTE structure by forming a plurality of p ⁇ -type low-concentration regions adjacent to each other so that the impurity concentration is lowered or the thickness is reduced as they are arranged on the outer side.
  • FIG. 21 is an explanatory view showing the structure of a conventional SiC-SBD.
  • FIG. 21A shows a planar layout
  • FIG. 21B shows a cross-sectional structure taken along section line AA-AA ′ in FIG.
  • the termination structure portion 112 surrounding the active region 111 has two p-type regions (p ⁇ -type region 104 and A JTE structure consisting of a p - type region 105) is provided.
  • a silicon carbide epitaxial layer to be n ⁇ type drift layer 102 is deposited on the front surface of n + type silicon carbide substrate 101.
  • an epitaxial substrate formed of n + type silicon carbide substrate 101 and n ⁇ type drift layer 102 is referred to as a silicon carbide substrate (semiconductor chip).
  • the p-type guard extends from the active region 111 to the termination structure portion 112 at the boundary between the active region 111 and the termination structure portion 112.
  • a ring 103 is selectively provided.
  • the p-type guard ring 103 surrounds the Schottky junction between the n ⁇ -type drift layer 102 and the anode electrode 106 in the active region 111.
  • a JTE structure is provided on the front surface layer of the silicon carbide base so as to surround p-type guard ring 103 outside p-type guard ring 103. .
  • the JTE structure includes a p ⁇ type region 104 and a p ⁇ type region 105 (hereinafter referred to as a first JTE region 104 and a second JTE region 105).
  • the first JTE region 104 surrounds the periphery of the p-type guard ring 103 and touches the outer end of the p-type guard ring 103.
  • the impurity concentration of the first JTE region 104 is lower than the impurity concentration of the p-type guard ring 103.
  • the second JTE region 105 is disposed outside the first JTE region 104, surrounds the first JTE region 104, and is in contact with the outer end of the first JTE region 104.
  • the impurity concentration of the second JTE region 105 is lower than the impurity concentration of the first JTE region 104.
  • the first and second JTE regions 104 and 105 both have a uniform impurity concentration distribution.
  • Reference numerals 107 and 108 denote an interlayer insulating film and a cathode electrode, respectively.
  • the JTE structure shown in FIG. 21 can secure a breakdown voltage up to the 1200 V breakdown voltage class, but in the higher breakdown voltage class, the electric field concentration at the boundary between the first JTE region 104 and the second JTE region 105 It has been confirmed that there is a tendency to become prominent. Due to the electric field concentration at the boundary between the first JTE region 104 and the second JTE region 105, there is a problem that the margin of the manufacturing process necessary for securing a predetermined breakdown voltage of the termination structure portion is reduced.
  • the margin of the manufacturing process necessary to ensure a predetermined breakdown voltage of the termination structure portion is relative to ion implantation accuracy (dose amount, diffusion depth) and ion activation rate when forming the p-type region constituting the JTE structure. This is the margin of the breakdown voltage of the termination structure.
  • the problem with such a manufacturing process margin is that the number of p-type regions constituting the JTE structure is increased and a plurality of p-type regions are arranged so that the p-type regions having a small impurity concentration difference are adjacent to each other. This can be improved by decreasing the impurity concentration stepwise from the active region 111 side toward the outside.
  • the number of steps of photolithography and ion implantation increases as the number of p-type regions constituting the JTE structure is increased, resulting in a new problem of increasing costs. Accordingly, various proposals have been made for relaxing the electric field of the JTE structure with respect to the JTE structure of the silicon carbide semiconductor device.
  • a plurality of p-type small regions having the same impurity concentration as the first JTE region are formed in a ring shape surrounding the periphery of the first JTE region in the second JTE region on the first JTE region side.
  • the provided apparatus is proposed (for example, refer to the following Patent Document 1 (paragraph 0033, FIG. 11)).
  • a device in which the electric field of the JTE structure is relaxed a device in which the JTE structure of Patent Document 1 below is further optimized has been proposed (for example, see Patent Document 2 below).
  • Patent Document 2 a third JTE region surrounding the second JTE region is further provided, and a plurality of p-type small regions having the same impurity concentration as the second JTE region are provided in a portion of the third JTE region on the second JTE region side. It has been.
  • FIG. 22 shows a structure in which the JTE structure of Patent Documents 1 and 2 below is added to the two-layer JTE structure of the first and second JTE regions 104 and 105 in FIG.
  • FIG. 22 is an explanatory view showing another example of the structure of a conventional SiC-SBD.
  • FIG. 22A shows a planar layout of the JTE structure
  • FIG. 22B shows a cross-sectional structure of the JTE structure.
  • an electric field relaxation region 120 including a p ⁇ type small region 121 and a p ⁇ type small region 122 is provided between the first JTE region 104 and the second JTE region 105.
  • the impurity concentration of the p ⁇ type small region 121 is equal to the impurity concentration of the first JTE region 104.
  • the width of the p ⁇ type small region 121 (the width in the direction from the active region 111 toward the outside) is narrower than the width of the first JTE region 104 and is narrower as the p ⁇ type small region 121 arranged on the outside. Yes.
  • the impurity concentration of the p ⁇ type small region 122 is equal to the impurity concentration of the second JTE region 105.
  • p - -type width of the small region 122, second narrower than the width of 2JTE region 105, and p is disposed outside - has a type small region 122 as width.
  • each JTE region is formed concentrically around the active region, and the impurity concentration of each JTE region is controlled by the dose amount of ion implantation. Therefore, in order to form a two-layer JTE structure in the first and second JTE regions, it is necessary to perform photolithography and ion implantation at least twice each.
  • a p ⁇ type region having the same impurity concentration and the same depth as the first JTE region is arranged in a mesh shape (lattice shape), and an n ⁇ type drift layer is left in a matrix shape.
  • An apparatus having a 2JTE region has been proposed (see, for example, Patent Document 3 below).
  • the JTE structure of Patent Document 3 shown below is shown in FIGS.
  • FIG. 23 is a plan view showing another example of the structure of a conventional SiC-SBD.
  • FIG. 23A shows a planar layout
  • FIG. 23B shows a cross-sectional structure taken along the cutting line BB-BB ′ of FIG. 24 is an enlarged plan view showing a main part of FIG.
  • the part enclosed by the rectangular frame 130 of FIG. 23 is expanded and shown.
  • the n ⁇ type drift layer 102 is selectively left inside the second JTE region 132 having the same impurity concentration and the same depth as the first JTE region 131. This is equivalent to providing a JTE region having an impurity concentration lower than that of the first JTE region 131 outside the first JTE region 131.
  • Patent Document 3 the width and arrangement density of the n ⁇ type drift layer 102 left in a matrix are changed, and the ratio of the n ⁇ type drift layer 102 occupying the second JTE region 132 is changed. It is described that an impurity concentration distribution is obtained. Further, the JTE structures shown in Patent Documents 1 to 3 below are not limited to the JTE structure of a silicon carbide semiconductor device, but are known as improved items of the VLD structure described above.
  • ion implantation is performed using an oxide film opened in a mesh-like or matrix-like pattern as a mask, followed by thermal diffusion to form a p ⁇ -type region of a predetermined pattern, and the pattern shape of this p ⁇ -type region allows the JTE region to be
  • Patent Document 4 paragraph 0050, FIG. 3 below.
  • a first JTE region, a second JTE region having an impurity concentration lower than the first JTE region provided outside the first JTE region, and the first JTE region and the second JTE region In forming a JTE structure including first and second p-type small regions having different impurity concentrations provided between them and a third JTE region having an average impurity concentration between the first JTE region and the second JTE region, A method has been proposed. Ions are implanted using the first mask to form the same impurity layer as the second JTE region so as to extend to the formation region of the first JTE region and to form the second small region. Thereafter, ion implantation is performed using a second mask that covers at least the second JTE region to form a first JTE region and a first small region (see, for example, Patent Document 2 below).
  • JP 2008-034646 A International Publication No. 2012/049872 JP 2011-187767 A JP 2014-038937 A JP 2011-165856 A
  • Spatial impurity concentration distribution in the whole field relaxation region 120 are arranged alternately p - -type small region 122 having an impurity concentration gradient of the respective widths, p - - type subregion 121 and the p type sub-region 121 and p - determined by the impurity concentration ratio between type small area 122.
  • the widths of the p ⁇ type small region 121 and the p ⁇ type small region 122 are determined by the dimensional accuracy and variation of photolithography. For this reason, the design freedom is low, and the electric field relaxation region 120 having a desired impurity concentration distribution cannot be stably formed. Therefore, the withstand voltage of the termination structure portion may not be improved.
  • An object of the present invention is to provide a semiconductor device capable of improving the withstand voltage of the termination structure portion in order to eliminate the above-described problems caused by the prior art.
  • a semiconductor device has the following characteristics.
  • An active region through which a main current flows is provided on the front surface of the first conductivity type semiconductor substrate made of a silicon carbide semiconductor.
  • a termination structure portion surrounding the periphery of the active region is provided.
  • a plurality of second conductivity type semiconductor regions are provided in the termination structure portion concentrically around the active region.
  • the plurality of second conductivity type semiconductor regions have a lower impurity concentration as they are arranged on the outer side.
  • a second conductivity type intermediate region is provided so as to be in contact with each other between at least one pair of the adjacent second conductivity type semiconductor regions.
  • the impurity concentration of the second conductivity type intermediate region is lower than the impurity concentration of the second conductivity type semiconductor region adjacent to the inside and higher than the impurity concentration of the second conductivity type semiconductor region adjacent to the outside.
  • the second conductivity type intermediate region has an impurity concentration higher than that of the first small region of the second conductivity type in the first direction along the boundary between the active region and the termination structure portion.
  • the second small regions of the second conductivity type having a low level are alternately and repeatedly arranged.
  • the first small region is a boundary with the second conductive type semiconductor region adjacent to the inner side and the second conductive type semiconductor region adjacent to the outer side. It has a rectangular planar shape with the boundary as one set of opposite sides.
  • the second small region has a rectangular planar shape in which a boundary between the second conductive type semiconductor region adjacent to the inside and a boundary between the second conductive type semiconductor region adjacent to the outside are set as a pair of opposite sides. It is characterized by that.
  • the first small region is adjacent to the outside along a second direction extending outward from a boundary with the second conductivity type semiconductor region adjacent to the inside.
  • the width is narrower toward the second conductivity type semiconductor region side, and has a convex planar shape that makes point contact with the second conductivity type semiconductor region adjacent to the outside.
  • the second small region is located between the first small regions adjacent to each other in the first direction, and the width becomes wider toward the second conductive type semiconductor region adjacent to the outside along the second direction. It has a trapezoidal planar shape.
  • the first small region has a boundary with the second conductivity type semiconductor region adjacent to the inside as an upper base, and the second conductivity type adjacent to the outside. It has a trapezoidal planar shape having a lower base at the boundary with the semiconductor region and having a lower bottom narrower than the upper base.
  • the second small region has a boundary with the second conductivity type semiconductor region adjacent to the inside as an upper bottom, a boundary with the second conductivity type semiconductor region adjacent to the outside as a lower bottom, and more than the upper bottom.
  • the lower bottom has a wide trapezoidal planar shape.
  • the semiconductor device further has the following characteristics in the above-described invention.
  • the second conductivity type intermediate region is divided into a plurality of unit regions in the first direction and includes a pair of the first small region and the second small region that are adjacent to each other in the first direction.
  • the first small region has a width in the first direction that decreases in a stepped manner toward the outside in the unit region.
  • the second small region has a width in the first direction that increases stepwise toward the outside inside the unit region. The sum of the widths in the first direction of the first small region and the second small region is constant from the inside to the outside.
  • the semiconductor device further has the following characteristics in the above-described invention.
  • the unit region is divided into a plurality of units in a second direction orthogonal to the first direction.
  • the first small region has a narrower width in the first direction as it is disposed in the outer section.
  • the second small region has a wider width in the first direction as it is disposed in the outer section.
  • the section has an average impurity concentration determined by a width of the first small region and the second small region in the first direction. The average impurity concentration of the section decreases at a constant rate toward the outside.
  • the semiconductor device in the above-described invention, all the sets of the first small region and the second small region that are arranged in the section and are adjacent to each other in the first direction.
  • the first small region or the second small region is divided into minute regions having process limits.
  • one of the first small region and the second small region is arranged in a matrix-like planar layout, and the other region is the one region. It is arranged in a mesh-like plane layout surrounding the.
  • the semiconductor device further has the following characteristics in the above-described invention.
  • the second conductivity type intermediate region is divided into a plurality in a second direction orthogonal to the first direction.
  • the section includes one set of the one region and the other region sandwiched between the one region and the one region adjacent in the second direction.
  • the average impurity concentration of the section is determined based on the widths of the one region and the other region in the section, and the average impurity concentration is lower as it is arranged outside.
  • the distance between the adjacent one regions is a narrow limit of the manufacturing process.
  • the one region is the first small region, and the width of the one region in the second direction is narrower as the section is arranged on the outer side. And the distance of the 2nd direction between said one said adjacent area
  • regions is large, It is characterized by the above-mentioned.
  • the one region is the second small region, and the width of the one region in the second direction is wider as the section is arranged on the outer side. And the distance of the 2nd direction between said one said adjacent area
  • regions is narrow, It is characterized by the above-mentioned.
  • the semiconductor device according to the present invention is characterized in that, in the above-described invention, an average impurity concentration difference is equal between all the adjacent sections.
  • the width and impurity concentration of the first small region are x 1 and n p1 , respectively, and the width and impurity concentration of the second small region are x 2 and n, respectively.
  • the average impurity concentration Np of the section satisfies the following formula (1).
  • Np ((x 1 ⁇ n p1 ) + (x 2 ⁇ n p2 )) / (x 1 + x 2 ) (1)
  • a portion of the other region sandwiched between the one region adjacent in the first direction is the active region and the termination structure portion. It faces the one region in a third direction orthogonal to the boundary.
  • the semiconductor device according to the present invention is characterized in that, in the above-described invention, the first small region has the same impurity concentration as the second conductive type semiconductor region adjacent to the inside.
  • the second small region has the same impurity concentration as the second conductive semiconductor region adjacent to the outside.
  • the average impurity concentration of the second conductivity type intermediate region is the second conductivity type semiconductor adjacent to the inside and the second conductivity type semiconductor adjacent to the outside.
  • the impurity concentration is intermediate to that of the region.
  • the impurity concentration gradient between the adjacent second conductive type semiconductor regions can be reduced. It can be made smaller compared to the case where it is not provided. Thereby, since the electric field between adjacent 2nd conductivity type semiconductor regions can be relieve
  • the breakdown voltage of the termination structure portion can be improved.
  • FIG. 1 is an explanatory diagram of the structure of the semiconductor device according to the first embodiment.
  • FIG. 2 is an explanatory view showing a part of the JTE structure of FIG. 1 in an enlarged manner.
  • FIG. 3 is an explanatory diagram showing a part of the JTE structure of FIG. 1 in an enlarged manner.
  • FIG. 4 is a plan view showing the structure of the semiconductor device according to the second embodiment.
  • FIG. 5 is an explanatory diagram of the structure of the semiconductor device according to the third embodiment.
  • FIG. 6 is an explanatory diagram showing the impurity concentration distribution of the JTE structure of FIG.
  • FIG. 7 is a cross-sectional view illustrating a state in the middle of manufacturing the semiconductor device according to the fourth embodiment.
  • FIG. 1 is an explanatory diagram of the structure of the semiconductor device according to the first embodiment.
  • FIG. 2 is an explanatory view showing a part of the JTE structure of FIG. 1 in an enlarged manner.
  • FIG. 3 is an explanatory diagram showing
  • FIG. 8 is a cross-sectional view of the semiconductor device according to the fourth embodiment in the middle of manufacturing.
  • FIG. 9 is an explanatory diagram of the structure of the semiconductor device according to the fifth embodiment.
  • FIG. 10 is an explanatory diagram of the structure of the semiconductor device according to the sixth embodiment.
  • FIG. 11 is a plan view showing the structure of the semiconductor device according to the eighth embodiment.
  • FIG. 12 is a plan view showing the structure of the semiconductor device according to the ninth embodiment.
  • FIG. 13 is a plan view showing the structure of the semiconductor device according to the tenth embodiment.
  • FIG. 14 is a plan view showing another example of the structure of the semiconductor device according to the tenth embodiment.
  • FIG. 15 is a plan view showing another example of the structure of the semiconductor device according to the tenth embodiment.
  • FIG. 16 is a plan view showing another example of the structure of the semiconductor device according to the tenth embodiment.
  • FIG. 17A is an explanatory diagram of a structure of the semiconductor device according to the eleventh embodiment.
  • FIG. 17B is an explanatory diagram of the structure of the semiconductor device according to the eleventh embodiment.
  • FIG. 18A is an explanatory diagram of a structure of another example of the semiconductor device according to the eleventh embodiment.
  • FIG. 18B is an explanatory diagram illustrating the structure of another example of the semiconductor device according to the eleventh embodiment.
  • FIG. 19A is a plan view illustrating the structure of the semiconductor device according to the seventh embodiment.
  • FIG. 19B is a plan view illustrating the structure of the semiconductor device according to the seventh embodiment.
  • FIG. 19A is a plan view illustrating the structure of the semiconductor device according to the seventh embodiment.
  • FIG. 19C is a plan view illustrating the structure of the semiconductor device according to the seventh embodiment.
  • FIG. 20 is a characteristic diagram illustrating the breakdown voltage characteristics of the termination structure portion of the semiconductor device according to the example.
  • FIG. 21 is an explanatory view showing the structure of a conventional SiC-SBD.
  • FIG. 22 is an explanatory view showing another example of the structure of a conventional SiC-SBD.
  • FIG. 23 is a plan view showing another example of the structure of a conventional SiC-SBD. 24 is an enlarged plan view showing a main part of FIG.
  • FIG. 1 is an explanatory diagram of the structure of the semiconductor device according to the first embodiment.
  • FIG. 1A shows a planar layout
  • FIG. 1B shows a cross-sectional structure taken along section line AA ′ in FIG. 2 and 3 are explanatory views showing a part of the JTE structure of FIG. 1 in an enlarged manner.
  • FIG. 2A shows an enlarged plan layout of the straight line portion 14a of the annular JTE structure (a portion surrounded by the rectangular frame 13 in FIG. 1A), and
  • FIG. A cross-sectional structure taken along a cutting line BB ′ is shown.
  • FIG. 3 shows an enlarged plan layout at the corner portion 14b of the annular JTE structure (a portion surrounded by the rectangular frame 14 in FIG. 1A).
  • the semiconductor device relaxes the active region 11 through which a current flows in the on state and the electric field on the substrate front surface side of the active region 11 to withstand the voltage.
  • a termination structure portion 12 that holds The active region 11 is provided with an SBD element structure (not shown).
  • a p-type guard ring 3 is provided at the boundary between the active region 11 and the termination structure portion 12 so as to surround the periphery of the active region 11.
  • the termination structure 12 surrounds the periphery of the active region 11.
  • the termination structure 12 includes two p-type regions (second conductivity type semiconductor regions (p ⁇ type region 4 and p ⁇ type region 5)) having different impurity concentrations, p ⁇ type region 4 and p ⁇ type.
  • a JTE structure including a p-type electric field relaxation region (second conductivity type intermediate region) 20 provided between the region 5 and the region 5 is provided.
  • the p-type guard ring 3, the p ⁇ -type region (hereinafter referred to as the first JTE region) 4, the electric field relaxation region 20 and the p ⁇ -type region (hereinafter referred to as the second JTE region) 5 are sequentially formed from the inside into the active region 11. They are arranged concentrically around (for example, the center of the semiconductor chip). Further, each of the p-type guard ring 3, the first JTE region 4, the electric field relaxation region 20, and the second JTE region 5 includes, for example, a four-sided straight portion 14a and a corner portion 14b that connects the adjacent straight portions 14a. It has a substantially rectangular planar shape.
  • the impurity concentration of the first JTE region 4 is lower than the impurity concentration of the p-type guard ring 3.
  • the impurity concentration of the second JTE region 5 is lower than the impurity concentration of the first JTE region 4 and the average impurity concentration of the electric field relaxation region 20.
  • the first and second JTE regions 4 and 5 may have a uniform impurity concentration in a direction perpendicular to the main surface of the substrate (lateral direction) and in a direction perpendicular to the main surface (depth direction), and each has a predetermined impurity concentration distribution. You may have.
  • the average impurity concentration of the electric field relaxation region 20 is higher than the impurity concentration of the first JTE region 4 and lower than the impurity concentration of the second JTE region 5.
  • the average impurity concentration of the electric field relaxation region 20 is preferably an intermediate impurity concentration between the first JTE region 4 and the second JTE region 5. A detailed description of the electric field relaxation region 20 will be described later.
  • the p-type guard ring 3, the first JTE region 4, the electric field relaxation region 20, and the second JTE region 5 arranged in the termination structure portion 12 are more impurity concentration in the region arranged on the outer side (chip outer peripheral side). Is low.
  • the p-type guard ring 3, the first JTE region 4, the electric field relaxation region 20, and the second JTE region 5 are respectively formed on the front surface (n ⁇ of the silicon carbide substrate (semiconductor chip) 10). Is provided selectively on the surface layer on the surface of the type drift layer 2 side.
  • Silicon carbide substrate 10 is an epitaxial substrate formed by laminating a silicon carbide epitaxial layer to be n ⁇ type drift layer 2 on the front surface of n + type silicon carbide substrate 1.
  • the p-type guard ring 3 is selectively provided from the active region 11 to the termination structure portion 12 at the boundary between the active region 11 and the termination structure portion 12.
  • the p-type guard ring 3 surrounds the Schottky junction between the n ⁇ -type drift layer 2 and the anode electrode 8 in the active region 11.
  • the JTE structure is provided outside the p-type guard ring 3. Specifically, the first JTE region 4 arranged on the innermost side (active region side) among the regions constituting the JTE structure is in contact with the outer end portion of the p-type guard ring 3.
  • the electric field relaxation region 20 is disposed outside the first JTE region 4 and is in contact with the outer end of the first JTE region 4.
  • the second JTE region 5 is disposed outside the electric field relaxation region 20 and is in contact with the outer end of the electric field relaxation region 20.
  • the p-type guard ring 3, the first JTE region 4, the electric field relaxation region 20, and the second JTE region 5 may all have the same depth, or may be variously adjusted to satisfy the above impurity concentration difference with the adjacent region. Also good.
  • the interlayer insulating film 7 covers the JTE structure (that is, the first JTE region 4, the electric field relaxation region 20, and the second JTE region 5) of the termination structure portion 12. That is, the JTE structure of the termination structure portion 12 is electrically insulated from the anode electrode 8 by the interlayer insulating film 7. An inner end portion of the interlayer insulating film 7 extends on the p-type guard ring 3. Anode electrode 8 is provided on the front surface of silicon carbide substrate 10 and is in Schottky junction with n ⁇ type drift layer 2 and in contact with p type guard ring 3. An end portion of the anode electrode 8 extends on the interlayer insulating film 7. Cathode electrode 9 is provided on the back surface of silicon carbide substrate 10 (the back surface of n + -type silicon carbide substrate 1 serving as an n + -type cathode layer).
  • the electric field relaxation region 20 includes a p ⁇ type region (hereinafter referred to as a first small region) 21 and a p ⁇ type region (hereinafter referred to as a second small region) 22 as an active region 11.
  • a first small region a p ⁇ type region
  • a second small region a p ⁇ type region
  • an active region 11 a p ⁇ type region
  • the electric field relaxation region 20 has a super junction (SJ: Super Junction) structure in which the first small regions 21 and the second small regions 22 are alternately and repeatedly arranged in parallel pn layers. For this reason, it is preferable that the 1st small area
  • Both the first and second small regions 21 and 22 have a rectangular planar shape with the boundary 20a with the first JTE region 4 and the boundary 20b with the second JTE region 5 as opposite sides. Both the first and second small regions 21 and 22 are in contact with the first JTE region 4 and the second JTE region 5. That is, the first small region 21 and the second small region 22 are stripe-shaped extending in the normal direction of the outer periphery of the active region 11 (hereinafter simply referred to as the normal direction (second direction or third direction)) X. Arranged in a flat layout.
  • the impurity concentration of the first small region 21 is substantially equal to the impurity concentration of the first JTE region 4.
  • the impurity concentration of the second small region 22 is substantially equal to the impurity concentration of the second JTE region 5.
  • the JTE structure is configured in a planar layout in which the first JTE region 4 and the first small region 21 having substantially the same impurity concentration and the second JTE region 5 and the second small region 22 having the substantially equal impurity concentration are arranged in a comb shape. ing. Both the first and second small regions 21 and 22 may have a uniform impurity concentration in both the lateral direction and the depth direction, or may have a predetermined impurity concentration distribution. 2 and 3, the boundary 20a between the first JTE region 4 and the electric field relaxation region 20 and the boundary 20b between the second JTE region 5 and the electric field relaxation region 20 are indicated by dotted lines (the same applies to FIGS. 4 to 16). Further, in FIG.
  • regions having substantially the same impurity concentration are indicated by the same hatching (the JTE regions in FIGS. 4 to 16). And the same for small areas).
  • the first and second small regions 21 and 22 have, for example, substantially the same widths L1 and L2 in the tangential direction Y and are arranged at substantially the same pitch in the tangential direction Y.
  • the widths L1 and L2 in the tangential direction Y of the first and second small regions 21 and 22 are set so that the p-type guard ring 3 and the n
  • the dimension is set such that the first and second small regions 21 and 22 are depleted by the depletion layer extending outward from the pn junction with the ⁇ type drift layer 2.
  • the first and second small regions 21 and 22 are formed by photolithography and ion implantation for forming the first JTE region 4 (or the second JTE region 5) as described later (Embodiment 4). reference). For this reason, the widths L1 and L2 in the tangential direction Y of the first and second small regions 21 and 22 are determined based on the ratio of the dose amount of each ion implantation for forming the first and second small regions 21 and 22. Is done.
  • the widths L1 and L2 in the tangential direction Y of the first and second small regions 21 and 22 may be determined as follows. Since the diffusion coefficient of the p-type impurity with respect to the silicon carbide semiconductor is small enough to be ignored, it is assumed that the diffusion depths dj of the first and second small regions 21 and 22 are substantially equal. For example, in a general manufacturing process of a silicon carbide semiconductor device, each region constituting the JTE structure is formed by multiple times of ion implantation (multistage ion implantation) and thermal diffusion treatment at a high acceleration voltage. For this reason, as shown in FIG.
  • each cross-sectional shape in the cross section passing through the tangential direction Y of the first and second small regions 21 and 22 is a box shape having a diffusion depth dj of about 0.6 ⁇ m, for example. (Substantially square shape).
  • the widths L1 and L2 in the tangential direction Y of the first and second small regions 21 and 22 are determined by taking charge balance between the first small region 21 and the second small region 22. For example, when the impurity concentration ratio between the first small region 21 and the second small region 22 is 1: 0.6, the width L1 of the first small region 21 and the width L2 of the second small region 22 in the tangential direction Y The ratio is 0.6: 1. For this reason, the minimum values of the widths L1 and L2 in the tangential direction Y of the first and second small regions 21 and 22 are, for example, 1.5 ⁇ m and 2.5 ⁇ m, respectively.
  • the lower limit values of the widths L1 and L2 in the tangential direction Y of the first and second small regions 21 and 22 are determined by the dimensional accuracy of photolithography, they are equal to or larger than the minimum width of the opening of the ion implantation mask.
  • the first and second small regions 21 and 22 have, for example, the boundaries 20a and 20b with the first and second JTE regions 4 and 5,
  • the corner portion 14b has a substantially trapezoidal planar shape with the boundary between the first and second small regions 21 and 22 along the normal direction X from the center of the arc shape of the radius of curvature r as a leg.
  • the first and second small regions 21 and 22 in the corner portion 14b have a boundary 20a with the first JTE region 4 as an upper bottom, a boundary 20b with the second JTE region 5 as a lower bottom, and an inner side (first JTE region 4
  • the width (lower base) L13, L14 in the tangential direction Y on the outer side (second JTE region 5 side) is wider than the width (upper bottom) L11, L12 in the tangential direction Y on the side.
  • the widths L11 and L12 in the inner tangential direction Y of the first and second small regions 21 and 22 in the corner portion 14b are, for example, the width L1 in the tangential direction Y of the first and second small regions 21 and 22 in the straight portion 14a, respectively.
  • L2 may be approximately equal.
  • the dimensions of the first and second small regions 21 and 22 are determined so that the first small region 21 and the second small region 22 are in charge balance. That is, in the corner portion 14b of the JTE structure, the dimensions of the first and second small regions 21 and 22 may be set based on the impurity concentration ratio of the first and second small regions 21 and 22, similarly to the straight portion 14a.
  • the electric field is more concentrated on the corner portion 14b of the JTE structure than the straight portion 14a (especially, the electric field is concentrated on the second small region 22 side), but the repetition pitch of the first and second small regions 21 and 22 is narrowed.
  • the electric field can be relaxed.
  • the radius of curvature r of the corner portion 14b needs to be larger than that of a conventional JTE structure in which the electric field relaxation region 20 is not provided, and is preferably 150 ⁇ m or more, for example.
  • the electric field relaxation region 20 is a p ⁇ -type region in which the first and second small regions 21 and 22 having substantially the same size and substantially the same impurity concentration are arranged substantially evenly.
  • the average impurity concentration of the electric field relaxation region 20 is an intermediate impurity concentration between the impurity concentration of the first JTE region 4 and the impurity concentration of the second JTE region 5.
  • the difference between the impurity concentration of the first JTE region 4 and the average impurity concentration of the electric field relaxation region 20 is smaller than the impurity concentration difference between the first and second JTE regions of the conventional JTE structure in which the electric field relaxation region 20 is not provided.
  • the electric field concentration between the first JTE region 4 and the second JTE region 5 is relaxed as compared with the conventional JTE structure in which the electric field relaxation region 20 is not provided.
  • the first and second small regions having substantially the same impurity concentration as the first and second JTE regions are alternately arranged in the tangential direction between the first JTE region and the second JTE region.
  • FIG. 4 is a plan view showing the structure of the semiconductor device according to the second embodiment.
  • FIG. 4 shows an enlarged plan layout in a straight line portion of the JTE structure of FIG. 1A (portion surrounded by a rectangular frame 13).
  • the semiconductor device according to the second embodiment is different from the semiconductor device according to the first embodiment in that the first and second small regions have a planar shape in which the boundary between the first small region 23 and the second small region 24 is curved. 23 and 24 are provided.
  • the first small region 23 has a width L21 in the tangential direction Y that decreases toward the second JTE region 5 along the normal direction X that extends outward from the boundary 10a with the first JTE region 4, and It has a convex shape (arc shape in FIG. 4) that makes point contact with the second JTE region 5.
  • the second small region 24 is located between the first small regions 23 adjacent to each other in the tangential direction Y, and the width L22 in the tangential direction Y increases toward the second JTE region 5 along the normal direction X, and the width L24 ( L24> L21) (a substantially trapezoidal planar shape having an arc portion in FIG. 4).
  • the sum of the width L21 in the tangential direction Y inside the first small region 23 and the width L22 in the tangential direction Y inside the second small region 24 is the width in the tangential direction Y outside the second small region 24. It is almost equal to L24.
  • the first small region 23 has an impurity concentration distribution that decreases in a direction corresponding to the curvature of the boundary between the first small region 23 and the second small region 24 in the direction from the active region 11 side toward the outside.
  • the second small region 24 has an impurity concentration distribution that increases in the direction from the active region 11 to the outside in a state in which the charge balance with the first small region 23 is achieved.
  • the first small area 23 and the second JTE area 5 are almost in line contact. For this reason, the average impurity concentration of the electric field relaxation region 20 on the second JTE region 5 side is substantially equal to the impurity concentration of the second JTE region 5, and the electric field at the boundary 20b between the second JTE region 5 and the electric field relaxation region 20 is relaxed. .
  • the same effect as that of the first embodiment can be obtained.
  • the impurity concentration gradient between the first JTE region and the second JTE region can be controlled by variously changing the planar shapes of the first and second small regions.
  • FIG. 5 is an explanatory diagram of the structure of the semiconductor device according to the third embodiment.
  • FIG. 6 is an explanatory diagram showing the impurity concentration distribution of the JTE structure of FIG. 5 (a) and 6 (a) show an enlarged plan layout of the straight portion 14a of the JTE structure of FIG. 1 (a) (portion surrounded by the rectangular frame 13), and
  • FIG. 5 (b) shows the JTE structure. 1 is shown in an enlarged manner (a portion surrounded by a rectangular frame 15 in FIG. 1B).
  • FIG. 6B shows an impurity concentration distribution of the JTE structure of FIG.
  • the semiconductor device according to the third embodiment is different from the semiconductor device according to the first embodiment in that the average impurity concentration distribution of the electric field relaxation region 20 decreases at a constant rate in the direction from the active region 11 side toward the outside.
  • the first and second small regions 25 and 26 are provided.
  • the first small region 25 has a boundary 20a with the first JTE region 4 as an upper base and a boundary 20b with the second JTE region 5 below.
  • a substantially trapezoidal shape having a bottom and a width (lower bottom) L33 in the tangential direction Y on the outside (second JTE region 5 side) narrower than a width (upper bottom) L31 in the tangential direction Y on the inner side (first JTE region 4 side)
  • the planar shape is as follows.
  • the second small region 26 has a boundary 20a with the first JTE region 4 as an upper bottom, a boundary 20b with the second JTE region 5 as a lower bottom, and an outer side of the inner tangential direction width Y (upper bottom) L32. It has a substantially trapezoidal planar shape with a wide width (lower base) L34 in the tangential direction Y.
  • the planar shapes of the first and second small regions 25 and 26 in the corner portion 14b are substantially trapezoidal based on the curvature of the arc shape of the corner portion 14b, as in the first embodiment.
  • the dimensions of the first and second small regions 25 and 26 may be determined so that the first small region 25 and the second small region 26 are in charge balance, as in the first embodiment.
  • the average impurity concentration of the electric field relaxation region 20 becomes a value close to the impurity concentration of the first JTE region 4 in the portion on the first JTE region 4 side.
  • the portion on the second JTE region 5 side has a value close to the impurity concentration of the second JTE region 5.
  • the average impurity concentration distribution of the electric field relaxation region 20 is a distribution that decreases at a constant rate in the direction from the active region 11 side toward the outside. For this reason, the electric field at the boundary 20a between the first JTE region 4 and the electric field relaxation region 20 and at the boundary 20b between the second JTE region 5 and the electric field relaxation region 20 can be relaxed.
  • the gradient of the average impurity concentration distribution in the electric field relaxation region 20 is preferable to make the gradient of the average impurity concentration distribution in the electric field relaxation region 20 more gentle. The reason is that since the impurity concentration can be gradually decreased with a smaller impurity concentration difference in the direction from the active region 11 side toward the outside, the electric field in the electric field relaxation region 20 can be further relaxed. . On the other hand, as the gradient of the average impurity concentration distribution in the electric field relaxation region 20 becomes gentler, the width in the normal direction X of the electric field relaxation region 20 becomes wider, which hinders downsizing. Therefore, it is preferable to make the gradient of the average impurity concentration distribution of the electric field relaxation region 20 as gentle as possible within the allowable size range.
  • the electric field at the inner portion of the termination structure 12 where the electric field is more concentrated may be relaxed. Specifically, the electric field concentrates more on the boundary 20a between the first JTE region 4 and the electric field relaxation region 20 than on the boundary 20b between the second JTE region 5 and the electric field relaxation region 20 located outside. Therefore, the gradient of the average impurity concentration distribution of the electric field relaxation region 20 may be set so that the impurity concentration difference with the first JTE region 4 is smaller than the impurity concentration difference with the second JTE region 5.
  • FIGS. 7 and 8 are cross-sectional views showing a state during the manufacture of the semiconductor device according to the fourth embodiment.
  • FIG. 7A shows a planar structure during manufacture.
  • FIG. 7B shows a cross-sectional structure taken along the cutting line CC ′ in FIG. 7A
  • FIG. 7C shows a cross-sectional structure taken along the cutting line DD ′ in FIG.
  • the cutting line CC ′ is a cutting line parallel to the normal direction X and passing through the formation region of the second small region 26.
  • the cutting line DD ′ is a cutting line parallel to the normal direction X and passing through the first small region 25.
  • FIGS. 8A and 8B respectively show a planar structure and a cross-sectional structure during the manufacture.
  • an n + type silicon carbide substrate (semiconductor wafer) 1 having a predetermined impurity concentration and a predetermined thickness is prepared.
  • an epitaxial wafer (silicon carbide substrate 10) is produced by growing a silicon carbide epitaxial layer to be n ⁇ type drift layer 2 on the front surface of n + type silicon carbide substrate 1.
  • the surface layer of the front surface of silicon carbide substrate 10 (the surface on the n ⁇ -type drift layer 2 side) in termination structure portion 12 surrounding the active region 11 by photolithography and ion implantation of p-type impurities.
  • the p-type guard ring 3 is selectively formed, for example, in an annular plane shape surrounding the periphery of the active region 11.
  • the first JTE region 4 and the first small region 25 are formed, for example, by a resist material or an oxide film (SiO 2 ) having an opening.
  • a 1-ion implantation mask 31 is formed.
  • a p-type impurity such as aluminum (Al) is first ion-implanted, so that the first JTE region 4 and the first first layer are formed on the surface layer of the n ⁇ -type drift layer 2.
  • the small regions 25 are selectively formed.
  • the first ion implantation mask 31 is removed.
  • a second ion implantation mask 32 is formed.
  • a second JTE region 5 and a second small region 26 are formed in the surface layer of the n ⁇ -type drift layer 2 by second ion implantation of a p-type impurity such as aluminum using the second ion implantation mask 32 as a mask. Are selectively formed.
  • the second ion implantation the already formed first JTE region 4 and first small region 25 are increased in impurity concentration.
  • the first and second small regions 25, 26 having a substantially trapezoidal planar shape can be easily formed.
  • a double-layered JTE structure (first and second JTE regions 4 and 5) in which the impurity concentration is reduced in two stages is formed by two ion implantations (first and second ion implantations).
  • An electric field relaxation region 20 composed of different first and second small regions 25 and 26 can be formed. That is, an electric field relaxation region 20 having an average impurity concentration distribution that decreases at a constant rate in the direction from the active region 11 to the outside is formed.
  • the planar shapes of the first and second small regions constituting the electric field relaxation region 20 can be variously changed according to the pattern of the first ion implantation mask 31. That is, the semiconductor device according to the first and second embodiments can be manufactured by applying the fourth embodiment and forming the first and second small regions in a substantially rectangular shape or a planar shape having a curved portion. .
  • FIG. 9 is an explanatory diagram of the structure of the semiconductor device according to the fifth embodiment.
  • FIG. 9A shows a planar layout in a straight line portion of the JTE structure
  • FIG. 9B shows an enlarged cross-sectional structure of the JTE structure.
  • the semiconductor device according to the fifth embodiment is different from the semiconductor device according to the third embodiment in that a second electric field relaxation region 40 that is in contact with the outer edge of the second JTE region 5 is provided outside the second JTE region 5. It is a point.
  • the p-type guard ring 3, the first JTE region 4, the electric field relaxation region (hereinafter referred to as the first electric field relaxation region) 20, the second JTE region 5, and the second electric field relaxation region 40 form the active region 11 in order from the inside. It is arranged concentrically with a center.
  • the second electric field relaxation region 40 In the second electric field relaxation region 40, p ⁇ -type regions (hereinafter referred to as third small regions) 41 and n ⁇ -type regions (hereinafter referred to as fourth small regions) 42 are alternately and repeatedly arranged in the tangential direction Y. Do it. That is, the second electric field relaxation region 40 has an SJ structure as a parallel pn layer in which the third small regions 41 and the fourth small regions 42 are alternately and repeatedly arranged. For this reason, it is preferable that the 3rd small area
  • region 42 are charge balance.
  • the impurity concentration of the third small region 41 is substantially equal to the impurity concentration of the second JTE region 5.
  • the impurity concentration of the fourth small region 42 is substantially equal to the impurity concentration of the n ⁇ type drift layer 2.
  • the average impurity concentration of the second electric field relaxation region 40 is lower than the impurity concentration of the second JTE region 5.
  • the third small region 41 has the same planar shape as the first small region 25. That is, the third small region 41 has a boundary 20a with the first JTE region 4 as an upper base, a boundary 20b with the second JTE region 5 as a lower base, and a width in the tangential direction Y on the inner side (the second JTE region 5 side). It has a substantially trapezoidal planar shape in which the width (lower bottom) in the tangential direction Y outside (upper bottom) is narrower than (upper bottom).
  • the fourth small region 42 has the same planar shape as the second small region 26.
  • the fourth small region 42 has the boundary 20a with the first JTE region 4 as the upper bottom, the boundary 20b with the second JTE region 5 as the lower bottom, and outside the inner tangential direction Y width (upper bottom).
  • the average impurity concentration of the second electric field relaxation region 40 has a value close to the impurity concentration of the second JTE region 5 in the portion on the second JTE region 5 side, and the portion on the chip outer peripheral portion side has the impurity concentration in the n ⁇ type drift layer 2. The value is close to the concentration.
  • the average impurity concentration distribution of the second electric field relaxation region 40 is a distribution that decreases at a constant rate in the direction from the active region 11 side to the outer side, like the first electric field relaxation region 20.
  • the planar shape of the third and fourth small regions 41 and 42 in the corner portion 14b is substantially trapezoidal based on the curvature of the arc shape of the corner portion 14b, as in the first embodiment. Further, the dimensions of the third and fourth small regions 41 and 42 may be determined so that the third small region 41 and the fourth small region 42 are in charge balance, as in the first embodiment.
  • the manufacturing method of the semiconductor device according to the fifth embodiment is the same as that of the semiconductor device manufacturing method according to the fourth embodiment.
  • the first, second JTE regions 4, 5 and the first to third small regions 25, 26, 41 are formed.
  • What is necessary is just to form the 2nd ion implantation mask which consists of a resist material or an oxide film with the area
  • Conditions other than the second ion implantation mask in the semiconductor device manufacturing method according to the fifth embodiment are the same as those in the fourth embodiment.
  • the same effects as in the first to fourth embodiments can be obtained. Further, according to the fifth embodiment, the electric field at the boundary between the second JTE region and the second electric field relaxation region can be relaxed by providing the second electric field relaxation region outside the second JTE region. For this reason, the electric field in a termination
  • FIG. 10 is an explanatory diagram of the structure of the semiconductor device according to the sixth embodiment.
  • FIG. 10A shows a planar layout in a straight line portion of the JTE structure
  • FIG. 10B shows an enlarged cross-sectional structure of the JTE structure.
  • the semiconductor device differs from that according to the semiconductor device according to the fifth embodiment according to the sixth embodiment, the outer side than the second field limiting region 40, yet a 3JTE region (p --- -type region) 6, and a third field This is that a relaxation region 50 is provided.
  • the p-type guard ring 3, the first JTE region 4, the first electric field relaxation region 20, the second JTE region 5, the second electric field relaxation region 40, the third JTE region 6 and the third electric field relaxation region 50 are arranged from the inside. In order, they are arranged concentrically around the active region 11.
  • the configuration of the second electric field relaxation region 40 is the same as that of the first electric field relaxation region 20. That is, the average impurity concentration of the second electric field relaxation region 40 is lower than the impurity concentration of the second JTE region 5 adjacent to the inner side and higher than the impurity concentration of the third JTE region 6 adjacent to the outer side.
  • the second electric field relaxation region 40 is configured by alternately and repeatedly arranging the third small region 41 and the fourth small region 43 in the tangential direction Y.
  • the configuration of the third small region 41 is the same as that of the fifth embodiment.
  • the impurity concentration of the fourth small region 43 is substantially equal to the impurity concentration of the third JTE region 6.
  • the configuration other than the impurity concentration of the fourth small region 43 is the same as that of the fourth small region of the fifth embodiment.
  • the third electric field relaxation region 50 is disposed outside the third JTE region 6 and is in contact with the outer end of the third JTE region 6.
  • the impurity concentration of the fifth small region 51 is substantially equal to the impurity concentration of the third JTE region 6.
  • the impurity concentration of the sixth small region 52 is substantially equal to the impurity concentration of the n ⁇ type drift layer 2.
  • the average impurity concentration of the third electric field relaxation region 50 is lower than the impurity concentration of the third JTE region 6.
  • the fifth small region 51 has the same planar shape as the first small region 25. That is, the fifth small region 51 has a boundary 20a with the first JTE region 4 as an upper base, a boundary 20b with the second JTE region 5 as a lower base, and a width in the tangential direction Y on the inner side (the third JTE region 6 side). It has a substantially trapezoidal planar shape in which the width (lower bottom) in the tangential direction Y outside (upper bottom) is narrower than (upper bottom).
  • the sixth small region 52 has the same planar shape as the second small region 26.
  • the sixth small region 52 has the boundary 20a with the first JTE region 4 as the upper bottom, the boundary 20b with the second JTE region 5 as the lower bottom, and outside the inner tangential direction Y width (upper bottom).
  • the average impurity concentration of the third electric field relaxation region 50 is close to the impurity concentration of the third JTE region 6 on the third JTE region 6 side, and the portion on the chip outer peripheral side is the impurity of the n ⁇ type drift layer 2. The value is close to the concentration.
  • the average impurity concentration distribution of the third electric field relaxation region 50 is a distribution that decreases at a constant rate in the direction from the active region 11 side toward the outside, similarly to the first electric field relaxation region 20.
  • planar shapes of the fifth and sixth small regions 51 and 52 in the corner portion 14b are substantially trapezoidal based on the curvature of the arc shape of the corner portion 14b, as in the first embodiment. Further, the dimensions of the fifth and sixth small regions 51 and 52 may be determined so that the fifth small region 51 and the sixth small region 52 are in charge balance as in the first embodiment.
  • the third ion implantation is further performed following the two ion implantations (first and second ion implantations). Just do it. Specifically, the first and second ion implantations are performed in the same manner as in the fifth embodiment. Next, a third ion implantation mask made of, for example, a resist material or an oxide film in which the formation regions of the first and second JTE regions 4 and 5 and the first to fifth small regions 25, 26, 41, 43, and 51 are opened is used. A third ion implantation is performed.
  • the three times of ion implantation forms a JTE structure having a three-layer structure (first to third JTE regions 4 to 6) in which the impurity concentration is reduced in three stages.
  • First to third electric field relaxation regions 20, 40 and 50 can be formed outside the 3JTE regions 4 to 6, respectively.
  • Conditions other than the third ion implantation of the semiconductor device manufacturing method according to the sixth embodiment are the same as those in the fifth embodiment.
  • the same effects as in the first to fifth embodiments can be obtained. Further, according to the sixth embodiment, by increasing the number of JTE regions and electric field relaxation regions, a termination structure with respect to ion implantation accuracy (dose amount, diffusion depth) when forming a p-type region constituting the JTE structure. The breakdown voltage margin of the part can be expanded. Further, it is possible to increase the number of JTE regions and electric field relaxation regions, but considering the increase in the number of photolithography and ion implantation steps, it is practical to use a JTE structure having a two-layer structure or a three-layer structure. Presumed to be.
  • FIGS. 19A to 19C are plan views showing the structure of the semiconductor device according to the seventh embodiment.
  • the semiconductor device according to the seventh embodiment is different from the semiconductor device according to the first embodiment in that the electric field relaxation region 20 is equally divided into a plurality of sections in the normal direction X (here, four from the inside toward the outside).
  • Reference numerals 61 to 64 are provided), and first small regions 21 and 22 having different widths in the tangential direction Y are arranged in the respective sections 61 to 64.
  • the electric field relaxation region 20 is divided into unit (unit region) portions 60 in the tangential direction Y, and has a planar layout in which the planar layout of the unit portion 60 is repeatedly arranged in the tangential direction Y as a basic pattern.
  • the unit portion 60 includes a pair of first and second small regions 21 and 22 that are adjacent to each other in the tangential direction Y in each of the sections 61 to 64. That is, the unit 60 includes a set of first and second small regions 21 and 22 adjacent in the tangential direction Y that are adjacent in the normal direction X (the number of layers: a portion surrounded by a dotted rectangular frame). .
  • the widths L41 to L44 in the tangential direction Y of the first small areas 21 of the sections 61 to 64 are narrower as the first small areas of the sections arranged on the outer side.
  • the widths L51 to L54 in the tangential direction Y of the second small areas 22 of the sections 61 to 64 are wider as the second small areas of the sections arranged on the outer side.
  • one end portion in the tangential direction Y of all the first small regions 21 inside the unit portion 60 is located on one end portion 60 a in the tangential direction Y of the unit portion 60.
  • one end portion in the tangential direction Y of all the second small regions 22 inside the unit portion 60 is located on the other end portion 60 b in the tangential direction Y of the unit portion 60.
  • the first small region 21 has a width L41 to L44 that are stepped toward the outside on the other end side in the tangential direction Y located on the center side of the unit portion 60.
  • the second small region 22 is on the other end side in the tangential direction Y located on the center side of the unit portion 60, and has widths L51 to L54 that increase stepwise toward the outside.
  • the average impurity concentration Np of each of the sections 61 to 64 is equivalent to the following equation (2).
  • Y1 and Y2 are the widths in the tangential direction Y of the first and second small regions 21 and 22 of the sections 61 to 64, respectively. That is, when calculating the average impurity concentration Np of the section 61, Y1 and Y2 are the widths L41 and L51 in the tangential direction Y of the first and second small regions 21 and 22 of the section 61, respectively.
  • the widths L41 to L44 in the tangential direction Y of the first small areas 21 of the sections 61 to 64 are narrower as the sections are arranged on the outer side, and the widths L51 to L54 of the tangential direction Y of the second small areas 22 are. Is wider as it is placed outside. For this reason, the average impurity concentration Np of the sections 61 to 64 is lower as the section is arranged on the outer side, and the average impurity concentration of the unit section 60 is lower toward the outer periphery.
  • Np ((Y1 ⁇ n p1 ) + (Y2 ⁇ n p2 )) / (Y1 + Y2) (2)
  • the first and second small regions 21 and 22 in one unit 60 may be further divided in the tangential direction Y. Specifically, a set of first and first sets each having a width obtained by dividing the widths Y1 and Y2 of the first and second small regions 21 and 22 in FIG. Two small regions 21 and 22 are repeatedly arranged in the tangential direction Y by the number of divisions.
  • FIG. 19B shows a case where all the first and second small regions 21 and 22 in one unit 60 are divided into two in the tangential direction Y.
  • FIG. 19C shows a case where the sections 62 and 63 are further divided into two in the tangential direction Y in the unit part 60 in FIG.
  • 19B (that is, the unit part 60 in FIG. 19A is divided into four in the tangential direction Y). Even if the first and second small regions 21 and 22 are divided in the tangential direction Y, the total area of each of the first and second small regions 21 and 22 for each of the sections 61 to 64 in the unit portion 60 does not change.
  • 19C has the same average impurity concentration as that of the unit portion 60 in FIG. 19A. The number of divisions in the tangential direction Y of the unit portion 60 is determined by the process limit of the photoetching process.
  • the first small region 21 is set such that all the pairs of the first small region 21 and the second small region 22 adjacent to each other in the tangential direction Y inside the sections 61 to 64 have the same average impurity concentration.
  • the second small area 22 is divided into a minute area of the limit value of the process limit. Accordingly, all the sets of the first and second small regions 21 and 22 adjacent to each other in the tangential direction Y can be brought close to the same average impurity concentration, and the electric field strength is reduced.
  • Embodiment 7 may be applied to Embodiments 2 and 3, and a unit portion having a planar shape other than a substantially rectangular shape may be disposed. Further, the seventh embodiment may be applied to the fifth and sixth embodiments, and second and third electric field relaxation regions having the configuration of the electric field relaxation region 20 of the seventh embodiment may be further arranged.
  • FIG. 11 is a plan view showing the structure of the semiconductor device according to the eighth embodiment.
  • FIG. 11 shows an enlarged plan layout in the straight line portion of the JTE structure of FIG. 1A (portion surrounded by a rectangular frame 13).
  • the semiconductor device according to the eighth embodiment is different from the semiconductor device according to the first embodiment in that the first small region 27 is arranged in a mesh-like plane pattern, so that the electric field relaxation region 20 from the active region 11 side. The amount of decrease in the average impurity concentration distribution that decreases toward the outside is adjusted.
  • the first small regions 27 are arranged in a mesh-like plane pattern.
  • a second small region 28 is disposed in a portion other than the first small region 27 in the electric field relaxation region 20. That is, the plurality of second small regions 28 are arranged in a matrix.
  • the widths L3 in the tangential direction Y of the second small regions 28 are all substantially equal.
  • the width L5 of the second small region 28 in the normal direction X is wider as the second small region 28 disposed on the second JTE region 5 side.
  • the second small regions 28 are, for example, arranged in parallel to the tangential direction Y and at equal intervals L4, and are arranged in parallel to the normal direction X and at equal intervals L6.
  • the second small region 28 By arranging the second small region 28 in this way, the area occupied by the first small region 27 in the electric field relaxation region 20 decreases from the active region 11 side toward the outside, and the area occupied by the second small region 28. Becomes larger. As a result, the average impurity concentration distribution of the electric field relaxation region 20 is a distribution that decreases in the direction from the active region 11 side toward the outside.
  • the interval L4 between the second small regions 28 adjacent in the tangential direction Y and the interval L6 between the second small regions 28 adjacent in the normal direction X are the second small regions before reaching the dielectric breakdown voltage of the termination structure portion 12. The distance between the depletion layers extending from the region 28 is preferable.
  • the planar shape of the second small region 28 in the corner portion 14b is substantially trapezoidal based on the curvature of the arc shape of the corner portion 14b, as in the first embodiment, and the plane of the first small region 27 is The shape is a mesh shape surrounding the substantially trapezoidal second small region 28.
  • the electric field relaxation region 20 having the above-described configuration has a configuration substantially equivalent to a state in which the first and second small regions 27 and 28 are arranged in stripes extending in the normal direction X, respectively. Therefore, the dimensions of the first and second small regions 27 and 28 are based on the dose ratio of each ion implantation for forming the first and second small regions 27 and 28 as in the first embodiment. Can be determined.
  • FIG. 12 is a plan view showing the structure of the semiconductor device according to the ninth embodiment.
  • FIG. 12 shows an enlarged plan layout in the straight line portion of the JTE structure of FIG. 1A (portion surrounded by a rectangular frame 13).
  • the semiconductor device according to the ninth embodiment is different from the semiconductor device according to the eighth embodiment in that the first small regions 29 are arranged in a matrix-like plane pattern, so that the electric field relaxation region 20 from the active region 11 side. The amount of decrease in the average impurity concentration distribution that decreases toward the outside is adjusted.
  • the plurality of first small regions 29 are arranged in a matrix.
  • the widths L7 in the tangential direction Y of the respective first small regions 29 are almost equal.
  • the width L8 of the first small region 29 in the normal direction X is narrower as the first small region 29 arranged on the second JTE region 5 side.
  • the first small regions 29 are, for example, arranged in parallel to the tangential direction Y and at equal intervals L9, and are arranged in parallel to the normal direction X and at equal intervals L10.
  • the second small region 30 is disposed in a portion other than the first small region 29 in the electric field relaxation region 20. That is, the plurality of second small regions 30 are arranged in a mesh shape surrounding the first small region 29.
  • the area occupied by the first small region 29 in the electric field relaxation region 20 decreases as it goes outward from the active region 11 side, and the area occupied by the second small region 30. Becomes larger.
  • the average impurity concentration distribution of the electric field relaxation region 20 is a distribution that decreases in the direction from the active region 11 side toward the outside.
  • An interval L9 between the first small regions 29 adjacent in the tangential direction Y and an interval L10 between the first small regions 29 adjacent in the normal direction X are the first small regions before the dielectric breakdown voltage of the termination structure portion 12 is reached.
  • the distance between the depletion layers extending from the region 29 is preferable.
  • the planar shape of the first small region 29 in the corner portion 14b is substantially trapezoidal based on the curvature of the arc shape of the corner portion 14b as in the first embodiment, and the plane of the second small region 30 is The shape is a mesh shape surrounding the substantially trapezoidal first small region 29.
  • the electric field relaxation region 20 has a configuration substantially equivalent to a state in which the first and second small regions 29 and 30 are arranged in stripes extending in the normal direction X, respectively, as in the eighth embodiment. Become. Therefore, the dimensions of the first and second small regions 29 and 30 can be determined as in the eighth embodiment.
  • FIG. 13 is a plan view showing the structure of the semiconductor device according to the tenth embodiment.
  • FIG. 13 shows an enlarged plan layout in the straight line portion of the JTE structure of FIG. 1A (a portion surrounded by a rectangular frame 13) (the same applies to FIGS. 14 to 16).
  • the semiconductor device according to the tenth embodiment is different from the semiconductor device according to the ninth embodiment in that the first small region 29 arranged on the second JTE region 5 side is closer to the width L7 in the tangential direction Y of the first small region 29. It is a point that is narrowed.
  • the planar shape of the first small region 29 is, for example, a straight line extending in the tangential direction Y.
  • the widths L8 of the first small regions 29 in the normal direction X are all equal.
  • the first small regions 29 adjacent to each other in the tangential direction Y are arranged, for example, at equal intervals L9.
  • the first small region 29 arranged on the second JTE region 5 side is narrowed from the active region 11 side by reducing the width L7 in the tangential direction Y of the first small region 29, as in the ninth embodiment.
  • the area occupied by the first small region 29 in the electric field relaxation region 20 decreases toward the outside. For this reason, the average impurity concentration distribution of the electric field relaxation region 20 can be adjusted.
  • the portions 30 a sandwiched between the first small regions 29 adjacent to each other in the tangential direction Y of the second small region 30 do not oppose each other in the normal direction X.
  • the first small regions 29 can be arranged so that the end portions 29 a and 29 b in the tangential direction Y between the first small regions 29 adjacent in the normal direction X do not face each other in the normal direction X. Thereby, it is possible to avoid the concentration of the electric field locally, and a sufficient breakdown voltage can be secured in the termination structure portion 12.
  • FIG. 14 to 16 are plan views showing another example of the structure of the semiconductor device according to the tenth embodiment.
  • the interval L10 between the first small regions 29 adjacent to each other in the normal direction X may be increased in the first small region 29 arranged on the second JTE region 5 side.
  • the planar shape of the first small region 29 is, for example, a straight line extending in the tangential direction Y.
  • the widths L7 in the tangential direction Y of the first small regions 29 are all equal, for example.
  • the widths L8 of the first small regions 29 in the normal direction X are all equal.
  • the width L8 in the normal direction X of the first small region 29 may be made narrower in the first small region 29 arranged on the second JTE region 5 side.
  • the planar shape of the first small region 29 is, for example, rectangular as the first small region 29 arranged on the first JTE region 4 side, and linear as the first small region 29 arranged on the second JTE region 5 side. It becomes.
  • the widths L7 in the tangential direction Y of the first small regions 29 are all equal, for example.
  • the first small regions 29 that are adjacent to each other in the normal direction X are arranged, for example, at equal intervals L10.
  • a portion of the electric field relaxation region 20 on the second JTE region 5 side is a region where the first small region 29 is not disposed with a relatively wide width L10a.
  • the first small region 29 arranged on the second JTE region 5 side narrows the width L7 in the tangential direction Y and the width L8 in the normal direction X of the first small region 29, respectively. Further, the interval L9 between the first small regions 29 adjacent in the tangential direction Y may be increased. In this case, a portion of the electric field relaxation region 20 on the second JTE region 5 side is a region where the first small region 29 is not disposed with a relatively wide width L10a.
  • Other examples of the semiconductor device according to the tenth embodiment shown in FIGS. 14 to 16 are the same as those of the semiconductor device according to the tenth embodiment shown in FIG. 13 except for the planar pattern of the first small region 29.
  • 17A and 17B are explanatory diagrams showing the structure of the semiconductor device according to the eleventh embodiment.
  • 17A and 17B both show (a) a planar layout of the straight line portion 14a of the JTE structure, and (b) shows impurity concentration distributions along the cutting line EE ′ and the cutting line FF ′ of (a), respectively.
  • the semiconductor device according to the eleventh embodiment is different from the semiconductor device according to the eighth embodiment in that the distance L6 adjacent to the normal direction X of the second small regions 28 arranged in a matrix is arranged on the outer side. It is a point to narrow.
  • the width L5 in the normal direction X of the second small region 28 is wider as the second small region 28 arranged on the outer side.
  • An interval L4 between the second small regions 28 adjacent to each other in the tangential direction Y is constant from the inside toward the outside.
  • the electric field relaxation region 20 is divided into a plurality in the normal direction X (here, four are provided with reference numerals 61 to 64 from the inside to the outside), and each of the divisions 61 to 64 includes the second small region 28 and A set of the second small region 28 and the first small region 27 sandwiched between the second small regions 28 adjacent to the outside is disposed.
  • the width L5 in the normal direction X of the second small region 28 and the width in the normal direction X of the first small region 27 sandwiched between the second small region 28 and the second small region 28 adjacent to the outside of the second small region 28 ( L6) and the sum L60 are equal in all the sections 61 to 64.
  • the first small regions 27 are arranged at equal intervals (L3) in the tangential direction Y and with the same width (L4) and extend in the normal direction X, with a wider interval (L5) toward the outside and toward the outside. They are arranged in a mesh-like plane pattern in which stripes arranged in a narrow width (L6) and extending in the tangential direction Y are orthogonal to each other.
  • the interval L4 between the second small regions 28 adjacent in the tangential direction Y is a lower limit value determined by, for example, a process limit.
  • the average impurity concentration of each of the sections 61 to 64 is the first width sandwiched between the width L5 of the second small region 28 in the normal direction X and the second small region 28 and the second small region 28 adjacent to the outside. It is determined by the ratio to the width (L6) of the small region 27. As described above, in the sections 61 to 64 arranged outside, the pattern width (L6) in the normal direction X of the first small region 27 is narrow, and the width L5 in the normal direction X of the second small region 28 is wide.
  • the sections 61 to 64 arranged on the outer side have a lower average impurity concentration and a higher electric field relaxation effect. Further, by making all the impurity concentration differences between the sections 61 to 64 adjacent in the normal direction X equal, the electric field relaxation effect can be further enhanced.
  • the distance L66 between the second small regions 28 adjacent in the normal direction X may be reduced to the process limit. Good.
  • the inside of the sections 62 to 64 in FIG. 17A may be divided into a plurality of parts in the normal direction X.
  • the electric field relaxation region 20 shown in FIG. 17B has a width obtained by dividing the width in the normal direction X of the second and first small regions 28 and 27 in FIG. 17A by the number of divisions in one section.
  • the second and first small regions 28 and 27 of the set are repeatedly arranged in the normal direction X by the number of divisions.
  • FIGS. 18A and 18B are explanatory diagrams illustrating the structure of another example of the semiconductor device according to the eleventh embodiment.
  • FIGS. 18A and 18B both show (a) a planar layout of the straight line portion 14a of the JTE structure, and (b) shows the impurity concentration distributions along the cutting line GG ′ and the cutting line HH ′ of (a), respectively.
  • the ninth embodiment is applied to the eleventh embodiment, the first small regions 29 are arranged in a matrix-like plane pattern, and the distance L10 adjacent to the normal direction X of the first small regions 29 is arranged. May be made wider as it is arranged on the outside.
  • the width L8 in the normal direction X of the first small region 29 is narrower as the first small region 29 arranged on the outside.
  • the interval L9 between the first small regions 29 adjacent in the tangential direction Y is constant from the inside to the outside.
  • the second small area 30 sandwiched between the first small area 29 and the first small area 29 and the adjacent first small area 29 (or the first JTE area 4). And one set is arranged.
  • the total sum L60 of the width (L10) in the normal direction X of the second small region 30 sandwiched between the two subregions 30 is equal in all the sections 61 to 64. That is, the second small region 30 is arranged at equal intervals (L7) in the tangential direction Y with the same width (L9) and extending in the normal direction X, and at a smaller interval (L8) toward the outside and outward.
  • the stripes are arranged in a mesh-like plane pattern in which stripes that are arranged with a wider width (L10) and extend in the tangential direction Y are orthogonal to each other.
  • the interval L9 between the first small regions 29 adjacent in the tangential direction Y is a lower limit value determined by, for example, a process limit.
  • the average impurity concentration of each of the sections 61 to 64 includes the width L8 in the normal direction X of the first small region 29, the width L8 in the normal direction X of the first small region 29, the first small region 29, and its It is determined by the ratio of the width (L10) in the normal direction X of the second small region 30 sandwiched between the first small regions 29 (or the first JTE region 4) adjacent to the inside.
  • the pattern width (L10) in the normal direction X of the second small region 30 is wide, and the width L8 in the normal direction X of the first small region 29 is narrow. It has become. Therefore, as in the semiconductor device according to the eleventh embodiment shown in FIGS. 17A and 17B, the sections 61 to 64 arranged on the outer side have a lower average impurity concentration and a higher electric field relaxation effect.
  • the distance L70 between the first small regions 29 adjacent in the normal direction X that is, the pattern width of the stripe portion extending in the tangential direction Y of the second small region 30 is reduced to the process limit. May be.
  • the inside of each of the sections 62 to 64 in FIG. 18A may be divided into a plurality in the normal direction X.
  • the electric field relaxation region 20 shown in FIG. 18B has a width obtained by dividing the width in the normal direction X of the second and first small regions 30 and 29 in FIG. 18A by the number of divisions in one section.
  • the second and first small regions 30 and 29 of the set are repeatedly arranged in the normal direction X by the number of divisions.
  • the section 62 is divided into three in the normal direction X
  • the section 63 is divided into four in the normal direction X
  • the section 64 is divided into three in the normal direction X.
  • FIG. 20 is a characteristic diagram illustrating the breakdown voltage characteristics of the termination structure portion of the semiconductor device according to the example.
  • a SiC-SBD having an electric field relaxation region 20 between first and second JTE regions 4 and 5 constituting a two-layer JTE structure (that is, FIG. 5).
  • the impurity concentration ratio between the first JTE region 4 and the second JTE region 5 is fixed to 1: 0.5, and the dose of aluminum in the first ion implantation for forming the first JTE region 4 is variously changed.
  • FIG. 20 shows a breakdown voltage characteristic of a SiC-SBD (hereinafter referred to as a conventional example) having a conventional JTE structure without the electric field relaxation region 20 as a comparison.
  • the configuration of the conventional example except that the electric field relaxation region 20 is not provided is the same as that of the example.
  • the breakdown voltage may decrease in the conventional example depending on the impurity concentration of the first JTE region 4 (the dose amount of the first ion implantation).
  • the breakdown voltage can be secured almost constant regardless of the impurity concentration of the first JTE region 4, and it can be seen that the drop in breakdown voltage generated in the conventional example is improved.
  • the maximum breakdown voltage of the semiconductor device is determined by the breakdown voltage outside the JTE structure in the termination structure 12. In the embodiment, by providing the electric field relaxation region 20, the electric field between the first JTE region 4 and the second JTE region 5 is relaxed, and the electric field concentration points are dispersed, so that it is estimated that the breakdown voltage does not drop.
  • the present invention can be variously modified without departing from the gist of the present invention, and in each of the above-described embodiments, for example, the dimensions and impurity concentration of each part are variously set according to required specifications. .
  • the SBD is described as an example.
  • the present invention is not limited to this, and the present invention can be applied to various semiconductor devices including a breakdown voltage structure.
  • the present invention can be applied to, for example, a MOSFET (Metal Oxide Semiconductor Field Effect Transistor: Insulated Gate Bipolar Transistor) and an IGBT (Insulated Gate Bipolar Transistor).
  • the present invention is not limited thereto. These regions may be diffusion regions formed by ion implantation inside the silicon carbide substrate.
  • the first conductivity type is n-type and the second conductivity type is p-type.
  • the first conductivity type is p-type and the second conductivity type is n-type. It holds.
  • the semiconductor device according to the present invention is useful for a high breakdown voltage semiconductor device having a JTE structure, and particularly suitable for a silicon carbide semiconductor device having a breakdown voltage class of 1200 V or higher (for example, 1700 V or 3300 V).

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Abstract

　終端構造部に、内側から順に、活性領域の周囲を囲む同心円状に設けられた第１，２ＪＴＥ領域（４，５）間には、当該領域に接するようにｐ型の電界緩和領域（２０）が設けられている。第２ＪＴＥ領域（５）の不純物濃度は、第１ＪＴＥ領域（４）の不純物濃度よりも低い。電界緩和領域（２０）は、第１小領域（２１）と第２小領域（２２）とを活性領域の外周の接線方向（Ｙ）に交互に繰り返し配置してなる。電界緩和領域（２０）の平均不純物濃度は、第１ＪＴＥ領域（４）の不純物濃度よりも高く、かつ第２ＪＴＥ領域（５）の不純物濃度よりも低い。第１小領域（２１）の不純物濃度は、第１ＪＴＥ領域（４）の不純物濃度と等しい。第２小領域（２２）の不純物濃度は、第２ＪＴＥ領域（５）の不純物濃度と等しい。第１小領域（２１）と第２小領域（２２）とはチャージバランスである。このようにすることで、終端構造部の耐圧を向上させることができる。

Description

半導体装置
　この発明は、半導体装置に関する。
　炭化珪素（ＳｉＣ）半導体を用いた半導体装置（以下、炭化珪素半導体装置）は、近年、シリコン（Ｓｉ）半導体を用いた半導体装置の限界を超える素子として注目されている。特に、炭化珪素半導体は、シリコン半導体に比べて破壊電界強度が高い、熱伝導率が高いという特長を活かして高耐圧素子への応用が期待されている。しかし、実用的な炭化珪素半導体装置を作製（製造）するには、高耐圧を安定して得られる終端構造の形成が重要な課題となっている。終端構造部は、活性領域の周囲を囲み、活性領域の基板おもて面側の電界を緩和して耐圧を保持する領域である。活性領域は、オン状態のときに電流が流れる領域である。
　通常、素子の耐圧は、ｎ-型ドリフト層となるｎ-型半導体基板（半導体チップ）のおもて面側に形成され、かつ活性領域から活性領域と終端構造部との境界付近まで延在するｐ型高濃度領域の外周部における電界集中によって制限される。このｐ型高濃度領域は、例えばｐｎ接合ダイオードの場合、ｎ-型ドリフト層との間のｐｎ接合を形成するｐ型アノード領域である。そこで、ｐ型高濃度領域の外側の端部に隣接して、ｐ型高濃度領域よりも不純物濃度の低いｐ-型低濃度領域を形成することで、終端構造部における電界を緩和する接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ　Ｔｅｒｍｉｎａｔｉｏｎ　Ｅｘｔｅｎｓｉｏｎ）構造が公知である。
　ＪＴＥ構造では、ｐ型高濃度領域とｎ-型ドリフト層との間のｐｎ接合から外側（チップ外周部側）に伸びる空乏層はｐ型高濃度領域およびｐ-型低濃度領域の両方に広がる。これによって、ｐ型高濃度領域の外周部での電界が緩和されるため、耐圧を向上させることができる。このＪＴＥ構造をさらに高耐圧な素子に適用する場合、ｐ-型低濃度領域の外周部にも電界が集中し、その結果、ＪＴＥ構造を構成するｐ-型低濃度領域の外周部でのアバランシェ降伏によって耐圧が制限されてしまう。このような問題は、ｐ-型低濃度領域の不純物濃度を活性領域側から外側に向う方向に緩やかに減少させることで回避することができる。
　このように活性領域側から外側に向う方向に緩やかに減少する不純物濃度分布を有するｐ-型低濃度領域からなるＪＴＥ構造は、ＶＬＤ（Ｖａｒｉａｔｉｏｎ　ｏｆ　Ｌａｔｅｒａｌ　Ｄｏｐｉｎｇ）構造と称される。ＶＬＤ構造では、電界集中点が複数個所に分散されるため、最大電界強度が大幅に低減される。ところで、不純物の熱拡散が非常に小さく、かつ不純物導入のために高加速電圧のイオン注入を行う炭化珪素半導体では、ＶＬＤ構造を適用してｐ-型低濃度領域の不純物濃度を活性領域側から外側に向う方向に減少させることは難しい。このため、外側に配置されるほど不純物濃度を低くしたまたは厚さを薄くした複数のｐ-型低濃度領域を隣接して形成してＪＴＥ構造を構成する必要がある。
　不純物濃度または厚さの異なる複数のｐ-型低濃度領域からなるＪＴＥ構造を構成する場合、素子の耐圧性能の観点から、ｐ-型低濃度領域の個数を増やし、隣り合うｐ-型低濃度領域同士の不純物濃度差を可能な限り小さくすることが好ましい。しかしながら、工程数が増大するため、製造コストの低減を妨げる要因となっている。現在、炭化珪素半導体装置では、２段階または３段階で不純物濃度または厚さを変えた複数のｐ-型低濃度領域からなるＪＴＥ構造を形成することが一般的である。炭化珪素半導体装置の一般的なＪＴＥ構造について、ショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ　Ｂａｒｒｉｅｒ　Ｄｉｏｄｅ：ＳＢＤ）を例に説明する。
　図２１は、従来のＳｉＣ－ＳＢＤの構造を示す説明図である。図２１（ａ）には平面レイアウトを示し、図２１（ｂ）には図２１（ａ）の切断線ＡＡ－ＡＡ’における断面構造を示す。図２１に示すように、例えば６００Ｖや１２００Ｖの耐圧クラスでは、一般的に、活性領域１１１の周囲を囲む終端構造部１１２には、不純物濃度の異なる２つのｐ型領域（ｐ-型領域１０４およびｐ--型領域１０５）からなるＪＴＥ構造が設けられる。具体的には、ｎ+型炭化珪素基板１０１のおもて面に、ｎ-型ドリフト層１０２となる炭化珪素エピタキシャル層が堆積されている。以下、ｎ+型炭化珪素基板１０１およびｎ-型ドリフト層１０２からなるエピタキシャル基板を炭化珪素基体（半導体チップ）とする。
　炭化珪素基体のおもて面（ｎ-型ドリフト層１０２側の表面）の表面層には、活性領域１１１と終端構造部１１２との境界に、活性領域１１１から終端構造部１１２にわたってｐ型ガードリング１０３が選択的に設けられている。ｐ型ガードリング１０３は、活性領域１１１におけるｎ-型ドリフト層１０２とアノード電極１０６とのショットキー接合の周囲を囲む。また、終端構造部１１２において、炭化珪素基体のおもて面の表面層には、ｐ型ガードリング１０３よりも外側に、ｐ型ガードリング１０３の周囲を囲むようにＪＴＥ構造が設けられている。ＪＴＥ構造は、ｐ-型領域１０４およびｐ--型領域１０５（以下、第１ＪＴＥ領域１０４および第２ＪＴＥ領域１０５とする）からなる。
　第１ＪＴＥ領域１０４は、ｐ型ガードリング１０３の周囲を囲み、かつｐ型ガードリング１０３の外側の端部に接する。第１ＪＴＥ領域１０４の不純物濃度は、ｐ型ガードリング１０３の不純物濃度よりも低い。第２ＪＴＥ領域１０５は、第１ＪＴＥ領域１０４よりも外側に配置され、第１ＪＴＥ領域１０４の周囲を囲み、かつ第１ＪＴＥ領域１０４の外側の端部に接する。第２ＪＴＥ領域１０５の不純物濃度は、第１ＪＴＥ領域１０４の不純物濃度よりも低い。また、第１，２ＪＴＥ領域１０４，１０５は、ともに一様な不純物濃度分布を有する。符号１０７，１０８は、それぞれ層間絶縁膜およびカソード電極である。
　発明者の鋭意研究により、１２００Ｖ耐圧クラスまでは、図２１に示すＪＴＥ構造によって耐圧を確保可能であるが、さらに高耐圧クラスでは、第１ＪＴＥ領域１０４と第２ＪＴＥ領域１０５との境界における電界集中が顕著になる傾向があることが確認されている。この第１ＪＴＥ領域１０４と第２ＪＴＥ領域１０５との境界における電界集中が生じることにより、終端構造部の所定耐圧を確保するために必要な製造プロセスのマージンが低減するという問題がある。終端構造部の所定耐圧を確保するために必要な製造プロセスのマージンとは、ＪＴＥ構造を構成するｐ型領域を形成する際のイオン注入精度（ドーズ量、拡散深さ）、イオン活性化率に対する終端構造部の耐圧のマージンである。
　このような製造プロセスのマージンについての問題は、ＪＴＥ構造を構成するｐ型領域の個数を増やして、不純物濃度差の小さいｐ型領域同士が隣接するように複数のｐ型領域を配置することにより、活性領域１１１側から外側に向ってより段階的に不純物濃度を減少させることで改善可能である。しかしながら、ＪＴＥ構造を構成するｐ型領域の個数を増やした分だけフォトリソグラフィおよびイオン注入の工程数が増えることとなり、コストアップにつながるという新たな問題が生じる。そこで、炭化珪素半導体装置のＪＴＥ構造に関して、ＪＴＥ構造の電界を緩和するための種々の提案がなされている。
　ＪＴＥ構造の電界を緩和した装置として、第２ＪＴＥ領域の、第１ＪＴＥ領域側の部分に、第１ＪＴＥ領域と同じ不純物濃度を有する複数のｐ型小領域を、第１ＪＴＥ領域の周囲を囲むリング状に設けた装置が提案されている（例えば、下記特許文献１（第００３３段落、第１１図）参照。）。また、ＪＴＥ構造の電界を緩和した別の装置として、下記特許文献１のＪＴＥ構造をさらに最適化した装置が提案されている（例えば、下記特許文献２参照。）。下記特許文献２では、さらに第２ＪＴＥ領域の周囲を囲む第３ＪＴＥ領域を備え、第３ＪＴＥ領域の、第２ＪＴＥ領域側の部分に、第２ＪＴＥ領域と同じ不純物濃度を有する複数のｐ型小領域が設けられている。
　図２１の第１，２ＪＴＥ領域１０４，１０５の２層構造のＪＴＥ構造に下記特許文献１，２のＪＴＥ構造を付加した構造を図２２に示す。図２２は、従来のＳｉＣ－ＳＢＤの構造の別の一例を示す説明図である。図２２（ａ）にはＪＴＥ構造の平面レイアウトを示し、図２２（ｂ）にはＪＴＥ構造の断面構造を示す。図２２に示すＪＴＥ構造では、第１ＪＴＥ領域１０４と第２ＪＴＥ領域１０５との間に、ｐ-型小領域１２１およびｐ--型小領域１２２からなる電界緩和領域１２０が設けられている。ｐ--型小領域１２２とｐ-型小領域１２１とは、活性領域１１１から外側に向う方向に、内側（活性領域側）に隣接するｐ型小領域の周囲を囲むように交互に繰り返し配置されている。
　ｐ-型小領域１２１の不純物濃度は、第１ＪＴＥ領域１０４の不純物濃度と等しい。ｐ-型小領域１２１の幅（活性領域１１１から外側に向う方向の幅）は、第１ＪＴＥ領域１０４の幅よりも狭く、かつ外側に配置されたｐ-型小領域１２１ほど狭い幅となっている。ｐ--型小領域１２２の不純物濃度は、第２ＪＴＥ領域１０５の不純物濃度と等しい。ｐ--型小領域１２２の幅は、第２ＪＴＥ領域１０５の幅よりも狭く、かつ外側に配置されたｐ--型小領域１２２ほど広い幅となっている。ｐ-型小領域１２１およびｐ--型小領域１２２の幅を外側に向けて変えることで、第１ＪＴＥ領域１０４から第２ＪＴＥ領域１０５へ向う方向に不純物濃度を徐々に減少させた構成となっている。
　下記特許文献１，２では、活性領域の周囲を囲む同心円状に各ＪＴＥ領域を形成しており、各ＪＴＥ領域の不純物濃度はイオン注入のドーズ量で制御されている。このため、第１，２ＪＴＥ領域の２層構造のＪＴＥ構造を形成するには、フォトリソグラフィおよびイオン注入をそれぞれ少なくとも２回ずつ行う必要がある。この点を解消した装置として、第１ＪＴＥ領域と同一の不純物濃度および同一の深さを有するｐ-型領域をメッシュ形状（格子状）に配置してｎ-型ドリフト層をマトリクス状に残した第２ＪＴＥ領域を備えた装置が提案されている（例えば、下記特許文献３参照。）。下記特許文献３のＪＴＥ構造を図２３，２４に示す。
　図２３は、従来のＳｉＣ－ＳＢＤの構造の別の一例を示す平面図である。図２３（ａ）には平面レイアウトを示し、図２３（ｂ）には図２３（ａ）の切断線ＢＢ－ＢＢ’における断面構造を示す。図２４は、図２３の要部を拡大して示す平面図である。図２４には、図２３の矩形枠１３０で囲む部分を拡大して示す。図２３，２４に示すように、下記特許文献３では、第１ＪＴＥ領域１３１と同一の不純物濃度および同一の深さを有する第２ＪＴＥ領域１３２の内部にｎ-型ドリフト層１０２を選択的に残すことによって、第１ＪＴＥ領域１３１の外側に第１ＪＴＥ領域１３１よりも不純物濃度の低いＪＴＥ領域を設けたことと等価となる。
　また、下記特許文献３には、マトリクス状に残したｎ-型ドリフト層１０２の幅や配置密度を変えて、第２ＪＴＥ領域１３２の内部に占めるｎ-型ドリフト層１０２の割合を変えることで所定の不純物濃度分布を得ることが記載されている。また、下記特許文献１～３に示すＪＴＥ構造は、炭化珪素半導体装置のＪＴＥ構造に限らず、上述したＶＬＤ構造の改良項目として知られている。例えば、メッシュ状またはマトリクス状のパターンに開口した酸化膜をマスクとしてイオン注入を行った後に熱拡散させて所定パターンのｐ-型領域を形成し、このｐ-型領域のパターン形状によってＪＴＥ領域の所定の不純物濃度分布を得る方法が提案されている（例えば、下記特許文献４（第００５０段落、第３図）参照。）。
　また、ＪＴＥ構造の別の形成方法として、炭化珪素半導体層上に複数の単位マスクよりなる注入マスクを形成する第１工程と、注入マスクを用いて炭化珪素半導体層に所定の注入エネルギーで所定のイオンを注入する第２工程と、を含み、第１工程では、単位マスク内の任意の点から単位マスクの端までの距離を、所定の注入エネルギーで所定のイオンを炭化珪素に注入した場合の散乱距離以下とし、単位マスクの寸法と配置間隔が異なる複数の領域を持つように注入マスクを形成する方法が提案されている（例えば、下記特許文献５参照。）。下記特許文献５では、第１工程において、円状、長方形形状または十字形状の単位マスクよりなる注入マスクを形成している。
　また、ＪＴＥ構造の別の形成方法として、第１ＪＴＥ領域と、第１ＪＴＥ領域よりも外側に設けられた、第１ＪＴＥ領域よりも不純物濃度の低い第２ＪＴＥ領域と、第１ＪＴＥ領域と第２ＪＴＥ領域との間に設けられた不純物濃度の異なる第１，２ｐ型小領域からなり、第１ＪＴＥ領域と第２ＪＴＥ領域との間の平均不純物濃度を有する第３ＪＴＥ領域と、からなるＪＴＥ構造を形成するにあたって、次の方法が提案されている。第１マスクを用いてイオン注入し、第２ＪＴＥ領域と同じ不純物層を第１ＪＴＥ領域の形成領域におよぶように形成するとともに第２小領域を形成する。その後、少なくとも第２ＪＴＥ領域を覆う第２マスクを用いてイオン注入し、第１ＪＴＥ領域および第１小領域を形成する（例えば、下記特許文献２参照。）。
特開２００８－０３４６４６号公報 国際公開第２０１２／０４９８７２号 特開２０１１－１８７７６７号公報 特開２０１４－０３８９３７号公報 特開２０１１－１６５８５６号公報
　しかしながら、上述したように、炭化珪素半導体では、ＪＴＥ構造の外周部での破壊電界強度で決まる耐圧を向上させるために、外側に配置されるほど不純物濃度を低くした複数のＪＴＥ領域を隣接して形成する必要があるが、ＪＴＥ領域間の境界では不純物濃度勾配が不連続となるため、電界が集中する。この問題に対して、上記特許文献１，２では、第１，２ＪＴＥ領域１０４，１０５間に、第１，２ＪＴＥ領域１０４，１０５よりも狭い幅で、ｐ-型小領域１２１とｐ--型小領域１２２とを同心円状に交互に繰り返し配置している。これによって、第１，２ＪＴＥ領域１０４，１０５間に、第１ＪＴＥ領域１０４と第２ＪＴＥ領域１０５との中間の不純物濃度を有する電界緩和領域１２０を配置したことと等価になるため、ＪＴＥ構造の、活性領域１１１側から外側に向って減少する不純物濃度勾配が緩やかになると推測される。
　電界緩和領域１２０全体における空間的な不純物濃度分布は、交互に配置されるｐ-型小領域１２１およびｐ--型小領域１２２それぞれの不純物濃度勾配の幅と、ｐ-型小領域１２１とｐ--型小領域１２２との不純物濃度比で決まる。特にＪＴＥ構造での電界を緩和させるために、電界緩和領域１２０の不純物濃度勾配を小さくするには、隣り合うｐ-型小領域１２１およびｐ--型小領域１２２の一方の幅を小さくする必要がある。しかしながら、ｐ-型小領域１２１およびｐ--型小領域１２２の幅は、フォトリソグラフィの寸法精度やばらつき具合で決まってしまう。このため、設計自由度が低く、所望の不純物濃度分布を有する電界緩和領域１２０を安定して形成することができない。したがって、終端構造部の耐圧を向上させることができない虞がある。
　この発明は、上述した従来技術による問題点を解消するため、終端構造部の耐圧を向上させることができる半導体装置を提供することを目的とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。炭化珪素半導体からなる第１導電型の半導体基板のおもて面に、主電流が流れる活性領域が設けられている。前記活性領域の周囲を囲む終端構造部が設けられている。前記終端構造部に、前記活性領域の周囲を囲む同心円状に、複数の第２導電型半導体領域が設けられている。複数の前記第２導電型半導体領域は、外側に配置されるほど低い不純物濃度を有する。少なくとも１組の隣り合う前記第２導電型半導体領域間に互いに接するように、第２導電型中間領域が設けられている。前記第２導電型中間領域の不純物濃度は、内側に隣接する前記第２導電型半導体領域の不純物濃度よりも低く、かつ外側に隣接する前記第２導電型半導体領域の不純物濃度よりも高い。そして、前記第２導電型中間領域は、前記活性領域と前記終端構造部との境界に沿った第１方向に、第２導電型の第１小領域と、前記第１小領域よりも不純物濃度の低い第２導電型の第２小領域とを交互に繰り返し配置してなる。
　また、この発明にかかる半導体装置は、上述した発明において、前記第１小領域は、内側に隣接する前記第２導電型半導体領域との境界および外側に隣接する前記第２導電型半導体領域との境界を１組の対辺とする矩形状の平面形状を有する。前記第２小領域は、内側に隣接する前記第２導電型半導体領域との境界および外側に隣接する前記第２導電型半導体領域との境界を１組の対辺とする矩形状の平面形状を有することを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第１小領域は、内側に隣接する前記第２導電型半導体領域との境界から外側に向う第２方向に沿って外側に隣接する前記第２導電型半導体領域側に向うにつれて幅が狭くなり、かつ外側に隣接する前記第２導電型半導体領域に点接触する凸形状の平面形状を有する。前記第２小領域は、前記第１方向に隣り合う前記第１小領域間に位置し、前記第２方向に沿って外側に隣接する前記第２導電型半導体領域側に向うにつれて幅が広くなる台形状の平面形状を有することを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第１小領域は、内側に隣接する前記第２導電型半導体領域との境界を上底とし、外側に隣接する前記第２導電型半導体領域との境界を下底とし、かつ上底よりも下底が狭い台形形状の平面形状を有する。前記第２小領域は、内側に隣接する前記第２導電型半導体領域との境界を上底とし、外側に隣接する前記第２導電型半導体領域との境界を下底とし、かつ上底よりも下底が広い台形形状の平面形状を有することを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、さらに次の特徴を有する。前記第２導電型中間領域は、前記第１方向に複数の単位領域に分割され、前記第１方向に隣り合う１組の前記第１小領域および前記第２小領域を含む。前記第１小領域は、前記単位領域の内部において外側に向うにつれて階段状に前記第１方向の幅が狭くなっている。前記第２小領域は、前記単位領域の内部において外側に向うにつれて階段状に前記第１方向の幅が広くなっている。前記第１小領域および前記第２小領域の前記第１方向の幅の総和は内側から外側へ向って一定である。
　また、この発明にかかる半導体装置は、上述した発明において、さらに次の特徴を有する。前記単位領域は、前記第１方向と直交する第２方向に複数に区分されている。前記第１小領域は、外側の前記区分に配置されるほど前記第１方向の幅が狭い。前記第２小領域は、外側の前記区分に配置されるほど前記第１方向の幅が広い。前記区分は、前記第１小領域および前記第２小領域の前記第１方向の幅で決定される平均不純物濃度を有する。前記区分の平均不純物濃度は、外側に向って一定の割合で低減している。
　また、この発明にかかる半導体装置は、上述した発明において、前記区分の内部に配置された、前記第１方向に隣り合う１組の前記第１小領域および前記第２小領域のすべての組が同一の平均不純物濃度を有するように、前記第１小領域または前記第２小領域はプロセス限界の微少領域に分割されている。
　また、この発明にかかる半導体装置は、上述した発明において、前記第１小領域および前記第２小領域のうち、一方の領域はマトリクス状の平面レイアウトに配置され、他方の領域は前記一方の領域を囲むメッシュ状の平面レイアウトに配置されていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、さらに次の特徴を有する。前記第２導電型中間領域は、前記第１方向と直交する第２方向に複数に区分されている。前記区分は、前記一方の領域と、当該一方の領域に前記第２方向に隣り合う前記一方の領域とに挟まれた前記他の領域と、の１組を含む。前記区分は、当該区分内の前記一方の領域および前記他の領域の幅に基づいて平均不純物濃度が決定され、かつ外側に配置されるほど平均不純物濃度が低い。隣り合う前記一方の領域間の距離は、製造プロセスの限界の狭さである。
　また、この発明にかかる半導体装置は、上述した発明において、前記一方の領域は前記第１小領域であり、外側に配置された前記区分ほど、前記一方の領域の第２方向の幅が狭く、かつ隣り合う前記一方の領域間の第２方向の距離が広いことを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記一方の領域は前記第２小領域であり、外側に配置された前記区分ほど、前記一方の領域の第２方向の幅が広く、かつ隣り合う前記一方の領域間の第２方向の距離が狭いことを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、隣接するすべての前記区分間で平均不純物濃度差が等しいことを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第１小領域の幅および不純物濃度をそれぞれｘ1およびｎp1とし、前記第２小領域の幅および不純物濃度をそれぞれｘ2およびｎp2としたときに、前記区分の平均不純物濃度Ｎｐは下記（１）式を満たすことを特徴とする。
　Ｎｐ＝（（ｘ1×ｎp1）＋（ｘ2×ｎp2））／（ｘ1＋ｘ2）　・・・（１）
　また、この発明にかかる半導体装置は、上述した発明において、前記他方の領域の、前記第１方向に隣り合う前記一方の領域間に挟まれた部分は、前記活性領域と前記終端構造部との境界と直交する第３方向に前記一方の領域と対向することを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第１小領域は、内側に隣接する前記第２導電型半導体領域と同じ不純物濃度を有することを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第２小領域は、外側に隣接する前記第２導電型半導体領域と同じ不純物濃度を有することを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第２導電型中間領域の平均不純物濃度は、内側に隣接する前記第２導電型半導体領域と外側に隣接する前記第２導電型半導体領域との中間の不純物濃度であることを特徴とする。
　上述した発明によれば、隣り合う第２導電型半導体領域間に第２導電型中間領域を設けることで、隣り合う第２導電型半導体領域間の不純物濃度勾配を、第２導電型中間領域を設けない場合に比べて小さくすることができる。これにより、隣り合う第２導電型半導体領域間の電界を緩和することができるため、終端構造部の外周部での絶縁破壊強度を高くすることができる。
　本発明にかかる半導体装置によれば、終端構造部の耐圧を向上させることができるという効果を奏する。
図１は、実施の形態１にかかる半導体装置の構造を示す説明図である。 図２は、図１のＪＴＥ構造の一部を拡大して示す説明図である。 図３は、図１のＪＴＥ構造の一部を拡大して示す説明図である。 図４は、実施の形態２にかかる半導体装置の構造を示す平面図である。 図５は、実施の形態３にかかる半導体装置の構造を示す説明図である。 図６は、図５のＪＴＥ構造の不純物濃度分布を示す説明図である。 図７は、実施の形態４にかかる半導体装置の製造途中の状態を示す断面図である。 図８は、実施の形態４にかかる半導体装置の製造途中の状態を示す断面図である。 図９は、実施の形態５にかかる半導体装置の構造を示す説明図である。 図１０は、実施の形態６にかかる半導体装置の構造を示す説明図である。 図１１は、実施の形態８にかかる半導体装置の構造を示す平面図である。 図１２は、実施の形態９にかかる半導体装置の構造を示す平面図である。 図１３は、実施の形態１０にかかる半導体装置の構造を示す平面図である。 図１４は、実施の形態１０にかかる半導体装置の構造の別の一例を示す平面図である。 図１５は、実施の形態１０にかかる半導体装置の構造の別の一例を示す平面図である。 図１６は、実施の形態１０にかかる半導体装置の構造の別の一例を示す平面図である。 図１７Ａは、実施の形態１１にかかる半導体装置の構造を示す説明図である。 図１７Ｂは、実施の形態１１にかかる半導体装置の構造を示す説明図である。 図１８Ａは、実施の形態１１にかかる半導体装置の別の一例の構造を示す説明図である。 図１８Ｂは、実施の形態１１にかかる半導体装置の別の一例の構造を示す説明図である。 図１９Ａは、実施の形態７にかかる半導体装置の構造を示す平面図である。 図１９Ｂは、実施の形態７にかかる半導体装置の構造を示す平面図である。 図１９Ｃは、実施の形態７にかかる半導体装置の構造を示す平面図である。 図２０は、実施例にかかる半導体装置の終端構造部の耐圧特性を示す特性図である。 図２１は、従来のＳｉＣ－ＳＢＤの構造を示す説明図である。 図２２は、従来のＳｉＣ－ＳＢＤの構造の別の一例を示す説明図である。 図２３は、従来のＳｉＣ－ＳＢＤの構造の別の一例を示す平面図である。 図２４は、図２３の要部を拡大して示す平面図である。
　以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
　実施の形態１にかかる半導体装置の構造について、ショットキーバリアダイオード（ＳＢＤ）を例に説明する。図１は、実施の形態１にかかる半導体装置の構造を示す説明図である。図１（ａ）には平面レイアウトを示し、図１（ｂ）には図１（ａ）の切断線Ａ－Ａ’における断面構造を示す。図２，３は、図１のＪＴＥ構造の一部を拡大して示す説明図である。図２（ａ）には環状のＪＴＥ構造の直線部１４ａにおける平面レイアウトを拡大して示し（図１（ａ）の矩形枠１３で囲む部分）、図２（ｂ）には図２（ａ）の切断線Ｂ－Ｂ’における断面構造を示す。図３には環状のＪＴＥ構造のコーナー部１４ｂにおける平面レイアウトを拡大して示す（図１（ａ）の矩形枠１４で囲む部分）。
　図１（ａ）に示すように、実施の形態１にかかる半導体装置は、オン状態のときに電流が流れる活性領域１１と、活性領域１１の基体おもて面側の電界を緩和して耐圧を保持する終端構造部１２と、を備える。活性領域１１には、ＳＢＤの素子構造（不図示）が設けられている。活性領域１１と終端構造部１２との境界には、活性領域１１の周囲を囲むようにｐ型ガードリング３が設けられている。終端構造部１２は、活性領域１１の周囲を囲む。終端構造部１２には、不純物濃度の異なる２つのｐ型領域（第２導電型半導体領域（ｐ-型領域４およびｐ--型領域５））と、ｐ-型領域４とｐ--型領域５との間に設けられたｐ型の電界緩和領域（第２導電型中間領域）２０と、からなるＪＴＥ構造が設けられている。
　ｐ型ガードリング３、ｐ-型領域（以下、第１ＪＴＥ領域とする）４、電界緩和領域２０およびｐ--型領域（以下、第２ＪＴＥ領域とする）５は、内側から順に、活性領域１１（例えば半導体チップの中心）を中心とした同心円状に配置されている。また、ｐ型ガードリング３、第１ＪＴＥ領域４、電界緩和領域２０および第２ＪＴＥ領域５は、それぞれ、例えば、４辺の直線部１４ａと、隣り合う直線部１４ａ同士を連結するコーナー部１４ｂとからなる略矩形状の平面形状を有する。第１ＪＴＥ領域４の不純物濃度は、ｐ型ガードリング３の不純物濃度よりも低い。第２ＪＴＥ領域５の不純物濃度は、第１ＪＴＥ領域４の不純物濃度および電界緩和領域２０の平均不純物濃度よりも低い。
　第１，２ＪＴＥ領域４，５は、基体主面に垂直な方向（横方向）および直交する方向（深さ方向）ともに一様な不純物濃度であってもよいし、それぞれ所定の不純物濃度分布を有していてもよい。電界緩和領域２０の平均不純物濃度は、第１ＪＴＥ領域４の不純物濃度よりも高く、かつ第２ＪＴＥ領域５の不純物濃度よりも低い。また、電界緩和領域２０の平均不純物濃度は、第１ＪＴＥ領域４と第２ＪＴＥ領域５との中間の不純物濃度であることが好ましい。電界緩和領域２０の詳細な説明については後述する。このように、終端構造部１２に配置された、ｐ型ガードリング３、第１ＪＴＥ領域４、電界緩和領域２０および第２ＪＴＥ領域５は、外側（チップ外周部側）に配置された領域ほど不純物濃度が低くなっている。
　図１（ｂ）に示すように、ｐ型ガードリング３、第１ＪＴＥ領域４、電界緩和領域２０および第２ＪＴＥ領域５は、それぞれ、炭化珪素基体（半導体チップ）１０のおもて面（ｎ-型ドリフト層２側の表面）の表面層に選択的に設けられている。炭化珪素基体１０とは、ｎ+型炭化珪素基板１のおもて面にｎ-型ドリフト層２となる炭化珪素エピタキシャル層を積層してなるエピタキシャル基板である。ｐ型ガードリング３は、活性領域１１と終端構造部１２との境界に、活性領域１１から終端構造部１２にわたって選択的に設けられている。ｐ型ガードリング３は、活性領域１１におけるｎ-型ドリフト層２とアノード電極８とのショットキー接合の周囲を囲む。
　ＪＴＥ構造は、ｐ型ガードリング３よりも外側に設けられている。具体的には、ＪＴＥ構造を構成する各領域のうち、最も内側（活性領域側）に配置された第１ＪＴＥ領域４は、ｐ型ガードリング３の外側の端部に接する。電界緩和領域２０は、第１ＪＴＥ領域４よりも外側に配置され、かつ第１ＪＴＥ領域４の外側の端部に接する。第２ＪＴＥ領域５は、電界緩和領域２０よりも外側に配置され、かつ電界緩和領域２０の外側の端部に接する。ｐ型ガードリング３、第１ＪＴＥ領域４、電界緩和領域２０および第２ＪＴＥ領域５の深さは、ともに等しくてもよいし、隣接する領域との上記不純物濃度差を満たすように種々調整されていてもよい。
　層間絶縁膜７は、終端構造部１２のＪＴＥ構造（すなわち第１ＪＴＥ領域４、電界緩和領域２０および第２ＪＴＥ領域５）を覆う。すなわち、終端構造部１２のＪＴＥ構造は、層間絶縁膜７によって、アノード電極８と電気的に絶縁されている。層間絶縁膜７の内側端部は、ｐ型ガードリング３上に延在している。アノード電極８は、炭化珪素基体１０のおもて面上に設けられ、ｎ-型ドリフト層２にショットキー接合するとともにｐ型ガードリング３に接する。アノード電極８の端部は、層間絶縁膜７上に延在している。カソード電極９は、炭化珪素基体１０の裏面（ｎ+型カソード層となるｎ+型炭化珪素基板１の裏面）に設けられている。
　次に、電界緩和領域２０について詳細に説明する。図２に示すように、電界緩和領域２０は、ｐ-型領域（以下、第１小領域とする）２１とｐ--型領域（以下、第２小領域とする）２２とを活性領域１１の外周（すなわち活性領域１１と終端構造部１２との境界）の接線方向（以下、単に接線方向（第１方向）とする）Ｙに交互に繰り返し配置してなる。すなわち、電界緩和領域２０は、第１小領域２１と第２小領域２２とを交互に繰り返し配置した並列ｐｎ層とした超接合（ＳＪ：Ｓｕｐｅｒ　Ｊｕｎｃｔｉｏｎ）構造をなす。このため、第１小領域２１と第２小領域２２とはチャージバランスであることが好ましい。
　第１，２小領域２１，２２はともに、第１ＪＴＥ領域４との境界２０ａおよび第２ＪＴＥ領域５との境界２０ｂを対辺とする矩形状の平面形状を有する。第１，２小領域２１，２２はともに、第１ＪＴＥ領域４および第２ＪＴＥ領域５に接する。すなわち、第１小領域２１と第２小領域２２とは、活性領域１１の外周の法線方向（以下、単に法線方向（第２方向または第３方向）とする）Ｘに延びるストライプ状の平面レイアウトで配置されている。第１小領域２１の不純物濃度は、第１ＪＴＥ領域４の不純物濃度とほぼ等しい。第２小領域２２の不純物濃度は、第２ＪＴＥ領域５の不純物濃度とほぼ等しい。
　すなわち、不純物濃度のほぼ等しい第１ＪＴＥ領域４および第１小領域２１と、不純物濃度のほぼ等しい第２ＪＴＥ領域５および第２小領域２２とを櫛歯状に配置した平面レイアウトでＪＴＥ構造が構成されている。第１，２小領域２１，２２は、ともに横方向および深さ方向ともに一様な不純物濃度であってもよいし、それぞれ所定の不純物濃度分布を有していてもよい。図２，３には、第１ＪＴＥ領域４と電界緩和領域２０との境界２０ａと、第２ＪＴＥ領域５と電界緩和領域２０との境界２０ｂとを点線で示す（図４～１６についても同様）。また、図２では、不純物濃度のほぼ等しい領域（第１ＪＴＥ領域４と第１小領域２１、および、第２ＪＴＥ領域５と第２小領域２２）を同じハッチングで示す（図４～１６のＪＴＥ領域および小領域についても同様）。
　ＪＴＥ構造の直線部１４ａにおいて、第１，２小領域２１，２２は、例えば、接線方向Ｙにほぼ同じ幅Ｌ１，Ｌ２を有し、接線方向Ｙにほぼ同じピッチで配置されている。第１，２小領域２１，２２の接線方向Ｙの幅Ｌ１，Ｌ２は、所定の逆方向電圧を印加した時に、終端構造部１２の絶縁破壊耐圧に達する前に、ｐ型ガードリング３とｎ-型ドリフト層２との間のｐｎ接合から外側に伸びる空乏層によって第１，２小領域２１，２２が空乏化する寸法に設定されている。具体的には、第１，２小領域２１，２２は、後述するように第１ＪＴＥ領域４（または第２ＪＴＥ領域５）を形成するためのフォトリソグラフィおよびイオン注入によって形成される（実施の形態４参照）。このため、第１，２小領域２１，２２の接線方向Ｙの各幅Ｌ１，Ｌ２は、第１，２小領域２１，２２を形成するための各イオン注入のドーズ量の比に基づいて決定される。
　具体的には、第１，２小領域２１，２２の接線方向Ｙの各幅Ｌ１，Ｌ２は、次のように決定すればよい。炭化珪素半導体に対するｐ型不純物の拡散係数はほぼ無視できるほど小さいため、第１，２小領域２１，２２の拡散深さｄｊはほぼ等しくなると仮定する。例えば炭化珪素半導体装置の一般的な製造プロセスにおいて、ＪＴＥ構造を構成する各領域は、高加速電圧での複数回のイオン注入（多段イオン注入）および熱拡散処理によって形成される。このため、図２（ｂ）に示すように、第１，２小領域２１，２２の、接線方向Ｙを通る断面における各断面形状は、拡散深さｄｊを例えば０．６μｍ程度とするボックス形状（略正方形状）となる。
　そして、第１，２小領域２１，２２の接線方向Ｙの幅Ｌ１，Ｌ２は、第１小領域２１と第２小領域２２とのチャージバランスをとることで決定される。例えば、第１小領域２１と第２小領域２２との不純物濃度比が１：０．６である場合、接線方向Ｙにおける第１小領域２１の幅Ｌ１と第２小領域２２の幅Ｌ２との比は０．６：１である。このため、第１，２小領域２１，２２の接線方向Ｙの幅Ｌ１，Ｌ２の最低値は、それぞれ、例えば１．５μｍおよび２．５μｍとなる。第１，２小領域２１，２２の接線方向Ｙの幅Ｌ１，Ｌ２の下限値は、フォトリソグラフィの寸法精度によって決定されるため、イオン注入用マスクの開口部の最小幅以上である。
　また、図３に示すように、ＪＴＥ構造のコーナー部１４ｂにおいて、第１，２小領域２１，２２は、例えば、第１，２ＪＴＥ領域４，５との各境界２０ａ，２０ｂを底辺とし、当該コーナー部１４ｂの、曲率半径ｒの円弧形状の中心からの法線方向Ｘに沿った第１，２小領域２１，２２同士の境界を脚とする略台形状の平面形状を有する。すなわち、コーナー部１４ｂにおける第１，２小領域２１，２２は、第１ＪＴＥ領域４との境界２０ａを上底とし、第２ＪＴＥ領域５との境界２０ｂを下底とし、かつ内側（第１ＪＴＥ領域４側）の接線方向Ｙの幅（上底）Ｌ１１，Ｌ１２よりも外側（第２ＪＴＥ領域５側）の接線方向Ｙの幅（下底）Ｌ１３，Ｌ１４が広い。コーナー部１４ｂにおける第１，２小領域２１，２２の、内側の接線方向Ｙの幅Ｌ１１，Ｌ１２は、それぞれ、例えば直線部１４ａにおける第１，２小領域２１，２２の接線方向Ｙの幅Ｌ１，Ｌ２とほぼ等しくてもよい。
　ＪＴＥ構造のコーナー部１４ｂにおいても直線部１４ａと同様に、第１小領域２１と第２小領域２２とがチャージバランスとなるように第１，２小領域２１，２２の寸法が決定される。すなわち、ＪＴＥ構造のコーナー部１４ｂにおいても直線部１４ａと同様に、第１，２小領域２１，２２の不純物濃度比に基づいて第１，２小領域２１，２２の寸法を設定すればよい。また、ＪＴＥ構造のコーナー部１４ｂには直線部１４ａよりも電界が集中するが（特に第２小領域２２側に電界が集中）、第１，２小領域２１，２２の繰り返しピッチを狭くすることにより電界を緩和させることができる。コーナー部１４ｂの曲率半径ｒは、電界緩和領域２０を設けない従来のＪＴＥ構造に比べて大きくする必要があり、例えば１５０μｍ以上であることが好ましい。
　上述したように、電界緩和領域２０は、ほぼ同じ寸法でかつほぼ同じ不純物濃度の第１，２小領域２１，２２をほぼ均等に配置したｐ-型領域である。このため、電界緩和領域２０の平均不純物濃度は、第１ＪＴＥ領域４の不純物濃度と第２ＪＴＥ領域５の不純物濃度との中間の不純物濃度となっている。逆方向電圧印加時、逆方向電圧が上昇するにしたがって法線方向Ｘに順次空乏化が進み、第１ＪＴＥ領域４、電界緩和領域２０および第２ＪＴＥ領域５の順に空乏化される。このとき、第１ＪＴＥ領域４の不純物濃度と電界緩和領域２０の平均不純物濃度との差は電界緩和領域２０を設けない従来のＪＴＥ構造の第１，２ＪＴＥ領域間の不純物濃度差よりも小さいため、第１ＪＴＥ領域４と第２ＪＴＥ領域５との間での電界集中は電界緩和領域２０を設けない従来のＪＴＥ構造に比べて緩和される。
　以上、説明したように、実施の形態１によれば、第１ＪＴＥ領域と第２ＪＴＥ領域との間に、第１，２ＪＴＥ領域それぞれと略同じ不純物濃度の第１，２小領域を接線方向に交互に繰り返し配置してなる電界緩和領域を設けることで、第１ＪＴＥ領域と第２ＪＴＥ領域との間の不純物濃度勾配を、電界緩和領域を設けない場合に比べて小さくすることができる。これにより、第１ＪＴＥ領域と第２ＪＴＥ領域との間の電界を緩和することができ、終端構造部の外周部での絶縁破壊強度を高くすることができる。したがって、終端構造部の耐圧を向上させることができる。
（実施の形態２）
　次に、実施の形態２にかかる半導体装置の構造について説明する。図４は、実施の形態２にかかる半導体装置の構造を示す平面図である。図４には、図１（ａ）のＪＴＥ構造の直線部における平面レイアウトを拡大して示す（矩形枠１３で囲む部分）。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、第１小領域２３と第２小領域２４との境界が曲線状をなす平面形状で第１，２小領域２３，２４を設けている点である。
　具体的には、第１小領域２３は、第１ＪＴＥ領域４との境界１０ａから外側に向う法線方向Ｘに沿って第２ＪＴＥ領域５側に向うにつれて接線方向Ｙの幅Ｌ２１が狭くなり、かつ第２ＪＴＥ領域５に点接触する凸形状（図４では円弧状）の平面形状を有する。第２小領域２４は、接線方向Ｙに隣り合う第１小領域２３間に位置し、法線方向Ｘに沿って第２ＪＴＥ領域５側に向うにつれて接線方向Ｙの幅Ｌ２２が広くなり幅Ｌ２４（Ｌ２４＞Ｌ２１）となる平面形状（図４では円弧部を有する略台形状の平面形状）を有する。すなわち、第１小領域２３の内側の接線方向Ｙの幅Ｌ２１と、第２小領域２４の内側の接線方向Ｙの幅Ｌ２２との総和は、第２小領域２４の外側の接線方向Ｙの幅Ｌ２４とほぼ等しい。
　したがって、第１小領域２３は、活性領域１１側から外側へ向う方向に、第１小領域２３と第２小領域２４との境界の曲率に応じた割合で減少する不純物濃度分布を有する。一方、第２小領域２４は、第１小領域２３とのチャージバランスを取った状態で、活性領域１１側から外側へ向う方向に増加する不純物濃度分布を有する。また、第１小領域２３と第２ＪＴＥ領域５とはほぼ線接触となる。このため、電界緩和領域２０の、第２ＪＴＥ領域５側の平均不純物濃度は第２ＪＴＥ領域５の不純物濃度とほぼ等しく、第２ＪＴＥ領域５と電界緩和領域２０との境界２０ｂでの電界が緩和される。
　以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、第１，２小領域の平面形状を種々変更することによって第１ＪＴＥ領域と第２ＪＴＥ領域との間の不純物濃度勾配を制御することができる。
（実施の形態３）
　次に、実施の形態３にかかる半導体装置の構造について説明する。図５は、実施の形態３にかかる半導体装置の構造を示す説明図である。図６は、図５のＪＴＥ構造の不純物濃度分布を示す説明図である。図５（ａ），６（ａ）には図１（ａ）のＪＴＥ構造の直線部１４ａにおける平面レイアウトを拡大して示し（矩形枠１３で囲む部分）、図５（ｂ）にはＪＴＥ構造の断面構造を拡大して示す（図１（ｂ）の矩形枠１５で囲む部分）。図６（ｂ）には図６（ａ）のＪＴＥ構造の不純物濃度分布を示す。実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、電界緩和領域２０の平均不純物濃度分布が活性領域１１側から外側に向う方向に一定の割合で減少するように第１，２小領域２５，２６を設けている点である。
　具体的には、図５（ａ），６（ａ）に示すように、第１小領域２５は、第１ＪＴＥ領域４との境界２０ａを上底とし、第２ＪＴＥ領域５との境界２０ｂを下底とし、かつ内側（第１ＪＴＥ領域４側）の接線方向Ｙの幅（上底）Ｌ３１よりも外側（第２ＪＴＥ領域５側）の接線方向Ｙの幅（下底）Ｌ３３を狭くした略台形状の平面形状を有する。第２小領域２６は、第１ＪＴＥ領域４との境界２０ａを上底とし、第２ＪＴＥ領域５との境界２０ｂを下底とし、かつ内側の接線方向Ｙの幅（上底）Ｌ３２よりも外側の接線方向Ｙの幅（下底）Ｌ３４を広くした略台形状の平面形状を有する。図示省略するが、コーナー部１４ｂにおける第１，２小領域２５，２６の平面形状は、実施の形態１と同様に、コーナー部１４ｂの円弧形状の曲率に基づいた略台形状となる。また、第１，２小領域２５，２６の寸法は、実施の形態１と同様に、第１小領域２５と第２小領域２６とがチャージバランスとなるように決定すればよい。
　このような平面形状で第１，２小領域２５，２６を配置することにより、電界緩和領域２０の平均不純物濃度は、第１ＪＴＥ領域４側の部分が第１ＪＴＥ領域４の不純物濃度に近い値となり、第２ＪＴＥ領域５側の部分が第２ＪＴＥ領域５の不純物濃度に近い値となる。また、図６（ｂ）に示すように、電界緩和領域２０の平均不純物濃度分布は、活性領域１１側から外側に向う方向に一定の割合で減少した分布となる。このため、第１ＪＴＥ領域４と電界緩和領域２０との境界２０ａ、および、第２ＪＴＥ領域５と電界緩和領域２０との境界２０ｂでの電界を緩和させることができる。
　また、電界緩和領域２０の平均不純物濃度分布の勾配をより緩やかにすることが好ましい。その理由は、活性領域１１側から外側に向う方向に、より少ない不純物濃度差で徐々に不純物濃度を減少させることができるため、電界緩和領域２０での電界をより緩和することができるからである。一方、電界緩和領域２０の平均不純物濃度分布の勾配を緩やかにするほど、電界緩和領域２０の法線方向Ｘの幅が広くなるため、小型化の妨げとなる。したがって、許容される寸法範囲内で可能な限り、電界緩和領域２０の平均不純物濃度分布の勾配を緩やかにすることが好ましい。
　また、終端構造部１２の、より電界が集中する内側部分での電界を緩和する構成としてもよい。具体的には、第１ＪＴＥ領域４と電界緩和領域２０との境界２０ａには、外側に位置する第２ＪＴＥ領域５と電界緩和領域２０との境界２０ｂよりも電界が集中する。このため、第２ＪＴＥ領域５との不純物濃度差よりも第１ＪＴＥ領域４との不純物濃度差が小さくなるように、電界緩和領域２０の平均不純物濃度分布の勾配を設定してもよい。
　以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。
（実施の形態４）
　次に、実施の形態４にかかる半導体装置の製造方法として、実施の形態３にかかる半導体装置の製造方法について図１，７，８を参照しながら説明する。図７，８は、実施の形態４にかかる半導体装置の製造途中の状態を示す断面図である。図７（ａ）には製造途中の平面構造を示す。図７（ｂ）には図７（ａ）の切断線Ｃ－Ｃ’における断面構造を示し、図７（ｃ）には図７（ａ）の切断線Ｄ－Ｄ’における断面構造を示す。切断線Ｃ－Ｃ’は、法線方向Ｘに平行で、かつ第２小領域２６の形成領域を通る切断線である。切断線Ｄ－Ｄ’は、法線方向Ｘに平行で、かつ第１小領域２５を通る切断線である。図８（ａ）、８（ｂ）にはそれぞれ製造途中の平面構造および断面構造を示す。
　まず、所定の不純物濃度を有する所定厚さのｎ+型炭化珪素基板（半導体ウエハ）１を用意する。次に、ｎ+型炭化珪素基板１のおもて面にｎ-型ドリフト層２となる炭化珪素エピタキシャル層を成長させることによりエピタキシャルウエハ（炭化珪素基体１０）を作製する。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、活性領域１１の周囲を囲む終端構造部１２において、炭化珪素基体１０のおもて面（ｎ-型ドリフト層２側の表面）の表面層に、活性領域１１の周囲を囲む例えば環状の平面形状でｐ型ガードリング３を選択的に形成する。
　次に、図７に示すように、炭化珪素基体１０のおもて面に、第１ＪＴＥ領域４および第１小領域２５の形成領域が開口した例えばレジスト材または酸化膜（ＳｉＯ2）からなる第１イオン注入用マスク３１を形成する。次に、第１イオン注入用マスク３１をマスクとして例えばアルミニウム（Ａｌ）などのｐ型不純物を第１イオン注入することにより、ｎ-型ドリフト層２の表面層に、第１ＪＴＥ領域４および第１小領域２５をそれぞれ選択的に形成する。次に、第１イオン注入用マスク３１を除去する。
　次に、図８に示すように、ｎ-型ドリフト層２の表面に、第１，２ＪＴＥ領域４，５および第１，２小領域２５，２６の形成領域が開口した例えばレジスト材または酸化膜からなる第２イオン注入用マスク３２を形成する。次に、第２イオン注入用マスク３２をマスクとして例えばアルミニウムなどのｐ型不純物を第２イオン注入することにより、ｎ-型ドリフト層２の表面層に、第２ＪＴＥ領域５および第２小領域２６をそれぞれ選択的に形成する。また、この第２イオン注入により、すでに形成されている第１ＪＴＥ領域４および第１小領域２５が高不純物濃度化される。
　このように第１イオン注入用マスク３１によって第２小領域２６の形成領域を覆うことで、略台形状の平面形状を有する第１，２小領域２５，２６を容易に形成することができる。また、２回のイオン注入（第１，２イオン注入）により、２段階に不純物濃度が減少した２層構造（第１，２ＪＴＥ領域４，５）のＪＴＥ構造が形成されるとともに、不純物濃度の異なる第１，２小領域２５，２６からなる電界緩和領域２０を形成することができる。すなわち、活性領域１１側から外側に向う方向に一定の割合で減少する平均不純物濃度分布を有する電界緩和領域２０が形成される。次に、第２イオン注入用マスク３２を除去した後、その後の一般的な製造プロセス工程（例えば層間絶縁膜７、アノード電極８およびカソード電極９の形成）を行うことにより、図１，７，８に示すＳＢＤが完成する。
　上述した実施の形態４にかかる半導体装置の製造方法において、電界緩和領域２０を構成する第１，２小領域の平面形状は、第１イオン注入用マスク３１のパターンによって種々変更可能である。すなわち、実施の形態４を適用して、略矩形状や曲線部をもつ平面形状で第１，２小領域を形成することにより、実施の形態１，２にかかる半導体装置を作製することができる。
　以上、説明したように、実施の形態４によれば、実施の形態１～３と同様の効果を得ることができる。
（実施の形態５）
　次に、実施の形態５にかかる半導体装置の構造について説明する。図９は、実施の形態５にかかる半導体装置の構造を示す説明図である。図９（ａ）にはＪＴＥ構造の直線部における平面レイアウトを示し、図９（ｂ）にはＪＴＥ構造の断面構造を拡大して示す。実施の形態５にかかる半導体装置が実施の形態３にかかる半導体装置と異なる点は、第２ＪＴＥ領域５よりも外側に、第２ＪＴＥ領域５の外側の端部に接する第２電界緩和領域４０を設けている点である。すなわち、ｐ型ガードリング３、第１ＪＴＥ領域４、電界緩和領域（以下、第１電界緩和領域とする）２０、第２ＪＴＥ領域５および第２電界緩和領域４０は、内側から順に、活性領域１１を中心とした同心円状に配置されている。
　第２電界緩和領域４０は、ｐ--型領域（以下、第３小領域とする）４１とｎ-型領域（以下、第４小領域とする）４２とを接線方向Ｙに交互に繰り返し配置してなる。すなわち、第２電界緩和領域４０は、第３小領域４１と第４小領域４２とを交互に繰り返し配置した並列ｐｎ層としたＳＪ構造をなす。このため、第３小領域４１と第４小領域４２とはチャージバランスであることが好ましい。第３小領域４１の不純物濃度は、第２ＪＴＥ領域５の不純物濃度とほぼ等しい。第４小領域４２の不純物濃度は、ｎ-型ドリフト層２の不純物濃度とほぼ等しい。第２電界緩和領域４０の平均不純物濃度は、第２ＪＴＥ領域５の不純物濃度よりも低い。
　具体的には、第３小領域４１は、第１小領域２５と同様の平面形状を有する。すなわち、第３小領域４１は、第１ＪＴＥ領域４との境界２０ａを上底とし、第２ＪＴＥ領域５との境界２０ｂを下底とし、かつ内側（第２ＪＴＥ領域５側）の接線方向Ｙの幅（上底）よりも外側（チップ外周部側）の接線方向Ｙの幅（下底）を狭くした略台形状の平面形状を有する。第４小領域４２は、第２小領域２６と同様の平面形状を有する。すなわち、第４小領域４２は、第１ＪＴＥ領域４との境界２０ａを上底とし、第２ＪＴＥ領域５との境界２０ｂを下底とし、かつ内側の接線方向Ｙの幅（上底）よりも外側の接線方向Ｙの幅（下底）を広くした略台形状の平面形状を有する。これにより、第２電界緩和領域４０の平均不純物濃度は、第２ＪＴＥ領域５側の部分が第２ＪＴＥ領域５の不純物濃度に近い値となり、チップ外周部側の部分がｎ-型ドリフト層２の不純物濃度に近い値となる。また、第２電界緩和領域４０の平均不純物濃度分布は、第１電界緩和領域２０と同様に、活性領域１１側から外側に向う方向に一定の割合で減少した分布となる。
　図示省略するが、コーナー部１４ｂにおける第３，４小領域４１，４２の平面形状は、実施の形態１と同様に、コーナー部１４ｂの円弧形状の曲率に基づいた略台形状となる。また、第３，４小領域４１，４２の寸法は、実施の形態１と同様に、第３小領域４１と第４小領域４２とがチャージバランスとなるように決定すればよい。
　実施の形態５にかかる半導体装置の製造方法は、例えば、実施の形態４にかかる半導体装置の製造方法において、第１，２ＪＴＥ領域４，５および第１～３小領域２５，２６，４１の形成領域が開口した例えばレジスト材または酸化膜からなる第２イオン注入用マスクを形成すればよい。実施の形態５にかかる半導体装置の製造方法の、第２イオン注入用マスク以外の条件は、実施の形態４と同様である。
　以上、説明したように、実施の形態５によれば、実施の形態１～４と同様の効果を得ることができる。また、実施の形態５によれば、第２ＪＴＥ領域の外側に第２電界緩和領域を設けることにより、第２ＪＴＥ領域と第２電界緩和領域との境界での電界を緩和させることができる。このため、終端構造部での電界をさらに緩和することができる。
（実施の形態６）
　次に、実施の形態６にかかる半導体装置の構造について説明する。図１０は、実施の形態６にかかる半導体装置の構造を示す説明図である。図１０（ａ）にはＪＴＥ構造の直線部における平面レイアウトを示し、図１０（ｂ）にはＪＴＥ構造の断面構造を拡大して示す。実施の形態６にかかる半導体装置が実施の形態５にかかる半導体装置と異なる点は、第２電界緩和領域４０よりも外側に、さらに第３ＪＴＥ領域（ｐ---型領域）６および第３電界緩和領域５０を設けている点である。具体的には、ｐ型ガードリング３、第１ＪＴＥ領域４、第１電界緩和領域２０、第２ＪＴＥ領域５、第２電界緩和領域４０、第３ＪＴＥ領域６および第３電界緩和領域５０を、内側から順に、活性領域１１を中心とした同心円状に配置している。
　第２電界緩和領域４０の構成は、第１電界緩和領域２０と同様である。すなわち、第２電界緩和領域４０の平均不純物濃度は、内側に隣接する第２ＪＴＥ領域５の不純物濃度よりも低く、かつ外側に隣接する第３ＪＴＥ領域６の不純物濃度よりも高い。具体的には、第２電界緩和領域４０は、第３小領域４１と第４小領域４３とを接線方向Ｙに交互に繰り返し配置してなる。第３小領域４１の構成は、実施の形態５と同様である。第４小領域４３の不純物濃度は、第３ＪＴＥ領域６の不純物濃度とほぼ等しい。第４小領域４３の不純物濃度以外の構成は、実施の形態５の第４小領域と同様である。
　第３電界緩和領域５０は、第３ＪＴＥ領域６よりも外側に配置され、第３ＪＴＥ領域６の外側の端部に接する。第３電界緩和領域５０は、ｐ---型領域（以下、第５小領域とする）５１とｎ-型領域（以下、第６小領域とする）５２とを接線方向Ｙに交互に繰り返し配置してなる。すなわち、第３電界緩和領域５０は、第５小領域５１と第６小領域５２とを交互に繰り返し配置した並列ｐｎ層としたＳＪ構造をなす。このため、第５小領域５１と第６小領域５２とはチャージバランスであることが好ましい。第５小領域５１の不純物濃度は、第３ＪＴＥ領域６の不純物濃度とほぼ等しい。第６小領域５２の不純物濃度は、ｎ-型ドリフト層２の不純物濃度とほぼ等しい。第３電界緩和領域５０の平均不純物濃度は、第３ＪＴＥ領域６の不純物濃度よりも低い。
　具体的には、第５小領域５１は、第１小領域２５と同様の平面形状を有する。すなわち、第５小領域５１は、第１ＪＴＥ領域４との境界２０ａを上底とし、第２ＪＴＥ領域５との境界２０ｂを下底とし、かつ内側（第３ＪＴＥ領域６側）の接線方向Ｙの幅（上底）よりも外側（チップ外周部側）の接線方向Ｙの幅（下底）を狭くした略台形状の平面形状を有する。第６小領域５２は、第２小領域２６と同様の平面形状を有する。すなわち、第６小領域５２は、第１ＪＴＥ領域４との境界２０ａを上底とし、第２ＪＴＥ領域５との境界２０ｂを下底とし、かつ内側の接線方向Ｙの幅（上底）よりも外側の接線方向Ｙの幅（下底）を広くした略台形状の平面形状を有する。これにより、第３電界緩和領域５０の平均不純物濃度は、第３ＪＴＥ領域６側の部分が第３ＪＴＥ領域６の不純物濃度に近い値となり、チップ外周部側の部分がｎ-型ドリフト層２の不純物濃度に近い値となる。また、第３電界緩和領域５０の平均不純物濃度分布は、第１電界緩和領域２０と同様に、活性領域１１側から外側に向う方向に一定の割合で減少した分布となる。
　図示省略するが、コーナー部１４ｂにおける第５，６小領域５１，５２の平面形状は、実施の形態１と同様に、コーナー部１４ｂの円弧形状の曲率に基づいた略台形状となる。また、第５，６小領域５１，５２の寸法は、実施の形態１と同様に、第５小領域５１と第６小領域５２とがチャージバランスとなるように決定すればよい。
　実施の形態６にかかる半導体装置の製造方法は、例えば、実施の形態５にかかる半導体装置の製造方法において２回のイオン注入（第１，２イオン注入）に続けてさらに第３イオン注入を行えばよい。具体的には、１，２回目のイオン注入を実施の形態５と同様に行う。次に、第１，２ＪＴＥ領域４，５および第１～５小領域２５，２６，４１，４３，５１の形成領域が開口した例えばレジスト材または酸化膜からなる第３イオン注入用マスクを用いて第３イオン注入を行う。この３回のイオン注入（第１～３イオン注入）により、３段階に不純物濃度が減少した３層構造（第１～３ＪＴＥ領域４～６）のＪＴＥ構造が形成されるとともに、各第１～３ＪＴＥ領域４～６の外側にそれぞれ第１～３電界緩和領域２０，４０，５０を形成することができる。実施の形態６にかかる半導体装置の製造方法の、第３イオン注入以外の条件は、実施の形態５と同様である。
　以上、説明したように、実施の形態６によれば、実施の形態１～５と同様の効果を得ることができる。また、実施の形態６によれば、ＪＴＥ領域および電界緩和領域の個数を増やすことにより、ＪＴＥ構造を構成するｐ型領域を形成する際のイオン注入精度（ドーズ量、拡散深さ）に対する終端構造部の耐圧のマージンを拡大することができる。さらにＪＴＥ領域および電界緩和領域の個数を増やすことも可能であるが、フォトリソグラフィおよびイオン注入の工程数が増加することを考慮すると２層構造または３層構造のＪＴＥ構造とすることが実用的であると推測される。
（実施の形態７）
　次に、実施の形態７にかかる半導体装置の構造について説明する。図１９Ａ～１９Ｃは、実施の形態７にかかる半導体装置の構造を示す平面図である。実施の形態７にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、電界緩和領域２０を法線方向Ｘに複数区分に等分し（ここでは４つ、内側から外側へ向って符号６１～６４を付す）、各区分６１～６４にそれぞれ接線方向Ｙの幅が異なる第１小領域２１，２２を配置した点である。電界緩和領域２０は、接線方向Ｙにユニット（単位領域）部６０に分割され、当該ユニット部６０の平面レイアウトを基本パターンとして接線方向Ｙに繰り返し配置した平面レイアウトを有する。ユニット部６０には、区分６１～６４それぞれの、接線方向Ｙに隣り合う１組の第１，２小領域２１，２２が含まれる。すなわち、ユニット部６０は、接線方向Ｙに隣り合う１組の第１，２小領域２１，２２を法線方向Ｘに隣接する組分（層数分：点線矩形枠で囲む部分）含んでいる。
　区分６１～６４の各第１小領域２１の接線方向Ｙの幅Ｌ４１～Ｌ４４は、外側に配置された区分の第１小領域ほど狭くなっている。区分６１～６４の各第２小領域２２の接線方向Ｙの幅Ｌ５１～Ｌ５４は、外側に配置された区分の第２小領域ほど広くなっている。１つのユニット部６０の内部において、各区分６１～６４ともに、接線方向Ｙに隣り合う１組の第１，２小領域２１，２２の接線方向Ｙの幅の総和（すなわちユニット部６０の接線方向Ｙの幅）Ｌ５０が等しく、ユニット部６０の平面形状が略矩形状となるようにユニット部６０に配置される。すなわち、ユニット部６０の接線方向Ｙの一方の端部６０ａ上には、ユニット部６０の内部のすべての第１小領域２１の接線方向Ｙの一方の端部が位置する。ユニット部６０の接線方向Ｙの他方の端部６０ｂ上には、ユニット部６０の内部のすべての第２小領域２２の接線方向Ｙの一方の端部が位置する。すなわち、第１小領域２１は、ユニット部６０の中央側に位置する接線方向Ｙの他方の端部側で、外側に向うにつれて階段状に幅Ｌ４１～Ｌ４４が狭くなっている。第２小領域２２は、ユニット部６０の中央側に位置する接線方向Ｙの他方の端部側で、外側に向うにつれて階段状に幅Ｌ５１～Ｌ５４が広くなっている。
　第１ＪＴＥ領域４の不純物濃度をｎp1とし、第２ＪＴＥ領域５の不純物濃度ｎp2をとした場合、各区分６１～６４それぞれの平均不純物濃度Ｎｐは、下記（２）式と等価となる。Ｙ１，Ｙ２は、それぞれ区分６１～６４の第１，２小領域２１，２２の接線方向Ｙの幅である。すなわち、区分６１の平均不純物濃度Ｎｐを算出する場合、Ｙ１，Ｙ２はそれぞれ区分６１の第１，２小領域２１，２２の接線方向Ｙの幅Ｌ４１，Ｌ５１である。上述したように、区分６１～６４の各第１小領域２１の接線方向Ｙの幅Ｌ４１～Ｌ４４は外側に配置された区分ほど狭く、各第２小領域２２の接線方向Ｙの幅Ｌ５１～Ｌ５４は外側に配置された区分ほど広い。このため、区分６１～６４の平均不純物濃度Ｎｐは外側に配置された区分ほど低く、ユニット部６０の平均不純物濃度は外周に向って低くなっている。
　Ｎｐ＝（（Ｙ１×ｎp1）＋（Ｙ２×ｎp2））／（Ｙ１＋Ｙ２）・・・（２）
　図１９Ｂ，１９Ｃに、実施の形態７にかかる半導体装置の変形例を示す。図１９Ｂ，１９Ｃに示すように、１つのユニット部６０内の第１，２小領域２１，２２をさらに接線方向Ｙに分割してもよい。具体的には、１つのユニット部６０内に、区分ごとに、図１９Ａの第１，２小領域２１，２２の幅Ｙ１，Ｙ２をそれぞれ分割数で割った幅を有する１組の第１，２小領域２１，２２が接線方向Ｙに分割数分だけ繰り返し配置されている。図１９Ｂには、１つのユニット部６０内のすべての第１，２小領域２１，２２をそれぞれ接線方向Ｙに２分割した場合を示す。図１９Ｃには、図１９Ｂのユニット部６０においてさらに区分６２，６３を接線方向Ｙに２分割（すなわち図１９Ａのユニット部６０を接線方向Ｙに４分割）した場合を示す。第１，２小領域２１，２２を接線方向Ｙに分割したとしても、ユニット部６０内の区分６１～６４ごとの第１，２小領域２１，２２それぞれの総面積はかわらないため、図１９Ｂ，１９Ｃのユニット部６０の平均不純物濃度は図１９Ａのユニット部６０と同じである。ユニット部６０の接線方向Ｙの分割数は、フォトエッチング工程のプロセス限界で決まる。ユニット部６０の内部の区分６１～６４ごとの接線方向Ｙの分割数を最適化し、第１，２小領域２１，２２の接線方向Ｙの幅を狭くすることが好ましい。例えば、区分６１～６４の内部の、接線方向Ｙに隣り合う１組の第１小領域２１および第２小領域２２のすべての組が同一の平均不純物濃度を有するように、第１小領域２１または第２小領域２２はプロセス限界の限界値の微少領域に分割されることが好ましい。これによって、接線方向Ｙに隣り合う１組の第１，２小領域２１，２２のすべての組をほぼ同じ平均不純物濃度に近づけることができ、電界強度が緩和される。
　実施の形態７を実施の形態２，３に適用し、略矩形状以外の平面形状を有するユニット部を配置してもよい。また、実施の形態７を実施の形態５，６に適用し、実施の形態７の電界緩和領域２０の構成を備えた第２，３電界緩和領域をさらに配置してもよい。
　以上、説明したように、実施の形態７によれば、実施の形態１～６と同様の効果を得ることができる。
（実施の形態８）
　次に、実施の形態８にかかる半導体装置の構造について説明する。図１１は、実施の形態８にかかる半導体装置の構造を示す平面図である。図１１には、図１（ａ）のＪＴＥ構造の直線部における平面レイアウトを拡大して示す（矩形枠１３で囲む部分）。実施の形態８にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、第１小領域２７をメッシュ状の平面パターンで配置することによって、電界緩和領域２０の、活性領域１１側から外側へ向って減少する平均不純物濃度分布の減少量を調整している点である。
　具体的には、図１１に示すように、第１小領域２７は、メッシュ状の平面パターンで配置されている。電界緩和領域２０の、第１小領域２７以外の部分に、第２小領域２８が配置されている。すなわち、複数の第２小領域２８は、マトリクス状に配置されている。各第２小領域２８の接線方向Ｙの幅Ｌ３はすべてほぼ等しい。第２小領域２８の法線方向Ｘの幅Ｌ５は、第２ＪＴＥ領域５側に配置された第２小領域２８ほど広くなっている。また、各第２小領域２８は、例えば、接線方向Ｙに平行にかつ等間隔Ｌ４に配置され、法線方向Ｘに平行にかつ等間隔Ｌ６に配置されている。
　このように第２小領域２８を配置することにより、活性領域１１側から外側に向うにしたがって、電界緩和領域２０における第１小領域２７の占有面積が小さくなり、第２小領域２８の占有面積が大きくなる。これによって、電界緩和領域２０の平均不純物濃度分布は、活性領域１１側から外側に向う方向に減少した分布となる。接線方向Ｙに隣り合う第２小領域２８間の間隔Ｌ４および法線方向Ｘに隣り合う第２小領域２８間の間隔Ｌ６は、終端構造部１２の絶縁破壊耐圧に達する前に、第２小領域２８から伸びる空乏層同士が接する距離であることが好ましい。
　図示省略するが、コーナー部１４ｂにおける第２小領域２８の平面形状は、実施の形態１と同様に、コーナー部１４ｂの円弧形状の曲率に基づいた略台形状となり、第１小領域２７の平面形状は略台形状の第２小領域２８を囲むメッシュ状となる。上述した構成の電界緩和領域２０は、実施の形態１と同様に、第１，２小領域２７，２８をそれぞれ法線方向Ｘに延びるストライプ状に配置した状態とほぼ等価な構成となる。このため、第１，２小領域２７，２８の各寸法は、実施の形態１と同様に、第１，２小領域２７，２８を形成するための各イオン注入のドーズ量の比に基づいて決定することができる。
　以上、説明したように、実施の形態８によれば、実施の形態１～４と同様の効果を得ることができる。
（実施の形態９）
　次に、実施の形態９にかかる半導体装置の構造について説明する。図１２は、実施の形態９にかかる半導体装置の構造を示す平面図である。図１２には、図１（ａ）のＪＴＥ構造の直線部における平面レイアウトを拡大して示す（矩形枠１３で囲む部分）。実施の形態９にかかる半導体装置が実施の形態８にかかる半導体装置と異なる点は、第１小領域２９をマトリクス状の平面パターンで配置することによって、電界緩和領域２０の、活性領域１１側から外側へ向って減少する平均不純物濃度分布の減少量を調整している点である。
　具体的には、図１２に示すように、複数の第１小領域２９は、マトリクス状に配置されている。各第１小領域２９の接線方向Ｙの幅Ｌ７はすべてほぼ等しい。第１小領域２９の法線方向Ｘの幅Ｌ８は、第２ＪＴＥ領域５側に配置された第１小領域２９ほど狭くなっている。また、各第１小領域２９は、例えば、接線方向Ｙに平行にかつ等間隔Ｌ９に配置され、法線方向Ｘに平行にかつ等間隔Ｌ１０に配置されている。電界緩和領域２０の、第１小領域２９の以外の部分に、第２小領域３０が配置されている。すなわち、複数の第２小領域３０は、第１小領域２９を囲むメッシュ状に配置されている。
　このように第１小領域２９を配置することにより、活性領域１１側から外側に向うにしたがって、電界緩和領域２０における第１小領域２９の占有面積が小さくなり、第２小領域３０の占有面積が大きくなる。これによって、電界緩和領域２０の平均不純物濃度分布は、活性領域１１側から外側に向う方向に減少した分布となる。接線方向Ｙに隣り合う第１小領域２９間の間隔Ｌ９および法線方向Ｘに隣り合う第１小領域２９間の間隔Ｌ１０は、終端構造部１２の絶縁破壊耐圧に達する前に、第１小領域２９から伸びる空乏層同士が接する距離であることが好ましい。
　図示省略するが、コーナー部１４ｂにおける第１小領域２９の平面形状は、実施の形態１と同様に、コーナー部１４ｂの円弧形状の曲率に基づいた略台形状となり、第２小領域３０の平面形状は略台形状の第１小領域２９を囲むメッシュ状となる。実施の形態９においても、電界緩和領域２０は、実施の形態８と同様に、第１，２小領域２９，３０をそれぞれ法線方向Ｘに延びるストライプ状に配置した状態とほぼ等価な構成となる。このため、実施の形態８と同様に第１，２小領域２９，３０の各寸法を決定することができる。
　以上、説明したように、実施の形態９によれば、実施の形態１～４と同様の効果を得ることができる。
（実施の形態１０）
　次に、実施の形態１０にかかる半導体装置の構造について説明する。図１３は、実施の形態１０にかかる半導体装置の構造を示す平面図である。図１３には、図１（ａ）のＪＴＥ構造の直線部における平面レイアウトを拡大して示す（矩形枠１３で囲む部分）（図１４～１６においても同様）。実施の形態１０にかかる半導体装置が実施の形態９にかかる半導体装置と異なる点は、第２ＪＴＥ領域５側に配置された第１小領域２９ほど、第１小領域２９の接線方向Ｙの幅Ｌ７を狭くしている点である。第１小領域２９の平面形状は例えば接線方向Ｙに延びる直線状とする。各第１小領域２９の法線方向Ｘの幅Ｌ８は例えばすべて等しい。接線方向Ｙに隣り合う第１小領域２９は例えば等間隔Ｌ９に配置されている。
　このように第２ＪＴＥ領域５側に配置された第１小領域２９ほど、第１小領域２９の接線方向Ｙの幅Ｌ７を狭くすることで、実施の形態９と同様に、活性領域１１側から外側に向うにしたがって、電界緩和領域２０における第１小領域２９の占有面積が小さくなる。このため、電界緩和領域２０の平均不純物濃度分布を調整することができる。また、第２小領域３０の、接線方向Ｙに隣り合う第１小領域２９間に挟まれた部分３０ａ同士は法線方向Ｘに対向しない。すなわち、法線方向Ｘに隣り合う第１小領域２９同士の接線方向Ｙの端部２９ａ，２９ｂが法線方向Ｘに対向しないように、第１小領域２９を配置することができる。これにより、局所的に電界が集中することを回避することができ、終端構造部１２において十分な耐圧を確保することができる。
　実施の形態１０にかかる半導体装置の別の一例について説明する。図１４～１６は、実施の形態１０にかかる半導体装置の構造の別の一例を示す平面図である。図１４に示すように、第２ＪＴＥ領域５側に配置された第１小領域２９ほど、法線方向Ｘに隣り合う第１小領域２９間の間隔Ｌ１０を広くしてもよい。この場合、第１小領域２９の平面形状は例えば接線方向Ｙに延びる直線状とする。各第１小領域２９の接線方向Ｙの幅Ｌ７は例えばすべて等しい。各第１小領域２９の法線方向Ｘの幅Ｌ８は例えばすべて等しい。
　また、図１５に示すように、第２ＪＴＥ領域５側に配置された第１小領域２９ほど、第１小領域２９の法線方向Ｘの幅Ｌ８を狭くしてもよい。この場合、第１小領域２９の平面形状は、第１ＪＴＥ領域４側に配置された第１小領域２９ほど例えば矩形状となり、第２ＪＴＥ領域５側に配置された第１小領域２９ほど直線状となる。各第１小領域２９の接線方向Ｙの幅Ｌ７は例えばすべて等しい。法線方向Ｘに隣り合う第１小領域２９は例えば等間隔Ｌ１０に配置される。電界緩和領域２０の、第２ＪＴＥ領域５側の部分は比較的広い幅Ｌ１０ａで第１小領域２９が配置されていない領域となる。
　また、図１６に示すように、第２ＪＴＥ領域５側に配置された第１小領域２９ほど、第１小領域２９の接線方向Ｙの幅Ｌ７および法線方向Ｘの幅Ｌ８をそれぞれ狭くし、かつ接線方向Ｙに隣り合う第１小領域２９間の間隔Ｌ９を広げてもよい。この場合、電界緩和領域２０の、第２ＪＴＥ領域５側の部分は比較的広い幅Ｌ１０ａで第１小領域２９が配置されていない領域となる。図１４～１６に示す実施の形態１０にかかる半導体装置の別の一例の、第１小領域２９の平面パターン以外の構成は、図１３に示す実施の形態１０にかかる半導体装置と同様である。これら図１４～１６に示す実施の形態１０にかかる半導体装置の別の一例においても、図１３に示す実施の形態１０にかかる半導体装置と同様の効果を奏する。また、実施の形態１０を実施の形態８に適用し、第１小領域と第２小領域との配置を逆転させた構成としてもよい。
　以上、説明したように、実施の形態１０によれば、実施の形態４，８，９と同様の効果を得ることができる。
（実施の形態１１）
　次に、実施の形態１１にかかる半導体装置の構造について説明する。図１７Ａ，１７Ｂは、実施の形態１１にかかる半導体装置の構造を示す説明図である。図１７Ａ，１７Ｂにはともに（ａ）にＪＴＥ構造の直線部１４ａにおける平面レイアウトを示し、（ｂ）にそれぞれ（ａ）の切断線Ｅ－Ｅ’および切断線Ｆ－Ｆ’における不純物濃度分布を示す。実施の形態１１にかかる半導体装置が実施の形態８にかかる半導体装置と異なる点は、マトリクス状に配置した第２小領域２８の法線方向Ｘに隣り合う間隔Ｌ６を、外側に配置されるほど狭くする点である。
　図１７Ａに示すように、第２小領域２８の法線方向Ｘの幅Ｌ５は、外側に配置された第２小領域２８ほど広い。接線方向Ｙに隣り合う第２小領域２８間の間隔Ｌ４は、内側から外側へ向って一定である。そして、電界緩和領域２０を法線方向Ｘに複数に区分し（ここでは４つ、内側から外側へ向って符号６１～６４を付す）、各区分６１～６４それぞれに、第２小領域２８と、当該第２小領域２８とその外側に隣り合う第２小領域２８とに挟まれた第１小領域２７と、の１組が配置される。第２小領域２８の法線方向Ｘの幅Ｌ５と、当該第２小領域２８とその外側に隣り合う第２小領域２８とに挟まれた第１小領域２７の法線方向Ｘの幅（Ｌ６）と、の総和Ｌ６０はすべての区分６１～６４で等しい。第１小領域２７は、接線方向Ｙに等間隔（Ｌ３）にかつ同じ幅（Ｌ４）で配置され法線方向Ｘに延びるストライプと、外側に向うほど広い間隔（Ｌ５）でかつ外側に向うほど狭い幅（Ｌ６）で配置され接線方向Ｙに延びるストライプと、を直交させたメッシュ状の平面パターンで配置されている。
　接線方向Ｙに隣り合う第２小領域２８間の間隔Ｌ４は、例えばプロセス限界で決定される下限値である。各区分６１～６４の平均不純物濃度は、第２小領域２８の法線方向Ｘの幅Ｌ５と、当該第２小領域２８とその外側に隣り合う第２小領域２８とに挟まれた第１小領域２７の幅（Ｌ６）と、の比率で決定される。上述したように、外側に配置された区分６１～６４ほど、第１小領域２７の法線方向Ｘのパターン幅（Ｌ６）が狭く、第２小領域２８の法線方向Ｘの幅Ｌ５が広くなっているため、外側に配置された区分６１～６４ほど、平均不純物濃度が低く、電界緩和効果が高くなる。また、法線方向Ｘに隣り合う区分６１～６４間の不純物濃度差をすべて等しくすることで、さらに電界緩和効果を高めることができる。
　図１７Ｂに示すように、法線方向Ｘに隣り合う第２小領域２８間の間隔Ｌ６６、すなわち、第１小領域２７の接線方向Ｙに延びるストライプ部分のパターン幅をプロセス限界まで低減させてもよい。この場合、例えば、図１７Ａの区分６２～６４の内部をそれぞれ法線方向Ｘに複数に分割すればよい。具体的には、図１７Ｂに示す電界緩和領域２０は、１つの区分内に図１７Ａの第２，１小領域２８，２７の法線方向Ｘの幅をそれぞれ分割数で割った幅を有する１組の第２，１小領域２８，２７が法線方向Ｘに分割数分だけ繰り返し配置される。図１７Ｂには、区分６２を法線方向Ｘに３分割し、区分６３を法線方向Ｘに４分割し、区分６４を法線方向Ｘに３分割した場合を示す。例えば、法線方向Ｘに３分割した区分６２を例に説明すると、図１７Ｂの区分６２の第２小領域２８の法線方向Ｘの幅Ｌ６５は、図１７Ａの区分６２の第２小領域２８の法線方向Ｘの幅Ｌ５の１／３である（Ｌ６５＝Ｌ５／３）。図１７Ｂの区分６２の、法線方向Ｘに隣り合う第２小領域２８間の間隔Ｌ６６は、図１７Ａの区分６２の、法線方向Ｘに隣り合う第２小領域２８間の間隔Ｌ６の１／３である（Ｌ６６＝Ｌ６／３）。図１７Ｂの第２小領域２８の接線方向Ｙの幅Ｌ６３、および、接線方向Ｙに隣り合う第２小領域２８間の間隔Ｌ６４は、それぞれ図１７Ａの第２小領域２８の接線方向Ｙの幅Ｌ３、および、接線方向Ｙに隣り合う第２小領域２８間の間隔Ｌ４と同様である（Ｌ６３＝Ｌ３、Ｌ６４＝Ｌ４）。
　次に、実施の形態１１にかかる半導体装置の別の一例の構造について説明する。図１８Ａ，１８Ｂは、実施の形態１１にかかる半導体装置の別の一例の構造を示す説明図である。図１８Ａ，１８Ｂにはともに（ａ）にＪＴＥ構造の直線部１４ａにおける平面レイアウトを示し、（ｂ）にそれぞれ（ａ）の切断線Ｇ－Ｇ’および切断線Ｈ－Ｈ’における不純物濃度分布を示す。図１８Ａに示すように、実施の形態１１に実施の形態９を適用し、第１小領域２９をマトリクス状の平面パターンで配置し、第１小領域２９の法線方向Ｘに隣り合う間隔Ｌ１０を、外側に配置されるほど広くしてもよい。
　第１小領域２９の法線方向Ｘの幅Ｌ８は、外側に配置された第１小領域２９ほど狭い。接線方向Ｙに隣り合う第１小領域２９間の間隔Ｌ９は、内側から外側へ向って一定である。そして、区分６１～６４それぞれに、第１小領域２９と、当該第１小領域２９とその内に隣り合う第１小領域２９（または第１ＪＴＥ領域４）とに挟まれた第２小領域３０と、の１組が配置される。法線方向Ｘに隣り合う１組の第１小領域２９の法線方向Ｘの幅Ｌ８と、当該第１小領域２９とその内側に隣り合う第１小領域２９（または第１ＪＴＥ領域４）とに挟まれた第２小領域３０の法線方向Ｘの幅（Ｌ１０）と、の総和Ｌ６０はすべての区分６１～６４で等しい。すなわち、第２小領域３０は、接線方向Ｙに等間隔（Ｌ７）にかつ同じ幅（Ｌ９）で配置され法線方向Ｘに延びるストライプと、外側に向うほど狭い間隔（Ｌ８）でかつ外側に向うほど広い幅（Ｌ１０）で配置され接線方向Ｙに延びるストライプと、を直交させたメッシュ状の平面パターンで配置されている。
　接線方向Ｙに隣り合う第１小領域２９間の間隔Ｌ９は、例えばプロセス限界で決定される下限値である。各区分６１～６４の平均不純物濃度は、第１小領域２９の法線方向Ｘの幅Ｌ８と、当該第１小領域２９の法線方向Ｘの幅Ｌ８と、当該第１小領域２９とその内側に隣り合う第１小領域２９（または第１ＪＴＥ領域４）とに挟まれた第２小領域３０の法線方向Ｘの幅（Ｌ１０）と、の比率で決定される。上述したように、外側に配置された区分６１～６４ほど、第２小領域３０の法線方向Ｘのパターン幅（Ｌ１０）が広く、第１小領域２９の法線方向Ｘの幅Ｌ８が狭くなっている。このため、図１７Ａ，図１７Ｂに示す実施の形態１１にかかる半導体装置と同様に、外側に配置された区分６１～６４ほど、平均不純物濃度が低く、電界緩和効果が高くなる。
　また、図１８Ｂに示すように、法線方向Ｘに隣り合う第１小領域２９間の間隔Ｌ７０、すなわち、第２小領域３０の接線方向Ｙに延びるストライプ部分のパターン幅をプロセス限界まで低減させてもよい。この場合、例えば、図１８Ａの各区分６２～６４の内部をそれぞれ法線方向Ｘに複数に分割すればよい。具体的には、図１８Ｂに示す電界緩和領域２０は、１つの区分内に図１８Ａの第２，１小領域３０，２９の法線方向Ｘの幅をそれぞれ分割数で割った幅を有する１組の第２，１小領域３０，２９が法線方向Ｘに分割数分だけ繰り返し配置される。図１８Ｂには、区分６２を法線方向Ｘに３分割し、区分６３を法線方向Ｘに４分割し、区分６４を法線方向Ｘに３分割した場合を示す。例えば、法線方向Ｘに３分割した区分６２を例に説明すると、図１８Ｂの区分６２の第１小領域２９の法線方向Ｘの幅Ｌ６８は、図１８Ａの区分６２の第１小領域２９の法線方向Ｘの幅Ｌ８の１／３である（Ｌ６８＝Ｌ８／３）。図１８Ｂの区分６２の、法線方向Ｘに隣り合う第１小領域２９間の間隔Ｌ７０は、図１８Ａの区分６２の、法線方向Ｘに隣り合う第１小領域２９間の間隔Ｌ１０の１／３である（Ｌ７０＝Ｌ１０／３）。図１８Ｂの第１小領域２９の接線方向Ｙの幅Ｌ６７、および、接線方向Ｙに隣り合う第１小領域２９間の間隔Ｌ６９は、それぞれ図１８Ａの第１小領域２９の接線方向Ｙの幅Ｌ７、および、接線方向Ｙに隣り合う第１小領域２９間の間隔Ｌ９と同様である（Ｌ６７＝Ｌ７、Ｌ６９＝Ｌ９）。
　以上、説明したように、実施の形態１１によれば、実施の形態１～１０と同様の効果を得ることができる。
（実施例）
　次に、実施例にかかる半導体装置の終端構造部１２の耐圧について検証した。図２０は、実施例にかかる半導体装置の終端構造部の耐圧特性を示す特性図である。まず、実施の形態４にかかる半導体装置の製造方法にしたがい、２層構造のＪＴＥ構造を構成する第１，２ＪＴＥ領域４，５間に電界緩和領域２０を備えたＳｉＣ－ＳＢＤ（すなわち、図５，６に示す実施の形態３にかかる半導体装置）を作製した（以下、実施例とする）。実施例においては、第１ＪＴＥ領域４と第２ＪＴＥ領域５との不純物濃度比を１：０．５と固定し、第１ＪＴＥ領域４を形成するための第１イオン注入のアルミニウムのドーズ量を種々変更して複数の試料を作製し、各試料の耐圧を測定した。その結果を図２０に示す。また、図２０には、比較として、電界緩和領域２０を設けない従来のＪＴＥ構造からなるＳｉＣ－ＳＢＤ（以下、従来例とする）の耐圧特性を示す。従来例の、電界緩和領域２０を備えていないこと以外の構成は、実施例と同様である。
　図２０に示す結果より、従来例では、第１ＪＴＥ領域４の不純物濃度（第１イオン注入のドーズ量）に依って耐圧が低下する場合があることが確認された。一方、実施例においては、第１ＪＴＥ領域４の不純物濃度に依らず、耐圧をほぼ一定に確保することができ、従来例で生じた耐圧の落ち込みが改善されていることがわかる。半導体装置の最大耐圧は、終端構造部１２におけるＪＴＥ構造の外側の耐圧で決定される。実施例においては、電界緩和領域２０を設けることにより、第１ＪＴＥ領域４と第２ＪＴＥ領域５との間の電界が緩和され、電界集中点が分散されるため、耐圧の落ち込みが生じないと推測される。
　以上において本発明は、本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、たとえば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、本発明では、ＳＢＤを例に説明しているが、これに限らず、耐圧構造部を備えた様々な半導体装置に適用可能である。具体的には、本発明は、例えば、ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）や、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）などに適用可能である。また、上述した各実施の形態では、炭化珪素基板上に炭化珪素エピタキシャル層を堆積した炭化珪素エピタキシャル基板を用いた場合を例に説明しているが、これに限らず、例えばデバイスを構成するすべての領域を炭化珪素基板の内部にイオン注入により形成した拡散領域としてもよい。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
　以上のように、本発明にかかる半導体装置は、ＪＴＥ構造を備えた高耐圧な半導体装置に有用であり、特に１２００Ｖ以上（例えば１７００Ｖまたは３３００Ｖ）の耐圧クラスの炭化珪素半導体装置に適している。
　１　ｎ+型炭化珪素基板
　２　ｎ-型ドリフト層
　３　ｐ型ガードリング
　４　第１ＪＴＥ領域
　５　第２ＪＴＥ領域
　６　第３ＪＴＥ領域
　７　層間絶縁膜
　８　アノード電極
　９　カソード電極
　１０　炭化珪素基体
　１１　活性領域
　１２　終端構造部
　１４ａ　ＪＴＥ構造の直線部
　１４ｂ　ＪＴＥ構造のコーナー部
　２０，４０，５０　電界緩和領域
　２０ａ　第１ＪＴＥ領域と電界緩和領域との境界
　２０ｂ　第２ＪＴＥ領域と電界緩和領域との境界
　２１，２３，２５，２７，２９　第１小領域
　２２，２４，２６，２８，３０　第２小領域
　２９ａ，２９ｂ　第１小領域の接線方向の端部
　３０ａ　第２小領域の、接線方向に隣り合う第１小領域間に挟まれた部分
　３１　第１イオン注入用マスク
　３２　第２イオン注入用マスク
　４１　第３小領域
　４２，４３　第４小領域
　５１　第５小領域
　５２　第６小領域
　６０　ユニット部
　６０ａ，６０ｂ　ユニット部の接線方向の端部
　６１～６４　区分
　Ｌ１，Ｌ７，Ｌ１１，Ｌ１３，Ｌ２１，Ｌ３１，Ｌ３３，Ｌ４１～４４，Ｌ６７　第１小領域の接線方向の幅
　Ｌ２，Ｌ３，Ｌ１２，Ｌ１４，Ｌ２２，Ｌ２４，Ｌ３２，Ｌ３４，Ｌ５１～５４，Ｌ６３　第２小領域の接線方向の幅
　Ｌ４，Ｌ６４　接線方向に隣り合う第２小領域間の間隔
　Ｌ５，Ｌ６５　第２小領域の法線方向の幅
　Ｌ６，Ｌ６６　法線方向に隣り合う第２小領域間の間隔
　Ｌ８，Ｌ６８　第１小領域の法線方向の幅
　Ｌ９，Ｌ６９　接線方向に隣り合う第１小領域間の間隔
　Ｌ１０，Ｌ７０　法線方向に隣り合う第１小領域間の間隔
　Ｌ１０ａ　電界緩和領域の、第２ＪＴＥ領域側の第１小領域が配置されていない部分の幅
　Ｌ５０　ユニット部の接線方向の幅
　Ｌ６０　ユニット部の法線方向の幅
　Ｘ　活性領域の外周の法線方向
　Ｙ　活性領域の外周の接線方向
　ｒ　ＪＴＥ構造のコーナー部の曲率半径

Claims (17)

  1. 　炭化珪素半導体からなる第１導電型の半導体基板と、
    　前記半導体基板のおもて面に設けられた、主電流が流れる活性領域と、
    　前記活性領域の周囲を囲む終端構造部と、
    　前記終端構造部に、前記活性領域の周囲を囲む同心円状に、かつ外側に配置されるほど低い不純物濃度で設けられた複数の第２導電型半導体領域と、
    　少なくとも１組の隣り合う前記第２導電型半導体領域間に互いに接するように設けられた、内側に隣接する前記第２導電型半導体領域よりも不純物濃度が低く、かつ外側に隣接する前記第２導電型半導体領域よりも不純物濃度が高い第２導電型中間領域と、
    　を備え、
    　前記第２導電型中間領域は、前記活性領域と前記終端構造部との境界に沿った第１方向に、第２導電型の第１小領域と、前記第１小領域よりも不純物濃度の低い第２導電型の第２小領域とを交互に繰り返し配置してなることを特徴とする半導体装置。
  2. 　前記第１小領域は、内側に隣接する前記第２導電型半導体領域との境界および外側に隣接する前記第２導電型半導体領域との境界を１組の対辺とする矩形状の平面形状を有し、
    　前記第２小領域は、内側に隣接する前記第２導電型半導体領域との境界および外側に隣接する前記第２導電型半導体領域との境界を１組の対辺とする矩形状の平面形状を有することを特徴とする請求項１に記載の半導体装置。
  3. 　前記第１小領域は、内側に隣接する前記第２導電型半導体領域との境界から外側に向う第２方向に沿って外側に隣接する前記第２導電型半導体領域側に向うにつれて幅が狭くなり、かつ外側に隣接する前記第２導電型半導体領域に点接触する凸形状の平面形状を有し、
    　前記第２小領域は、前記第１方向に隣り合う前記第１小領域間に位置し、前記第２方向に沿って外側に隣接する前記第２導電型半導体領域側に向うにつれて幅が広くなる台形状の平面形状を有することを特徴とする請求項１に記載の半導体装置。
  4. 　前記第１小領域は、内側に隣接する前記第２導電型半導体領域との境界を上底とし、外側に隣接する前記第２導電型半導体領域との境界を下底とし、かつ上底よりも下底が狭い台形形状の平面形状を有し、
    　前記第２小領域は、内側に隣接する前記第２導電型半導体領域との境界を上底とし、外側に隣接する前記第２導電型半導体領域との境界を下底とし、かつ上底よりも下底が広い台形形状の平面形状を有することを特徴とする請求項１に記載の半導体装置。
  5. 　前記第２導電型中間領域は、前記第１方向に複数の単位領域に分割され、前記第１方向に隣り合う１組の前記第１小領域および前記第２小領域を含み、
    　前記第１小領域は、前記単位領域の内部において外側に向うにつれて階段状に前記第１方向の幅が狭くなり、
    　前記第２小領域は、前記単位領域の内部において外側に向うにつれて階段状に前記第１方向の幅が広くなり、
    　前記第１小領域および前記第２小領域の前記第１方向の幅の総和は内側から外側へ向って一定であることを特徴とする請求項１に記載の半導体装置。
  6. 　前記単位領域は、前記第１方向と直交する第２方向に複数に区分され、
    　前記第１小領域は、外側の前記区分に配置されるほど前記第１方向の幅が狭く、
    　前記第２小領域は、外側の前記区分に配置されるほど前記第１方向の幅が広く、
    　前記区分は、前記第１小領域および前記第２小領域の前記第１方向の幅で決定される平均不純物濃度を有し、
    　前記区分の平均不純物濃度は、外側に向って一定の割合で低減していることを特徴とする請求項５に記載の半導体装置。
  7. 　前記区分の内部に配置された、前記第１方向に隣り合う１組の前記第１小領域および前記第２小領域のすべての組が同一の平均不純物濃度を有するように、前記第１小領域または前記第２小領域はプロセス限界の微少領域に分割されていることを特徴とする請求項５に記載の半導体装置。
  8. 　前記第１小領域および前記第２小領域のうち、一方の領域はマトリクス状の平面レイアウトに配置され、他方の領域は前記一方の領域を囲むメッシュ状の平面レイアウトに配置されていることを特徴とする請求項１に記載の半導体装置。
  9. 　前記第２導電型中間領域は、前記第１方向と直交する第２方向に複数に区分され、
    　前記区分は、前記一方の領域と、当該一方の領域に前記第２方向に隣り合う前記一方の領域とに挟まれた前記他の領域と、の１組を含み、
    　前記区分は、当該区分内の前記一方の領域および前記他の領域の幅に基づいて平均不純物濃度が決定され、かつ外側に配置されるほど平均不純物濃度が低く、
    　隣り合う前記一方の領域間の距離は、製造プロセスの限界の狭さであることを特徴とする請求項８に記載の半導体装置。
  10. 　前記一方の領域は前記第１小領域であり、
    　外側に配置された前記区分ほど、前記一方の領域の第２方向の幅が狭く、かつ隣り合う前記一方の領域間の第２方向の距離が広いことを特徴とする請求項９に記載の半導体装置。
  11. 　前記一方の領域は前記第２小領域であり、
    　外側に配置された前記区分ほど、前記一方の領域の第２方向の幅が広く、かつ隣り合う前記一方の領域間の第２方向の距離が狭いことを特徴とする請求項９に記載の半導体装置。
  12. 　隣接するすべての前記区分間で平均不純物濃度差が等しいことを特徴とする請求項９に記載の半導体装置。
  13. 　前記第１小領域の幅および不純物濃度をそれぞれｘ1およびｎp1とし、前記第２小領域の幅および不純物濃度をそれぞれｘ2およびｎp2としたときに、前記区分の平均不純物濃度Ｎｐは下記（１）式を満たすことを特徴とする請求項９に記載の半導体装置。
    　Ｎｐ＝（（ｘ1×ｎp1）＋（ｘ2×ｎp2））／（ｘ1＋ｘ2）　・・・（１）
  14. 　前記他方の領域の、前記第１方向に隣り合う前記一方の領域間に挟まれた部分は、前記活性領域と前記終端構造部との境界と直交する第３方向に前記一方の領域と対向することを特徴とする請求項８に記載の半導体装置。
  15. 　前記第１小領域は、内側に隣接する前記第２導電型半導体領域と同じ不純物濃度を有することを特徴とする請求項１に記載の半導体装置。
  16. 　前記第２小領域は、外側に隣接する前記第２導電型半導体領域と同じ不純物濃度を有することを特徴とする請求項１に記載の半導体装置。
  17. 　前記第２導電型中間領域の平均不純物濃度は、内側に隣接する前記第２導電型半導体領域と外側に隣接する前記第２導電型半導体領域との中間の不純物濃度であることを特徴とする請求項１～１６のいずれか一つに記載の半導体装置。
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