JP2009105110A - 半導体素子 - Google Patents

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Abstract

【課題】ｐ型ピラー領域とｎ型ピラー領域の不純物量のばらつきによる耐圧の低下を防ぐことのできるスーパージャンクション領域を有する半導体素子を提供する。
【解決手段】半導体素子は、ｎ＋型半導体基板１の上面上にｎ型ピラー領域２とｐ型ピラー領域３とを交互に設けたスーパージャンクション領域を備える。また、スーパージャンクション領域の上面に設けられたｐ型ベース領域４及びｎ型ソース層５を備える。そして、ゲート絶縁膜６を介して設けられたゲート電極７、ｎ＋型半導体基板１の下面に設けられたドレイン電極９及びｎ＋型半導体基板１の上面に設けられたソース電極８を備える。終端領域のスーパージャンクション領域の上面にはリサーフ領域１０が形成され、このリサーフ領域１０の平面形状は、終端領域の端部方向に歯を向けた櫛形の形状であり、且つ櫛形の凸部が先端に向けて細くなる形状である。
【選択図】図１

Description

本発明は、半導体素子に関し、特にスーパージャンクション領域を含む半導体素子に関する。
縦型パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のオン抵抗は、伝導層（ドリフト層）部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗は、その不純物濃度で決定され、不純物濃度を高くすればオン抵抗を下げることができる。しかし、不純物濃度が高くなると、ドリフト層がベース層と形成するＰＮ接合の耐圧が下がるため、不純物濃度は耐圧に応じて決まる限界以上には上げることはできない。このように、素子耐圧とオン抵抗との間にはトレードオフの関係が存在する。このトレードオフを改善することは、低消費電力の半導体素子を提供しようとする場合に重要な課題である。このトレードオフには素子材料により決まる限界が有り、この限界を越えることが低オン抵抗の半導体素子の実現への道である。
この問題を解決するＭＯＳＦＥＴの一例として、ドリフト層にスーパージャンクション領域と呼ばれる縦長短冊状のｐ型ピラー領域とｎ型ピラー領域を横方向に交互に埋め込んだ領域が知られている。スーパージャンクション領域はｐ型ピラー領域とｎ型ピラー領域に含まれるチャージ量（不純物量）を同じとすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたｎ型ピラー領域を通して電流を流すことで、材料限界を越えた低オン抵抗を実現するものである。
スーパージャンクション領域を有する半導体素子において、素子領域が高耐圧を保持するためには、ｎ型ピラー領域とｐ型ピラー領域の不純物量を精度良く制御する必要がある。また、この半導体素子の終端領域にも濃度の高いｎ型ピラー領域だけでなくｐ型ピラー領域も形成することで素子領域と同様に高耐圧を実現することができる。終端領域において、交互に埋め込まれたピラー領域の長手方向とこれに直交する方向との両方に空乏層を伸ばすことにより、終端領域まで延長しているｐ型ベース層端部の電界集中を抑制し、高耐圧を実現する。交互に埋め込まれたピラー領域の長手方向に直交する方向に空乏層を伸ばすために、終端領域の表面にリサーフ領域やフィールドプレート電極を形成する構成が知られている（例えば、特許文献１参照）。
半導体素子に形成されたスーパージャンクション領域のｐ型ピラー領域とｎ型ピラー領域の不純物量がばらつくと、素子領域及び終端領域における耐圧が低下する。また、終端領域のスーパージャンクション領域のｐ型ピラー領域とｎ型ピラー領域の不純物量が変化することにより、終端領域の電界分布が変化する。終端領域の電界分布の変化によって、局所的な電界集中が発生すると、リーク電流の変動や終端領域の耐圧の低下による素子の破壊といった信頼性の低下を起こす原因となる。
特開２００３−２７３３５５号公報
本発明は、ｐ型ピラー領域とｎ型ピラー領域の不純物量のばらつきによる耐圧の低下を防ぐことのできるスーパージャンクション領域を有する半導体素子を提供することを目的とする。
本発明の一態様に係る半導体素子は、相互に対向する上面及び下面を有する第１導電型の半導体基板と、前記半導体基板の素子領域及び前記素子領域を囲むように設けられた終端領域の上面上に第１導電型の第１半導体ピラー領域と第２導電型の第２半導体ピラー領域とを前記半導体基板の上面に沿った方向に交互に設けてなるスーパージャンクション領域と、前記半導体基板の下面に電気的に接続された第１の主電極と、前記スーパージャンクション領域の上面に選択的に設けられた第２導電型の半導体ベース領域と、前記半導体ベース領域の上面に選択的に設けられた第１導電型の半導体拡散領域と、前記半導体ベース領域及び前記半導体拡散領域に電気的に接続するように設けられた第２の主電極と、前記半導体拡散領域から前記半導体ベース領域を介して前記第１半導体ピラー領域に亘る領域に絶縁膜を介して設けられた制御電極と、前記終端領域の前記スーパージャンクション領域の上面に前記半導体ベース領域に接続するように設けられた第２導電型のリサーフ領域とを備え、前記リサーフ領域の平面形状は、前記終端領域の端部方向に歯を向けた櫛形の形状であり、且つ櫛形の凸部が先端に向けて細くなる形状であることを特徴とする。
本発明によれば、ｐ型ピラー領域とｎ型ピラー領域の不純物量のばらつきによる耐圧の低下を防ぐことのできるスーパージャンクション領域を有する半導体素子を提供することができる。
以下、添付した図面を参照して本発明の実施の形態について説明する。なお、以下の実施の形態では第１導電型をｎ型、第２導電型をｐ型としたＭＯＳＦＥＴを例にとって説明する。また、以下に記載する「ｐ＋型」はｐ型不純物濃度が高い半導体を示し、「ｐ−型」はｐ型不純物濃度が低い半導体を示す。これと同様に、「ｎ＋型」、「ｎ−型」は、それぞれ、ｎ型不純物濃度が高い半導体、ｎ型不純物濃度が低い半導体を示す。
（第１の実施の形態） 図１は、本発明の第１の実施の形態に係る半導体素子の構造を示す断面図及び平面図である。図１の上部は半導体素子をＹ−Ｚ平面で切断した断面図であり、図１の下部は半導体素子をＸ−Ｙ平面で切断した平面図である。図１に示す本実施の形態の半導体素子は、スーパージャンクション領域を有するｎチャネルのプレーナゲート型ＭＯＳＦＥＴに本発明を適用したものである。図１は、ＭＯＳＦＥＴの素子領域及び終端領域を示している。
図１に示すように、本実施の形態に係る半導体素子は、相互に対向する上面及び下面を有し、例えばシリコン（Ｓｉ）からなるｎ＋型半導体基板１上に形成される。ｎ＋型半導体基板１の上面上の素子領域及び終端領域には、断面が縦長短冊状のｎ型ピラー領域２及びｐ型ピラー領域３が設けられている。ｎ型ピラー領域２とｐ型ピラー領域３は、ｎ＋型半導体基板１の上面に沿った横方向（図１に示すｙ方向）に交互に設けられ、スーパージャンクション領域を形成している。また、繰り返し設けられたｐ型ピラー領域３及びその間に設けられたｎ型ピラー領域２の上には、これらｐ型ピラー領域３及びｎ型ピラー領域２に接続されるｐ型ベース領域４が選択的に、且つストライプ状に設けられている。更に、ｐ型ベース領域４の上面には、ｐ型ベース領域４を介してこれらｐ型ピラー領域３に接続されるｎ型ソース層５が選択的に、且つストライプ状に設けられている。
なお、図１の例では、ｐ型ピラー領域３の底部はｎ＋型半導体基板１と接しておらず、ｐ型ピラー領域３の底部とｎ＋型半導体基板１との間にはｎ型ピラー領域２の一部が存在するようにされている。これは、ｐ型ピラー領域３の底部がｎ＋型半導体基板１と接するように構成することも可能である。ｐ型ベース領域４は、耐圧特性の向上のため、素子領域だけでなく、終端領域にも部分的に延長されている。
また、ｎ型ソース層５、ｐ型ベース領域４及びｎ型ピラー領域２の上には、ゲート絶縁膜６を介してゲート電極７がストライプ状に形成されている。ゲート絶縁膜６及びゲート電極７は、図１に示すように１つのｎ型ピラー領域２を挟んで隣接する２つのｐ型ベース領域４に共通に形成することができる。また、ゲート絶縁膜６は、例えば膜厚０．１μｍのシリコン酸化膜を用いることができる。このゲート電極７は、しきい値電圧以上のゲート電圧を印加されることにより、ｎ＋型半導体基板１に対して垂直方向（図１に示すｚ方向）に延びるチャネルをｐ型ベース領域４に形成してＭＯＳＦＥＴを導通させるものである。
更に、ｐ型ベース領域４及びｎ型ソース層５の上には、ｎ型ソース層５に接続されると共に、ｐ型ベース領域４を介してｐ型ピラー領域３と電気的に接続するようにソース電極８が各ＭＯＳＦＥＴに共通に形成されている。ソース電極８はゲート絶縁膜６等によりゲート電極７と絶縁されている。また、ｎ＋型半導体基板１の下面に電気的に接続するように複数のＭＯＳＦＥＴに共通のドレイン電極９が設けられている。
ここで、図面左側に示す半導体素子の素子領域では、ｎ型ソース層５がｐ型ベース領域４の表面に設けられ、ｎ＋型半導体基板１に垂直方向（図１に示すｚ方向）にｎｐｎ接合された半導体素子が設けられている。一方、図面右側の終端領域では、ｎ型ソース層５は設けられておらず、垂直方向にｎｐｎ接合を備えた半導体素子は存在しない。
本実施の形態の半導体素子では、ｎ型ピラー領域２及びｐ型ピラー領域３によるスーパージャンクション領域は、素子領域だけでなく、その外周の終端領域にまで形成されている。終端領域のスーパージャンクション領域の上にはｐ−型のリサーフ（ＲＥＳＵＲＦ：Reduced Surface Field）領域１０が形成されている。このリサーフ領域１０によって、ＭＯＳＦＥＴの非導通時において空乏層を終端領域の横方向（図１に示すｙ方向）に延ばし、終端領域のｐ型ベース領域４端部での電界集中を緩和することができる。本実施の形態に係る半導体素子において、終端領域におけるリサーフ領域１０は、図１の平面図に示すようにＸ−Ｙ平面において終端領域の端部方向（素子領域から離れる方向）に歯を向けた櫛形の平面形状を有し、且つ終端領域の端部に向かうにつれて櫛形の凸部は先端が細くなるように設けられている。リサーフ領域１０の上を含む終端領域の表面にはフィールド絶縁膜１１が形成されている。また、終端領域の端部にはフィールドストップ層１２が形成され、フィールドストップ電極１３が接続されている。
次に、半導体素子の動作について図１を用いて説明する。この動作において、素子領域に形成された各ＭＯＳＦＥＴのｎ型ソース層５及びｐ型ベース領域４はソース電極８を介して接地されているものとする。また、ドレイン層であるｎ＋型半導体基板１には、ドレイン電極９を介して所定の正電圧が印加されているものとする。
半導体素子をオン動作させる場合、所定の正電圧（しきい値電圧以上のゲート電圧）を各ＭＯＳＦＥＴのゲート電極７に印加する。これにより、ｐ型ベース領域４のチャネル領域には、ｎ型の反転層が形成される。ｎ型ソース層５からの電子は、この反転層を通り、ドリフト層であるｎ型ピラー領域２に注入され、ドレイン層であるｎ＋型半導体基板１に達する。よって、電流がｎ＋型半導体基板１からｎ型ソース層５に流れることになる。
一方、半導体素子をオフ動作させる場合、各ＭＯＳＦＥＴのゲート電極７に印加されるゲート電圧がしきい値電圧以下となるように、ゲート電極７に印加する電圧を制御する。これにより、ｐ型ベース領域４のチャネル領域の反転層が消失し、ｎ型ソース層５からｎ型ピラー領域２への電子の注入が停止する。よって、ドレイン層であるｎ＋型半導体基板１からｎ型ソース層５に電流が流れない。そして、オフ動作時、ｎ型ピラー領域２とｐ型ピラー領域３により形成されるｐｎ接合界面から横方向に延びる空乏層により、半導体素子の耐圧が保持される。
本実施の形態における半導体素子のオフ時に、ｐ型ベース領域４及びｐ型ピラー領域３とｎ型ピラー領域２との間のｐｎ接合界面から空乏層が伸びて形成される。このとき、半導体素子の終端領域に延長したｐ型ベース領域４の端部下側の近傍に形成される空乏層には曲率半径の小さな箇所が生じることがある。また、半導体素子の終端領域の表面に形成されたリサーフ領域１０の端部に形成される空乏層にも曲率半径の小さな箇所が生じることがある。空乏層の曲率半径の小さな箇所には電界が集中し、半導体素子の終端領域の耐圧が低下する要因となる。
ｐ型ベース領域４の端部の電界が高くなるか、又はリサーフ領域１０の端部の電界が高くなるかはｎ型ピラー領域２及びｐ型ピラー領域３の不純物量のバランスにより決定される。ｎ型ピラー領域２の不純物量がｐ型ピラー領域３よりも多いと、ｐ型ベース領域４の端部の電界が高くなり、ｐ型ピラー領域３の不純物量がｎ型ピラー領域２の不純物量よりも多いとリサーフ領域１０の端部の電界が高くなる。
ｐ型ベース領域４又はリサーフ領域１０の端部の電界が高くなると、印加電圧が低くともアバランシェ降伏が起きる。つまり、耐圧が低下してしまう。更に、電界が高いことで発生したキャリア、特にホール（正孔）がフィールド絶縁膜１１中へと飛び込むと、絶縁性が劣化し、リーク電流が増加したり、素子が破壊したりするといった信頼性の低下を生じる。そのため、ｐ型ベース領域４の端部とリサーフ領域１０の端部における電界の集中を緩和する必要がある。
ｐ型ベース領域４の端部とリサーフ領域１０の端部における電界の集中を緩和するために、リサーフ領域１０の濃度を調整することが必要となる。即ち、ｐ型ベース領域４に接触する部分のリサーフ領域１０のｐ型不純物濃度を高くすると共に、終端領域の端部側でのリサーフ領域１０のｐ型不純物濃度を低くする必要がある。このような不純物濃度の分布は、複数回のリソグラフィーとイオン注入により、徐々に不純物濃度を変化させてリサーフ領域１０を形成することで実現できる。しかし、リソグラフィーの位置合わせずれやイオン注入のばらつき等のため、リサーフ領域１０の濃度を高精度に調整することは困難である。
これに対し、図１に示す半導体素子の終端領域におけるリサーフ領域１０は、終端領域の端部方向に歯を向けた櫛形の平面形状を有し、且つ終端領域の端部に向かうにつれ櫛形の凸部の先端が細くなるように設けられている。これにより、リサーフ領域１０は、全体に均一の不純物濃度を有していたとしてもｐ型ベース領域４の端部側での濃度が高く、且つ、終端領域の端部側での濃度が低い状態と同様の状態を構成することとなる。
このようにリサーフ領域１０を構成することにより、ｐ型ベース領域４の端部及びリサーフ領域１０の端部の電界の集中を緩和することができる。本実施の形態に示すリサーフ領域１０の構造は、一回のリソグラフィーとイオン注入によって形成することができるため、位置合わせずれやイオン注入のばらつきも発生し難く、安定した特性を得ることができる。そして、ｐ型ベース領域４の端部の電界を小さくすることが可能となり、アバランシェ降伏時や内蔵ダイオードのリカバリー時など大量のホールがｐ型ベース領域４の端部へと集中した場合でも破壊に至り難い。つまり、高アバランシェ耐量、高リカバリー耐量を得ることも可能である。
本実施の形態の半導体素子は、ｐ型ベース領域４の端部及びリサーフ領域１０の端部の電界の集中を緩和することができるため、ｐ型ピラー領域３及びｎ型ピラー領域２の不純物量のばらつきによる終端耐圧の低下と信頼性劣化を防ぐことが可能である。そして、プロセス上のばらつきに対する耐圧の低下が小さいということは、更にスーパージャンクション領域の不純物濃度を上げることが可能となり、低オン抵抗化も可能となる。
本実施の形態におけるリサーフ領域１０は、終端領域表面の全面に形成されるのではなく、終端領域の端部方向に歯を向けた櫛形の平面形状を有し、且つ終端領域の端部に向かうにつれ櫛の凸部は先端が細くなる台形形状を有するように設けられている。このリサーフ領域１０の平面形状は、図１に示す形状に限定されることはなく、終端領域の外側に向かって幅が狭くなっていれば、同様な効果が得られる。例えば、図２に示すように階段状に幅が変化してもよく、図３に示すように三角形のようなパターンでもよい。そして、幅の減少する度合いにも限定されず、図４に示すように終端領域の端で急激に幅が減少する長楕円形状としてもよく、また、図５に示すようにｐ型ベース領域４の近くで急激に幅が減少してパターン間のスペースが長楕円形状となるように形成してもよい。
また、スーパージャンクション領域を形成するピラー領域の平面パターンにも限定されることはなく、ストライプパターンでなくても同様な効果が得られる。例えば、図６に示すように格子状にｎ型ピラー領域２が配置されている場合や、図７に示すようにオフセットメッシュ状にｐ型ピラー領域３が配置されている場合でも実施可能である。
（第２の実施の形態） 次に、本発明の第２の実施の形態を、図８を参照して説明する。図８は、本発明の第２の実施の形態に係る半導体素子の構造を示す断面図及び平面図である。図８の上部は半導体素子をＹ−Ｚ平面で切断した断面図であり、図８の下部は半導体素子をＸ−Ｙ平面で切断した平面図である。図８に示す本実施の形態に係る半導体素子の構成は、第１の実施の形態に係る半導体素子と略同一であるため、同一符号を付すことによりその説明を省略する。
図８に示す半導体素子の素子領域及び終端領域において、ｎ型ピラー領域２とｐ型ピラー領域３は横方向に交互に設けられたストライプ形状を有するスーパージャンクション領域を形成している。終端領域において櫛形に形成されたリサーフ領域１０の繰り返して形成される櫛形の凸部の一単位が有する幅ａは、スーパージャンクション領域の交互に形成されたｎ型ピラー領域２及びｐ型ピラー領域３の一組が有する幅ｂよりも狭くなっている。
本実施の形態に係る半導体素子の終端部では、半導体素子のオフ動作時にリサーフ領域１０から伸びる空乏層は、低い電圧で空乏化しやすくなる。リサーフ領域１０は、ｎ型ピラー領域２及びｐ型ピラー領域３から伸びる空乏層よりも早く完全空乏化し、終端領域のリサーフ領域１０の端部における電界の集中を緩和することができる。これにより、終端耐圧の低下と信頼性劣化を防ぐことが可能となる。
本実施の形態において、スーパージャンクション領域を構成するｎ型ピラー領域２及びｐ型ピラー領域３はストライプ状に形成されていなくともよい。例えば、図６に示すように格子状にｎ型ピラー領域２が配置されていてもよく、図７に示すようにオフセットメッシュ状にｐ型ピラー領域３が配置されていてもよい。この場合、ｎ型ピラー領域２及びｐ型ピラー領域３の一組が有する幅は、スーパージャンクション領域の繰り返しの一単位の有する幅である。
（第３の実施の形態） 次に、本発明の第３の実施の形態を、図９を参照して説明する。図９は、本発明の第３の実施の形態に係る半導体素子の構造を示す平面図である。図９に示す本実施の形態に係る半導体素子の構成は、第１の実施の形態に係る半導体素子と略同一であるため、同一符号を付すことによりその説明を省略する。
図９に示す半導体素子の素子領域及び終端領域において、ｎ型ピラー領域２とｐ型ピラー領域３は横方向に交互に設けられたストライプ形状を有するスーパージャンクション領域を形成している。本実施の形態の終端領域におけるリサーフ領域１０は、終端領域の端部方向に歯を向けた櫛形の平面形状を有している。この櫛形の凸部は終端領域の端部に向かうにつれて先端が細くなるように形成されると共に、スーパージャンクション領域のストライプ形状に略直交する方向（図９に示すｙ方向）にｐ型ベース領域４から延長して形成されている。
この半導体素子に電圧を印加すると、終端領域においてリサーフ領域１０が形成されている領域では、リサーフ領域１０とｎ型ピラー領域２とのｐｎ接合から空乏層が伸びる。また、終端領域のリサーフ領域１０が形成されていない領域においてスーパージャンクション領域のｐ型ピラー領域３とｎ型ピラー領域２とのｐｎ接合から空乏層が伸びる。
終端領域の横方向（図９に示すｙ方向）に対しては、リサーフ領域１０を形成することにより空乏層を伸ばすことができる。一方、終端領域の縦方向（図９に示すｘ方向）に対しては、スーパージャンクション領域のｐ型ピラー領域３から空乏層が伸びるため、リサーフ領域１０を形成する必要がない。終端領域の縦方向に対してリサーフ領域１０を形成しないことにより、リサーフ領域１０形成時の不純物濃度ばらつきによる影響を防ぐことができ、安定した特性が得られる。
図９に示す半導体素子において、ｐ型ベース領域４のコーナー部では、ストライプの長手方向とそれに直交する方向との両方に空乏層が伸びる。ストライプの長手方向に直交する方向への空乏層の形成を図るため、コーナー部にはリサーフ領域１０を形成することが望ましい。コーナー部のリサーフ領域１０は図９に示したようにストライプの長手方向に直交するように形成してもよいし、図１０に示すようにコーナーに沿って角度を変化させてもよい。
（第４の実施の形態） 次に、本発明の第４の実施の形態を、図１１を参照して説明する。図１１は、本発明の第４の実施の形態に係る半導体素子の構造を示す平面図である。図１１に示す本実施の形態に係る半導体素子の構成は、第１の実施の形態に係る半導体素子と略同一であるため、同一符号を付すことによりその説明を省略する。
図１１に示す半導体素子において、スーパージャンクション領域を形成するｎ型ピラー領域２は格子状に配置されている。リサーフ領域１０は、終端領域の端部方向に歯を向けた櫛形の平面形状を有し、ｐ型ベース領域４の周囲の全周に亘って形成されている。スーパージャンクション領域を形成する各ｐ型ピラー領域３とｐ型ベース領域４とはリサーフ領域１０により接続されている。また、櫛形に形成されたリサーフ領域１０の繰り返して形成される櫛形の凸部の一単位が有する幅ｃは、スーパージャンクション領域の交互に形成されたｎ型ピラー領域２及びｐ型ピラー領域３の一組が有する幅ｄよりも狭くなっている。
本実施の形態において、半導体素子に高電圧が印加されると、速やかに終端領域のリサーフ領域１０に接続されたｐ型ピラー領域３が空乏化される。そして、ｎ型ピラー領域２及びｐ型ピラー領域３の幅ｄよりもリサーフ領域１０の凸部の幅ｃを狭く構成したことにより、櫛形に形成されたリサーフ領域１０の凸部のいずれかがｐ型ピラー領域３に接続される。凸部の先端が細くなるようにリサーフ領域１０の幅を変化させた効果がスーパージャンクション領域に対して均一に伝わり、ｐ型ピラー領域３上、ｎ型ピラー領域２上のいずれの部分においても、リサーフ領域１０の端部における電界の集中を緩和することが可能となる。
本実施の形態において、スーパージャンクション領域の平面形状は格子状に限定されることはなく、例えば図１２に示すようにオフセットメッシュ状にｐ型ピラー領域３が配置されていてもよいし、図１３に示すようにストライプ形状にｎ型ピラー領域２が配置されていてもよい。この場合であっても格子状の場合と同様に、リサーフ領域１０の幅を変化させた効果が均一に伝わり、リサーフ領域１０の両端の電界を低下させることが可能となる。
（第５の実施の形態） 次に、本発明の第５の実施の形態を、図１４を参照して説明する。図１４は、本発明の第５の実施の形態に係る半導体素子の構造を示す断面図及び平面図である。図１４の上部は半導体素子をＹ−Ｚ平面で切断した断面図であり、図１４の下部は半導体素子をＸ−Ｙ平面で切断した平面図である。図１４に示す本実施の形態に係る半導体素子の構成は、第１の実施の形態に係る半導体素子と略同一であるため、同一符号を付すことによりその説明を省略する。
図１４に示す半導体素子において、終端領域のリサーフ領域１０の上面にフィールド絶縁膜１１を介してフィールドプレート電極１４が形成されている。フィールドプレート電極１４はソース電極８に接続されている。リサーフ領域１０の不純物濃度のばらつきや、フィールド絶縁膜１１中でチャージが発生したとしても、フィールドプレート電極１４によりｐ型ベース領域４の端部の電界集中を緩和することができる。つまり、プロセスばらつきによる耐圧や信頼性の変動を防ぐことができる。
本実施の形態の半導体素子は、フィールドプレート電極１４が形成されていることにより、ｐ型ベース領域４の端部での電界の集中を防ぐことができる。フィールドプレート電極下でｐ型ベース領域４側のリサーフ領域１０の濃度を高くする必要がなく、図１５に示すようにフィールドプレート電極１４下でリサーフ領域１０の幅を一定とすることができる。また、図１６に示すようにフィールドプレート電極１４下でリサーフ領域１０を全面に形成してもよい。
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加等が可能である。例えば、実施の形態においては第１の導電型をｎ型、第２の導電型をｐ型として説明をしたが、第１の導電型をｐ型、第２の導電型をｎ型としても実施可能である。また、半導体素子の素子領域及び終端領域において種々の変更を行うことが可能である。
例えば、図１７に示す半導体素子は、終端領域に形成されているスーパージャンクション領域のピラー領域の不純物濃度が素子領域でのピラー領域の不純物濃度よりも低くなっている。これにより、終端領域のスーパージャンクション領域が低い電圧で完全空乏化するようになり、終端領域における耐圧を素子領域における耐圧よりも高くすることが可能となる。終端領域における耐圧を素子領域における耐圧よりも高くすることで、素子耐圧は素子領域における耐圧で決まるようになり、素子耐圧がリサーフ領域１０の不純物濃度等のばらつきを受けることがない。更に、終端領域でアバランシェ降伏の発生を防ぎ、高いアバランシェ耐量を得ることができる。また、図１８に示すように終端領域のスーパージャンクション領域の繰り返し周期を素子領域よりも狭くしても同様な効果が得られる。また、終端領域のスーパージャンクション領域のピラー領域の不純物濃度を低くして、且つ繰り返し周期を狭くしてもよい。
また、図１９に示す半導体素子は、スーパージャンクション領域とｎ＋型半導体基板１との間にｎ−型半導体層１５が形成されている。ｎ−型半導体層１５を形成することで、スーパージャンクション領域とｎ−型半導体層１５の両方で電圧を保持することができ、素子耐圧を上げることが可能になる。このｎ−型半導体層１５が挿入されている構造においても、終端領域の表面の電界分布はリサーフ領域１０の設計により制御可能であり、上述の実施の形態と同様な効果が得られる。
また、ＭＯＳＦＥＴのゲート電極７やスーパージャンクション領域の平面パターンは、ストライプ状に限らず、格子状や市松模様状に形成されていてもよい。半導体素子のゲート電極７はプレーナゲート構造として説明したが、これはトレンチゲート構造としても実施可能である。また、スーパージャンクション領域の形成工程によって限定されることはなく、イオン注入と埋め込み成長を繰り返す方法やトレンチを結晶成長により埋め込む方法、加速電圧を変化させて複数回のイオン注入をする方法など、種々の方法で形成したスーパージャンクション領域に対して実施可能である。
また、実施の形態において半導体材料としてシリコンを用いたＭＯＳＦＥＴを説明したが、半導体材料としては、例えばシリコンカーバイト（ＳｉＣ）や窒化ガリウム（ＧａＮ）等の化合物半導体やダイヤモンドなどのワイドバンドギャップ半導体を用いることができる。更に、スーパージャンクション領域を有するＭＯＳＦＥＴで説明したが、これはスーパージャンクション領域を有する半導体素子であれば、ＳＢＤ（Schottky Barrier Diode）やＭＯＳＦＥＴとＳＢＤとの混載素子、ＳＩＴ（Static Induction Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの半導体素子でも適用可能である。
第１の実施の形態に係る半導体素子の構造を示す断面図及び平面図である。 第１の実施の形態に係る半導体素子の他の例の構造を示す平面図である。 第１の実施の形態に係る半導体素子の他の例の構造を示す平面図である。 第１の実施の形態に係る半導体素子の他の例の構造を示す平面図である。 第１の実施の形態に係る半導体素子の他の例の構造を示す平面図である。 第１の実施の形態に係る半導体素子の他の例の構造を示す平面図である。 第１の実施の形態に係る半導体素子の他の例の構造を示す平面図である。 第２の実施の形態に係る半導体素子の構造を示す断面図及び平面図である。 第３の実施の形態に係る半導体素子の構造を示す平面図である。 第３の実施の形態に係る半導体素子の他の例の構造を示す平面図である。 第４の実施の形態に係る半導体素子の構造を示す平面図である。 第４の実施の形態に係る半導体素子の他の例の構造を示す平面図である。 第４の実施の形態に係る半導体素子の他の例の構造を示す平面図である。 第５の実施の形態に係る半導体素子の構造を示す断面図及び平面図である。 第５の実施の形態に係る半導体素子の他の例の構造を示す断面図及び平面図である。 第５の実施の形態に係る半導体素子の他の例の構造を示す断面図及び平面図である。 半導体素子の他の例の構造を示す断面図である。 半導体素子の他の例の構造を示す断面図である。 半導体素子の他の例の構造を示す断面図である。
符号の説明
１・・・ｎ＋型半導体基板、 ２・・・ｎ型ピラー領域、 ３・・・ｐ型ピラー領域、 ４・・・ｐ型ベース領域、 ５・・・ｎ型ソース層、 ６・・・ゲート絶縁膜、 ７・・・ゲート電極、 ８・・・ソース電極、 ９・・・ドレイン電極、 １０・・・リサーフ領域、 １１・・・フィールド絶縁膜、 １２・・・フィールドストップ層、 １３・・・フィールドストップ電極、 １４・・・フィールドプレート電極、 １５・・・ｎ−型半導体層。

Claims (5)

  1. 相互に対向する上面及び下面を有する第１導電型の半導体基板と、
    前記半導体基板の素子領域及び前記素子領域を囲むように設けられた終端領域の上面上に第１導電型の第１半導体ピラー領域と第２導電型の第２半導体ピラー領域とを前記半導体基板の上面に沿った方向に交互に設けてなるスーパージャンクション領域と、
    前記半導体基板の下面に電気的に接続された第１の主電極と、
    前記スーパージャンクション領域の上面に選択的に設けられた第２導電型の半導体ベース領域と、
    前記半導体ベース領域の上面に選択的に設けられた第１導電型の半導体拡散領域と、
    前記半導体ベース領域及び前記半導体拡散領域に電気的に接続するように設けられた第２の主電極と、
    前記半導体拡散領域から前記半導体ベース領域を介して前記第１半導体ピラー領域に亘る領域に絶縁膜を介して設けられた制御電極と、
    前記終端領域の前記スーパージャンクション領域の上面に前記半導体ベース領域に接続するように設けられた第２導電型のリサーフ領域とを備え、
    前記リサーフ領域の平面形状は、前記終端領域の端部方向に歯を向けた櫛形の形状であり、且つ櫛形の凸部が先端に向けて細くなる形状であることを特徴とする半導体素子。
  2. 前記スーパージャンクション領域の交互に設けられた前記第１半導体ピラー領域及び前記第２半導体ピラー領域の一組が有する幅は、櫛形に設けられた前記リサーフ領域の繰り返して設けられる櫛形の凸部の一単位が有する幅よりも大きくされていることを特徴とする請求項１記載の半導体素子。
  3. 前記リサーフ領域は、前記スーパージャンクション領域の交互に設けられた前記第１半導体ピラー領域及び前記第２半導体ピラー領域の長手方向に略直交する方向に櫛形の凸部を向けて設けられたことを特徴とする請求項１又は２記載の半導体素子。
  4. 前記リサーフ領域は、前記半導体ベース領域の周囲の全周に亘って設けられていることを特徴とする請求項１又は２記載の半導体素子。
  5. 前記リサーフ領域上にフィールド絶縁膜を介して設けられたフィールドプレート電極を更に備えることを特徴とする請求項１乃至４のいずれか記載の半導体素子。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014110382A (ja) * 2012-12-04 2014-06-12 Denso Corp 半導体装置
US9293564B2 (en) 2014-06-16 2016-03-22 Fuji Electric Co., Ltd. Semiconductor device manufacturing method
WO2016043247A1 (ja) * 2014-09-17 2016-03-24 富士電機株式会社 半導体装置
WO2016185544A1 (ja) * 2015-05-18 2016-11-24 株式会社日立製作所 半導体装置および電力変換装置
WO2018110556A1 (ja) * 2016-12-12 2018-06-21 株式会社デンソー 炭化珪素半導体装置およびその製造方法

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4844605B2 (ja) * 2008-09-10 2011-12-28 ソニー株式会社 半導体装置
JP5491723B2 (ja) * 2008-11-20 2014-05-14 株式会社東芝 電力用半導体装置
JP2011018764A (ja) * 2009-07-08 2011-01-27 Toshiba Corp 半導体装置
US10170563B2 (en) * 2009-10-30 2019-01-01 Alpha And Omega Semiconductor Incorporated Gallium nitride semiconductor device with improved termination scheme
JP5543758B2 (ja) 2009-11-19 2014-07-09 ルネサスエレクトロニクス株式会社 半導体装置
WO2011101958A1 (ja) * 2010-02-17 2011-08-25 株式会社三社電機製作所 Ｐｉｎダイオード
CN101840933B (zh) * 2010-04-13 2011-11-23 苏州博创集成电路设计有限公司 带表面缓冲环终端结构的超结金属氧化物场效应晶体管
US8618627B2 (en) * 2010-06-24 2013-12-31 Fairchild Semiconductor Corporation Shielded level shift transistor
JP2012074441A (ja) 2010-09-28 2012-04-12 Toshiba Corp 電力用半導体装置
JP5719167B2 (ja) * 2010-12-28 2015-05-13 ルネサスエレクトロニクス株式会社 半導体装置
JP2012212417A (ja) * 2011-03-24 2012-11-01 Toshiba Corp 半導体メモリカード
CN102306662B (zh) * 2011-09-21 2014-03-19 苏州博创集成电路设计有限公司 超结纵向双扩散金属氧化物场效应管的终端结构
CN105789271B (zh) 2011-09-27 2019-01-01 株式会社电装 半导体器件
CN103515432B (zh) * 2012-06-21 2016-11-16 上海华虹宏力半导体制造有限公司 P型超结横向双扩散mosfet器件
JP2014078689A (ja) * 2012-09-20 2014-05-01 Toshiba Corp 電力用半導体装置、および、電力用半導体装置の製造方法
CN103268887B (zh) * 2013-05-29 2016-04-06 成都芯源系统有限公司 场效应晶体管、边缘结构及相关制造方法
CN106158965A (zh) * 2015-04-24 2016-11-23 北大方正集团有限公司 一种超结功率器件及其制造方法
CN104779297A (zh) * 2015-04-24 2015-07-15 无锡同方微电子有限公司 一种高压超结mosfet结构及其制作方法
CN106158964B (zh) * 2015-04-24 2019-08-30 北大方正集团有限公司 一种超结功率器件和制造方法
JP6217700B2 (ja) * 2015-07-21 2017-10-25 トヨタ自動車株式会社 ダイオード
CN104992963B (zh) * 2015-07-24 2018-01-02 杭州士兰微电子股份有限公司 超结结构的半导体器件及其制造方法、光刻版
WO2017099122A1 (ja) 2015-12-11 2017-06-15 ローム株式会社 半導体装置
DE112017004153T5 (de) * 2016-08-19 2019-05-02 Rohm Co., Ltd. Halbleitervorrichtung
JP7048497B2 (ja) * 2016-08-19 2022-04-05 ローム株式会社 半導体装置および半導体装置の製造方法
DE102016115759B4 (de) * 2016-08-25 2018-06-28 Infineon Technologies Austria Ag Verfahren zum herstellen einer superjunction-halbleitervorrichtung und superjunction-halbleitervorrichtung
CN106571394B (zh) * 2016-11-01 2018-05-11 杭州士兰微电子股份有限公司 功率器件及其制造方法
JP7142606B2 (ja) * 2019-06-04 2022-09-27 三菱電機株式会社 半導体装置
CN113517336A (zh) * 2021-07-13 2021-10-19 电子科技大学 一种mos型超结功率器件的终端结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003273355A (ja) * 2002-03-18 2003-09-26 Toshiba Corp 半導体素子およびその製造方法
JP2006278826A (ja) * 2005-03-30 2006-10-12 Toshiba Corp 半導体素子及びその製造方法
JP2008016562A (ja) * 2006-07-04 2008-01-24 Rohm Co Ltd 半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001015741A (ja) * 1999-06-30 2001-01-19 Toshiba Corp 電界効果トランジスタ
JP4765012B2 (ja) * 2000-02-09 2011-09-07 富士電機株式会社 半導体装置及びその製造方法
EP1267415A3 (en) * 2001-06-11 2009-04-15 Kabushiki Kaisha Toshiba Power semiconductor device having resurf layer
JP4972855B2 (ja) * 2004-08-04 2012-07-11 富士電機株式会社 半導体装置およびその製造方法
US7541643B2 (en) * 2005-04-07 2009-06-02 Kabushiki Kaisha Toshiba Semiconductor device
JP4865260B2 (ja) 2005-06-23 2012-02-01 株式会社豊田中央研究所 半導体装置
JP2007134441A (ja) * 2005-11-09 2007-05-31 Toshiba Corp 半導体装置及びその製造方法
JP2007157797A (ja) 2005-11-30 2007-06-21 Toyota Central Res & Dev Lab Inc 半導体装置
JP2007173418A (ja) * 2005-12-20 2007-07-05 Toshiba Corp 半導体装置
JP5196766B2 (ja) * 2006-11-20 2013-05-15 株式会社東芝 半導体装置
JP2009088385A (ja) * 2007-10-02 2009-04-23 Sanken Electric Co Ltd 半導体装置及びその製造方法
JP4844605B2 (ja) * 2008-09-10 2011-12-28 ソニー株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003273355A (ja) * 2002-03-18 2003-09-26 Toshiba Corp 半導体素子およびその製造方法
JP2006278826A (ja) * 2005-03-30 2006-10-12 Toshiba Corp 半導体素子及びその製造方法
JP2008016562A (ja) * 2006-07-04 2008-01-24 Rohm Co Ltd 半導体装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JPN6012054372; Ｖ．Ａ．　Ｖａｓｈｃｈｅｎｋｏ，　Ｄ．　Ｂｒｉｓｂｉｎ，　Ｐ．　Ｌｉｎｃｌｏｒｆｅｒ，　Ｐ．　Ｃｈａｐａｒａｌａ，　Ｐ．　Ｈｏｐｐｅｒ: 'Ｅｌｅｃｔｒｉｃａｌ　Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ　ａｎｄ　Ｒｅｌｉａｂｉｌｉｔｙ　ｏｆ　Ｅｘｔｅｎｄｅｄ　Ｄｒａｉｎ　Ｖｏｌｔａｇｅ　ＮＭＯＳ　Ｄｅｖｉｃｅｓ　ｗｉｔｈ　Ｍｕｌｔｉ-ＲＥＳＵＲＦ' ２００５　ＩＥＥＥ　４３ｒｄ　Ａｎｎｕａｌ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｒｅｌｉａｂｉｌｉｔｙ　Ｐｈｙｓｉｃｓ　Ｓｙｍｐｏｓｉｕｍ , 2005, ｐ．　５６５　-　５７２, ＩＥＥＥ *

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014110382A (ja) * 2012-12-04 2014-06-12 Denso Corp 半導体装置
US9293564B2 (en) 2014-06-16 2016-03-22 Fuji Electric Co., Ltd. Semiconductor device manufacturing method
WO2016043247A1 (ja) * 2014-09-17 2016-03-24 富士電機株式会社 半導体装置
US11257900B2 (en) 2014-09-17 2022-02-22 Fuji Electric Co., Ltd. Semiconductor device
US11728377B2 (en) 2014-09-17 2023-08-15 Fuji Electric Co., Ltd. Semiconductor device
WO2016185544A1 (ja) * 2015-05-18 2016-11-24 株式会社日立製作所 半導体装置および電力変換装置
JPWO2016185544A1 (ja) * 2015-05-18 2017-07-13 株式会社日立製作所 半導体装置および電力変換装置
US10229974B2 (en) 2015-05-18 2019-03-12 Hitachi, Ltd. Semiconductor device and power conversion device
WO2018110556A1 (ja) * 2016-12-12 2018-06-21 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2018098324A (ja) * 2016-12-12 2018-06-21 株式会社デンソー 炭化珪素半導体装置およびその製造方法
CN110050349A (zh) * 2016-12-12 2019-07-23 株式会社电装 碳化硅半导体装置及其制造方法

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