DE112017004153T5 - Halbleitervorrichtung - Google Patents

Halbleitervorrichtung Download PDF

Info

Publication number
DE112017004153T5
DE112017004153T5 DE112017004153.8T DE112017004153T DE112017004153T5 DE 112017004153 T5 DE112017004153 T5 DE 112017004153T5 DE 112017004153 T DE112017004153 T DE 112017004153T DE 112017004153 T5 DE112017004153 T5 DE 112017004153T5
Authority
DE
Germany
Prior art keywords
region
semiconductor layer
semiconductor device
conductivity type
back surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE112017004153.8T
Other languages
English (en)
Inventor
Seigo MORI
Masatoshi Aketa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of DE112017004153T5 publication Critical patent/DE112017004153T5/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

[Ziel] Bereitstellen einer Halbleitervorrichtung, die nicht nur zufriedenstellende Schaltcharakteristiken in sowohl einem Kleiner-Strom-Gebiet als auch einem Großer-Strom-Gebiet erreichen kann, sondern auch eine zufriedenstelle Stehspannung in Sperrrichtung.
[Mittel zur Lösung] Eine Halbleitervorrichtung ist bereitgestellt, die eine Halbleiterschicht mit einer vorderen Oberfläche, einer hinteren Oberfläche auf einer Seite dieser gegenüber und einer Endoberfläche, eine MIS-Transistorstruktur, die auf einem vorderen Oberflächenabschnitt der Halbleiterschicht gebildet ist, einen Abschnitt eines ersten Leitfähigkeitstyps und einen Abschnitt eines zweiten Leitfähigkeitstyps, die angrenzend aneinander auf der Seite der hinteren Oberfläche der Halbleiterschicht gebildet sind, und eine erste Elektrode, die auf der hinteren Oberfläche der Halbleiterschicht gebildet ist, die einen Schottky-Übergang mit dem Abschnitt des ersten Leitfähigkeitstyps bildet und die sich in ohmschem Kontakt mit dem Abschnitt des zweiten Leitfähigkeitstyps befindet, aufweist.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung.
  • Stand der Technik
  • In den letzten Jahren wurde, um zufriedenstellende Schaltcharakteristiken in sowohl einem Kleiner-Strom-Gebiet bzw. einer Schwachstromregion als auch einem Großer-Strom-Gebiet bzw. einer Starkstromregion zu erreichen, ein sogenannter hybrider MOSFET vorgeschlagen, der nicht nur eine MOSFET-Funktion, sondern auch eine IGBT-Funktion aufweist, indem selektiv ein p-Typ-Kollektorgebiet auf der Seite der hinteren Oberfläche eines vertikalen n-Kanal-MOSFET bereitgestellt wird. Dieser Typ von hybridem MOSFET ist zum Beispiel in Patentliteratur 1 und 2 offenbart.
  • Zitatliste
  • Patentliteratur
    • Patentliteratur 1: Japanische Patentanmeldung mit der Veröffentlichungs-Nr. 2013-110373
    • Patentliteratur 2: WO 2015/159953
  • Kurzdarstellung der Erfindung
  • Technisches Problem
  • In Patentliteratur 1 und 2 können aufgrund der Hybridfunktion des MOSFET und des IGBT in sowohl dem Kleiner-Strom-Gebiet als auch in dem Großer-Strom-Gebiet zufriedenstellende Schaltcharakteristiken erreicht werden.
  • Andererseits wird, da eine Rückoberflächenelektrode in ohmschen Kontakt mit sowohl einem n+-Typ-Drain-Gebiet als auch einem p+-Typ-Kollektorgebiet gebracht wird, die auf der Seite der hinteren Oberfläche eines Substrats gebildet sind, eine Struktur bereitgestellt, in der, wenn eine Sperrspannung an einer Transistorstruktur angelegt wird ein Strom fließt, mit dem Ergebnis, dass eine Stehspannung in Sperrrichtung nicht bereitgestellt wird.
  • Ein Ziel der vorliegenden Erfindung besteht darin, eine Halbleitervorrichtung bereitzustellen, die nicht nur zufriedenstellende Schaltcharakteristiken in sowohl einem Kleiner-Strom-Gebiet als auch einem Großer-Strom-Gebiet erreichen kann, sondern auch eine zufriedenstelle Stehspannung in Sperrrichtung.
  • Lösung für das Problem
  • Eine Halbleitervorrichtung gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung weist Folgendes auf: eine Halbleiterschicht mit einer vorderen Oberfläche, einer hinteren Oberfläche auf einer Seite dieser gegenüber und einer Endoberfläche, eine MIS-Transistorstruktur, die auf einem vorderen Oberflächenabschnitt der Halbleiterschicht gebildet ist, einen Abschnitt eines ersten Leitfähigkeitstyps und einen Abschnitt eines zweiten Leitfähigkeitstyps, die angrenzend aneinander auf der Seite der hinteren Oberfläche der Halbleiterschicht gebildet sind, und eine erste Elektrode, die auf der hinteren Oberfläche der Halbleiterschicht gebildet ist, die einen Schottky-Übergang mit dem Abschnitt des ersten Leitfähigkeitstyps bildet und die sich in ohmschem Kontakt mit dem Abschnitt des zweiten Leitfähigkeitstyps befindet.
  • Bei dieser Konfiguration bilden in der Halbleitervorrichtung für die MIS-Transistorstruktur der Abschnitt des ersten Leitfähigkeitstyps und der Abschnitt des zweiten Leitfähigkeitstyps das Drain-Gebiet eines MISFET (Metal Insulator Semiconductor Field Effect Transistor - Metall-Isolator-Halbleiter-Feldeffekttransistor) bzw. das Kollektorgebiet eines IGBT (Insulated Gate Bipolar Semiconductor - Bipolarhalbleiter mit isoliertem Gate). Das heißt, für die gemeinsame MIS-Transistorstruktur weist die Halbleitervorrichtung durch Bereitstellen von Elektrodenkontaktabschnitten mit jeweils unterschiedlichem Leitfähigkeitstyp auf der Seite der hinteren Oberfläche eine Hybrid-MIS(Hybrid-Metall-lsolator-Halbleiter)-Struktur auf, in der der MISFET und der IGBT in derselben Halbleiterschicht integriert sind.
  • Der MISFET ist als ein Element effektiv, das hauptsächlich in einem Niedrige-Stehspannung-Gebiet (zum Beispiel 5 kV oder weniger) verwendet wird. Wenn der MISFET in einen Ein-Zustand gebracht wird, steigt ein Drain-Strom von dann an, wenn eine Drain-Spannung 0 V beträgt, und nimmt dann linear mit einer Zunahme der Drain-Spannung zu. Daher können in dem MISFET zufriedenstellende Charakteristiken eines Kleiner-Strom-Gebiets erzielt werden. Andererseits muss, weil der Drain-Strom linear mit einer Zunahme der Drain-Spannung ansteigt, falls der MISFET in einem Großer-Strom-Gebiet verwendet wird, die Fläche der Halbleiterschicht gemäß einer Zunahme der angelegten Drain-Spannung erhöht werden.
  • Andererseits ist der IGBT als ein Element effektiv, das hauptsächlich in einem Hohe-Stehspannung-Gebiet (zum Beispiel 10 kV oder mehr) verwendet wird. In einem Fall des IGBT werden die Leitfähigkeitsmodulationscharakteristiken eines Bipolartransistors bereitgestellt und kann dementsprechend eine Großer-Strom-Steuerung mit hoher Stehspannung durchgeführt werden. Daher können in dem IGBT zufriedenstellende Charakteristiken eines Großer-Strom-Gebiets erreicht werden, ohne die Fläche der Halbleiterschicht zu erhöhen.
  • Aus Obigem ist es durch Integrieren des MISFET und des IGBT in derselben Halbleiterschicht möglich, einen breiten Betriebsbereich von dem Niedrige-Stehspannung-Gebiet zu dem Hohe-Stehspannung-Gebiet zu realisieren. Das heißt, es ist möglich, die Halbleitervorrichtung bereitzustellen, in der, während sie als ein Element mit hoher Stehspannung verwendbar ist, in dem Kleiner-Strom-Gebiet der MISFET(Bipolar)-Betrieb realisiert werden kann und in dem Großer-Strom-Gebiet der IGBT(Bipolar)-Betrieb realisiert werden kann. Folglich ist es möglich, zufriedenstellende Schaltcharakteristiken in sowohl dem Kleiner-Strom-Gebiet als auch dem Großer-Strom-Gebiet zu erreichen.
  • Außerdem fließt in der Halbleitervorrichtung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung, wenn eine Sperrspannung an die MISFET-Struktur angelegt wird, zum Beispiel ein Strom in der Richtung der Dicke innerhalb der Halbleiterschicht über eine Körperdiode (parasitäre Diode), die mit einem pn-Übergang innerhalb der MIS-Transistorstruktur gebildet wird. Jedoch kann mit der Struktur der vorliegenden Erfindung der Strom durch eine Schottky-Barriere verhindert werden, die zwischen dem Abschnitt des ersten Leitfähigkeitstyps und der ersten Elektrode gebildet wird. Folglich ist es möglich, eine zufriedenstellende Stehspannung in Sperrrichtung sicherzustellen.
  • Bei der Halbleitervorrichtung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung kann die Halbleiterschicht eine Halbleiterschicht eines ersten Leitfähigkeitstyps aufweisen, kann der Abschnitt des ersten Leitfähigkeitstyps einen hinteren Oberflächenabschnitt der Halbleiterschicht des ersten Leitfähigkeitstyps aufweisen, und kann der Abschnitt des zweiten Leitfähigkeitstyps ein Fremdstoffgebiet des zweiten Leitfähigkeitstyps aufweisen, das selektiv auf dem hinteren Oberflächenabschnitt der Halbleiterschicht des ersten Leitfähigkeitstyps gebildet ist.
  • Bei der Halbleitervorrichtung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung kann die Halbleiterschicht eine erste Halbleiterschicht eines ersten Leitfähigkeitstyps und eine zweite Halbleiterschicht eines zweiten Leitfähigkeitstyps aufweisen, die auf der Seite einer hinteren Oberfläche der ersten Halbleiterschicht gebildet ist, kann in der Schicht des zweiten Leitfähigkeitstyps ein Graben mit einem unteren Abschnitt, der die Schicht des ersten Leitfähigkeitstyps erreicht, selektiv gebildet werden, kann der Abschnitt des ersten Leitfähigkeitstyps einen hinteren Oberflächenabschnitt der Schicht des ersten Leitfähigkeitstyps aufweisen, der zu dem unteren Abschnitt des Grabens freigelegt ist, und kann der Abschnitt des zweiten Leitfähigkeitstyps mit der Schicht des zweiten Leitfähigkeitstyps gebildet werden.
  • Bei der Halbleitervorrichtung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung kann die MIS-Transistorstruktur ein Körpergebiet des zweiten Leitfähigkeitstyps, ein Source-Gebiet des ersten Leitfähigkeitstyps, das auf einem vorderen Oberflächenabschnitt des Körpergebiets gebildet ist, einen Gate-Isolationsfilm, der so gebildet ist, dass sich der Gate-Isolationsfilm in Kontakt mit wenigstens einem Teil des Körpergebiets und des Source-Gebiets befindet, eine Gate-Elektrode, die dem Körpergebiet über den Gate-Isolationsfilm hinweg zugewandt ist, einen Zwischenschichtisolationsfilm, der so gebildet ist, dass der Zwischenschichtisolationsfilm einen oberen Abschnitt und einen Seitenabschnitt der Gate-Elektrode bedeckt, und eine Source-Elektrode, die mit dem Source-Gebiet verbunden und über dem Zwischenschichtisolationsfilm gebildet ist, aufweisen, ist ein Driftgebiet des ersten Leitfähigkeitstyps auf der Seite der hinteren Oberfläche der Halbleiterschicht mit Bezug auf das Körpergebiet in der Halbleiterschicht angeordnet, und kann das Driftgebiet ein Drain-Gebiet bei einem Gebiet aufweisen, das mit der ersten Elektrode verbunden ist.
  • Bei der Halbleitervorrichtung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung kann die Halbleiterschicht ein Elektrisches-Feld-Abschwächungsgebiet aufweisen, das selektiv auf der Seite einer hinteren Oberfläche des Abschnitts des ersten Leitfähigkeitstyps in einem aktiven Gebiet gebildet ist, wo die MIS-Transistorstruktur gebildet ist, und das mit einem Hohe-Stehspannung-Gebiet gebildet ist, das einen höheren Widerstand als das Driftgebiet oder das Fremdstoffgebiet des zweiten Leitfähigkeitstyps aufweist.
  • Bei dieser Konfiguration kann ein elektrisches Feld in der Schottky-Grenzfläche zwischen dem Driftgebiet und der ersten Elektrode (Drain-Elektrode) abgeschwächt werden. Entsprechend kann ein Sperrleckstrom reduziert werden, selbst wenn ein Metall, dessen Austrittsarbeit relativ klein ist, als die erste Elektrode verwendet wird, wodurch durch Verwenden des Metalls ein niedriger Ein-Widerstand sichergestellt werden kann.
  • Bei der Halbleitervorrichtung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung kann das Elektrisches-Feld-Abschwächungsgebiet, falls die Halbleiterschicht aus SiC gebildet ist, das Gebiet mit hohem Widerstand aufweisen, das eine Kristalldefektkonzentration von 1 × 1014 cm-3 bis 1 × 1022 cm-3 aufweist, oder kann das Fremdstoffgebiet des zweiten Leitfähigkeitstyps aufweisen, das eine Fremdstoffkonzentration von 1 × 1016 cm-3 bis 1 × 1019 cm-3 aufweist.
  • Bei der Halbleitervorrichtung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung kann der Abschnitt des ersten Leitfähigkeitstyps einen flachen Teil aufweisen, der auf der Seite der hinteren Oberfläche der Halbleiterschicht im Wesentlichen gleichmäßig ist, und kann das Elektrisches-Feld-Abschwächungsgebiet in dem flachen Abschnitt gebildet sein.
  • Bei der Halbleitervorrichtung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung kann der Abschnitt des ersten Leitfähigkeitstyps selektiv den Graben auf der Seite der hinteren Oberfläche der Halbleiterschicht aufweisen, und kann das Elektrisches-Feld-Abschwächungsgebiet entlang einer Innenoberfläche des Grabens gebildet sein.
  • Bei der Halbleitervorrichtung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung kann ferner ein Feldstoppgebiet des ersten Leitfähigkeitstyps enthalten sein, das auf wenigstens der Seite der vorderen Oberfläche und der Seite der hinteren Oberfläche der Halbleiterschicht gebildet ist und das eine Fremdstoffkonzentration höher als das Driftgebiet aufweist. In diesem Fall kann das Feldstoppgebiet bei einer Tiefenposition von der vorderen Oberfläche oder der hinteren Oberfläche der Halbleiterschicht entfernt angeordnet sein oder kann so gebildet sein, dass das Feldstoppgebiet die vordere Oberfläche oder die hintere Oberfläche der Halbleiterschicht erreicht.
  • Bei dieser Konfiguration ist es möglich, wenn eine Spannung zwischen der Source und dem Drain angelegt wird, zu verhindern, dass eine Verarmungsschicht, die sich von einer Niedrige-Spannung-Seite erstreckt, eine leitfähige Strukturierung (zum Beispiel die MIS-Transistorstrukturen) auf einer Hohe-Spannung-Seite erreicht. Entsprechend ist es möglich, einen Leckstrom zu verhindern, der durch ein Punch-Through-Phänomen verursacht wird.
  • Bei der Halbleitervorrichtung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung kann der Abschnitt des ersten Leitfähigkeitstyps eine Fremdstoffkonzentration von 1 × 1014 cm-3 bis 1 × 1017 cm-3 aufweisen und kann die erste Elektrode aus Ti, Ni, Mo oder Au gebildet sein.
  • Bei der Halbleitervorrichtung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung kann die Halbleiterschicht ferner eine Vorderoberflächenanschlussstruktur aufweisen, die in einem umgebenden Gebiet des aktiven Gebiets gebildet ist, wo die MIS-Transistorstruktur gebildet ist.
  • Bei der Halbleitervorrichtung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung kann die erste Elektrode einen Peripherierand in einer Position aufweisen, die von der Endoberfläche der Halbleiterschicht nach innen separiert ist, und kann die Halbleiterschicht ferner eine Rückoberflächenanschlussstruktur aufweisen, die auf der Seite der hinteren Oberfläche der Halbleiterschicht in dem umgebenden Gebiet des aktiven Gebiets gebildet ist, wo die MIS-Transistorstruktur gebildet ist, und die so angeordnet ist, dass die Rückoberflächenanschlussstruktur mit einem Peripherierandabschnitt der ersten Elektrode überlappt.
  • Bei dieser Konfiguration ist es, weil die Rückoberflächenanschlussstruktur mit dem Peripherierandabschnitt der ersten Elektrode überlappt, möglich, wenn die Sperrspannung angelegt wird, zu verhindern, dass die Verarmungsschicht die Endoberfläche (Chipendoberfläche) der Halbleiterschicht erreicht. Entsprechend ist es auch möglich, selbst wenn ein Defektgebiet auf der Endoberfläche der Halbleiterschicht aufgrund von Zerteilen vorhanden ist, den Fluss eines Leckstroms zu verhindern, der durch die Erzeugung von Elektron-Loch-Paaren verursacht wird.
  • Bei der Halbleitervorrichtung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung kann die Rückoberflächenanschlussstruktur einen Innenperipherierand, der sich auf einer Innenseite mit Bezug auf den Peripherierand der ersten Elektrode befindet, und einen Außenperipherierand, der sich auf einer Außenseite mit Bezug auf den Peripherierand der ersten Elektrode befindet und der sich bei einer Position von der Endoberfläche der Halbleiterschicht nach innen separiert befindet, aufweisen.
  • Bei der Halbleitervorrichtung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung kann die Rückoberflächenanschlussstruktur mit mehreren Teilen gebildet sein, die wenigstens einen Teil aufweisen, der mit dem Peripherierandabschnitt der ersten Elektrode überlappt, oder kann so gebildet sein, dass die Rückoberflächenanschlussstruktur die Endoberfläche der Halbleiterschicht erreicht.
  • Bei der Halbleitervorrichtung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung kann die Halbleiterschicht ferner ein umgebendes Elektrisches-Feld-Abschwächungsgebiet aufweisen, das so gebildet ist, dass das umgebende Elektrisches-Feld-Abschwächungsgebiet die hintere Oberfläche von der vorderen Oberfläche der Halbleiterschicht in dem umgebenden Gebiet des aktiven Gebiets erreicht, wo die MIS-Transistorstruktur gebildet ist, und das mit einem Hohe-Stehspannung-Gebiet gebildet ist, das einen höheren Widerstand als die Halbleiterschicht oder das Fremdstoffgebiet des zweiten Leitfähigkeitstyps aufweist.
  • Bei dieser Konfiguration kann, weil das umgebende Elektrisches-Feld-Abschwächungsgebiet um die MIS-Transistorstruktur herum gebildet ist, selbst wenn die Verarmungsschicht zu der Endoberfläche (Chipendoberfläche) der Halbleiterschicht zu der Zeit des Anlegens der Sperrspannung ausgedehnt ist, die Verarmungsschicht in dem umgebenden Elektrisches-Feld-Abschwächungsgebiet gestoppt werden, mit dem Ergebnis, dass es möglich ist, zu verhindern, dass die Verarmungsschicht die Endoberfläche erreicht. Folglich ist es möglich, die Intensität des elektrischen Feldes nahe der Endoberfläche der Halbleiterschicht abzuschwächen. Daher ist es auch möglich, selbst wenn ein Defektgebiet auf der Endoberfläche der Halbleiterschicht aufgrund von Zerteilen vorhanden ist, den Fluss eines Leckstroms zu verhindern, der durch die Erzeugung von Elektron-Loch-Paaren verursacht wird.
  • Bei der Halbleitervorrichtung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung kann das Elektrisches-Feld-Abschwächungsgebiet, falls die Halbleiterschicht aus SiC gebildet ist, das Gebiet mit hohem Widerstand aufweisen, das eine Kristalldefektkonzentration von 1 × 1014 cm-3 bis 1 × 1022 cm-3 aufweist, kann das Fremdstoffgebiet des zweiten Leitfähigkeitstyps aufweisen, das eine Fremdstoffkonzentration von 1 × 1018 cm-3 bis 1 × 1022 cm-3 aufweist.
  • Bei der Halbleitervorrichtung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung kann das umgebende Elektrisches-Feld-Abschwächungsgebiet so gebildet sein, dass das umgebende Elektrisches-Feld-Abschwächungsgebiet von der Endoberfläche der Halbleiterschicht nach innen beabstandet ist und dass es das aktive Gebiet umgibt.
  • Bei der Halbleitervorrichtung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung kann die Halbleiterschicht ein umgebendes Fremdstoffgebiet des ersten Leitfähigkeitstyps zwischen dem umgebenden Elektrisches-Feld-Abschwächungsgebiet und der Endoberfläche der Halbleiterschicht aufweisen, kann sich die erste Elektrode in Kontakt mit dem umgebenden Fremdstoffgebiet auf der hinteren Oberfläche der Halbleiterschicht befinden, und kann die Halbleitervorrichtung eine Hilfselektrode aufweisen, die sich in Kontakt mit dem umgebenden Fremdstoffgebiet auf der vorderen Oberfläche der Halbleiterschicht befindet und die elektrisch mit der ersten Elektrode verbunden ist.
  • Bei dieser Konfiguration ist das Potential des umgebenden Fremdstoffgebiets von der vorderen Oberfläche zu der hinteren Oberfläche der Halbleiterschicht auf das gleiche Potential festgesetzt. Entsprechend ist es möglich, es zu erschweren, das elektrische Feld zu dem umgebenden elektrischen Fremdstoffgebiet auszudehnen, und dementsprechend ist es schwierig, die Intensität des elektrischen Feldes nahe der Halbleiterschicht weiter abzuschwächen.
  • Bei der Halbleitervorrichtung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung kann die Hilfselektrode so gebildet werden, dass die Hilfselektrode einen Grenzabschnitt zwischen dem umgebenden Elektrisches-Feld-Abschwächungsgebiet und dem umgebenden Fremdstoffgebiet überspannt, und kann sich in Kontakt mit sowohl dem umgebenden Elektrisches-Feld-Abschwächungsgebiet als auch dem umgebenden Fremdstoffgebiet befinden.
  • Bei der Halbleitervorrichtung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung kann das umgebende Elektrisches-Feld-Abschwächungsgebiet so gebildet sein, dass das umgebende Elektrisches-Feld-Abschwächungsgebiet die Endoberfläche der Halbleiterschicht erreicht.
  • Bei der Halbleitervorrichtung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung kann der Abschnitt des zweiten Leitfähigkeitstyps eine minimale Breite Wmin aufweisen, die gleich oder größer als eine Zellenbreite in der MIS-Transistorstruktur ist, oder kann die minimale Breite Wmin aufweisen, die zweimal oder mehr die Dicke der Halbleiterschicht ist.
  • Bei der Halbleitervorrichtung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung können mehrere Abschnitte des zweiten Leitfähigkeitstyps in der Form von Streifen in einer Draufsicht angeordnet sein, oder können die mehreren Abschnitte des zweiten Leitfähigkeitstyps jeweils in der Form eines Vielecks oder in der Form eines Kreises in einer Draufsicht gebildet und diskret angeordnet sein.
  • Ein Halbleitergehäuse gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung weist Folgendes auf: die Halbleitervorrichtung, einen Leiterrahmen, auf dem die Halbleitervorrichtung montiert ist, und ein Versiegelungsharz, das wenigstens einen Teil der Halbleitervorrichtung und des Leiterrahmens versiegelt.
  • Bei einer Leistungsumwandlungsvorrichtung gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung wird die Halbleitervorrichtung als bidirektionaler Schalter verwendet, und wird der bidirektionale Schalter zum Beispiel als ein Schalterschaltkreis eines Matrixwandlerschaltkreises verwendet, der von einer Polyphaseneingabe in eine Polyphasenausgabe umwandelt.
  • Figurenliste
    • 1 ist eine schematische Draufsicht einer Halbleitervorrichtung gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung.
    • 2 ist eine schematische Untersicht der Halbleitervorrichtung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung.
    • 3 ist eine Querschnittsansicht, die präsentiert wird, wenn die Halbleitervorrichtung entlang einer Linie III-III in 1 geschnitten ist
    • 4 ist eine Querschnittsansicht, die präsentiert wird, wenn die Halbleitervorrichtung entlang einer Linie IV-IV in 1 geschnitten ist.
    • 5A bis 5C sind Diagramme, die Anordnungsmuster von p+-Typ-Gebieten zeigen.
    • 6A bis 6C sind Diagramm, die I-V-Kurven in der Halbleitervorrichtung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung und in einer Halbleitervorrichtung gemäß einem Vergleichsbeispiel zeigen.
    • 7A ist ein Diagramm, das einen Teil eines Herstellungsprozesses der Halbleitervorrichtung in 1 bis 4 zeigt.
    • 7B ist ein Diagramm, das einen Schritt anschließend an 7A zeigt.
    • 7C ist ein Diagramm, das einen Schritt anschließend an 7B zeigt.
    • 7D ist ein Diagramm, das einen Schritt anschließend an 7C zeigt.
    • 7E ist ein Diagramm, das einen Schritt anschließend an 7D zeigt.
    • 8A ist ein Diagramm, das eine andere Form des Herstellungsprozesses der Halbleitervorrichtung in 1 bis 4 zeigt.
    • 8B ist ein Diagramm, das einen Schritt anschließend an 8A zeigt.
    • 8C ist ein Diagramm, das einen Schritt anschließend an 8B zeigt.
    • 8D ist ein Diagramm, das einen Schritt anschließend an 8C zeigt.
    • 8E ist ein Diagramm, das einen Schritt anschließend an 8D zeigt.
    • 8F ist ein Diagramm, das einen Schritt anschließend an 8E zeigt.
    • 9 ist ein Diagramm zum Veranschaulichen von Elektrisches-Feld-Abschwächungsgebieten, die in einer Schottky-Grenzfläche der Halbleitervorrichtung gebildet sind.
    • 10 ist eine vergrößerte Ansicht der Elektrisches-Feld-Relaxationsgebiete.
    • 11 ist eine vergrößerte Ansicht der Elektrisches-Feld-Relaxationsgebiete.
    • 12 ist eine schematische Querschnittsansicht einer Halbleitervorrichtung, die n-Typ-Feldstoppgebiete aufweist.
    • 13 ist eine schematische Querschnittsansicht der Halbleitervorrichtung, die die n-Typ-Feldstoppgebiete aufweist.
    • 14 ist eine Querschnittsansicht, die eine andere Form der Halbleitervorrichtung zeigt.
    • 15A ist ein Diagramm, das einen Teil eines Herstellungsprozesses der Halbleitervorrichtung in 14 zeigt.
    • 15B ist ein Diagramm, das einen Schritt anschließend an 15A zeigt.
    • 15C ist ein Diagramm, das einen Schritt anschließend an 15B zeigt.
    • 15D ist ein Diagramm, das einen Schritt anschließend an 15C zeigt.
    • 16 ist ein Diagramm zum Veranschaulichen von Elektrisches-Feld-Abschwächungsgebieten, die in einer Schottky-Grenzfläche der Halbleitervorrichtung in 14 gebildet sind.
    • 17 ist eine schematische Querschnittsansicht einer Halbleitervorrichtung, die n-Typ-Feldstoppgebiete aufweist.
    • 18 ist eine schematische Querschnittsansicht der Halbleitervorrichtung, die die n-Typ-Feldstoppgebiete aufweist.
    • 19 ist ein Diagramm, das eine andere Form einer Rückoberflächenanschlussstruktur in 4 zeigt.
    • 20 ist ein Diagramm, das eine andere Form der Rückoberflächenanschlussstruktur in 4 zeigt.
    • 21 ist eine schematische Querschnittsansicht einer Halbleitervorrichtung, die ein umgebendes Elektrisches-Feld-Abschwächungsgebiet aufweist.
    • 22 ist eine schematische Querschnittsansicht der Halbleitervorrichtung, die das umgebende Elektrisches-Feld-Abschwächungsgebiet aufweist.
    • 23 ist eine schematische Querschnittsansicht der Halbleitervorrichtung, die das umgebende Elektrisches-Feld-Abschwächungsgebiet aufweist.
    • 24 ist eine schematische perspektivische Ansicht eines Halbleitergehäuses gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung.
    • 25 ist ein Matrixwandlerschaltbild, in dem die Halbleitervorrichtung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung als ein bidirektionaler Schalter eingebunden ist.
    • 26 ist eine Querschnittsansicht, die eine andere Form der Halbleitervorrichtung zeigt.
  • Beschreibung der Ausführungsformen
  • Bevorzugte Ausführungsformen der vorliegenden Erfindung werden unten ausführlich unter Bezugnahme auf die begleitenden Zeichnungen beschrieben.
  • 1 und 2 sind eine Draufsicht bzw. eine Untersicht einer Halbleitervorrichtung 1 gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung.
  • Die Halbleitervorrichtung 1 weist eine Source-Elektrode 4 und ein Gate-Pad 5 auf der Seite der vorderen Oberfläche 2 davon auf und weist auch eine Drain-Elektrode 6 als ein Beispiel für eine erste Elektrode in der vorliegenden Erfindung auf der Seite einer hinteren Oberfläche 3 auf.
  • Die Source-Elektrode 4 ist im Wesentlichen in der Form eines Vierecks über einem im Wesentlichen gesamten Gebiet einer vorderen Oberfläche 2 gebildet und weist einen Peripherierand 9 bei einer Position auf, die von einer Endoberfläche 7 der Halbleitervorrichtung 1 nach innen separiert ist. In dem Peripherierand 9 ist, wie auch später beschrieben ist, eine Vorderoberflächenanschlussstruktur, wie etwa ein Schutzring usw., bereitgestellt. Entsprechend ist auf der vorderen Oberfläche 2 der Halbleitervorrichtung 1 ein Halbleitergebiet 8 um die Source-Elektrode 4 herum freigelegt. Bei dieser bevorzugten Ausführungsform ist das Halbleitergebiet 8, das die Source-Elektrode 4 umgibt, freigelegt. Das Gate-Pad 5 ist in einem Eckabschnitt der Source-Elektrode 4 bereitgestellt, so dass das Gate-Pad 5 von der Source-Elektrode 4 beabstandet ist, und ist mit einer Gate-Elektrode 26 in jeder von MIS-Transistorstrukturen 22 verbunden, die später beschrieben werden.
  • Wie ebenfalls später beschrieben wird, ist die Drain-Elektrode 6 im Wesentlichen in der Form eines Vierecks über einem im Wesentlichen gesamten Gebiet der hinteren Oberfläche 3 gebildet und weist einen Peripherierand 10 bei einer Position auf, die von der Endoberfläche 7 der Halbleitervorrichtung 1 nach innen separiert ist. Entsprechend ist auf der hinteren Oberfläche 3 der Halbleitervorrichtung 1 ein Halbleitergebiet 45 um die Drain-Elektrode 6 herum freigelegt. Bei dieser bevorzugten Ausführungsform ist das Halbleitergebiet 45, das die Drain-Elektrode 6 umgibt, freigelegt.
  • 3 und 4 sind jeweils eine Querschnittsansicht, die präsentiert wird, wenn die Halbleitervorrichtung 1 entlang einer Linie III-III und der Linie IV-IV in 1 geschnitten ist. 5A bis 5C sind Diagramme, eine Anordnungsmuster von p+-Typ-Gebieten 18 bei Betrachtung von der Seite der hinteren Oberfläche zeigen.
  • Die Halbleitervorrichtung 1 weist eine Halbleiterschicht 11 auf, die aus n--Typ-SiC gebildet ist. Die Halbleiterschicht 11 weist die vordere Oberfläche 2, die die Si-Oberfläche des SiC ist, die hintere Oberfläche 3, die die C-Oberfläche des SiC auf der gegenüberliegenden Seite dazu ist, und die Endoberflächen 7 auf, die sich in einer Richtung erstreckt, die die vordere Oberfläche 2 schneidet (die sich in 3 und 4 in einer vertikalen Richtung erstreckt. Die vordere Oberfläche 2 kann eine andere Oberfläche als die Si-Oberfläche des SiC sein und die hintere Oberfläche 3 kann eine andere Oberfläche als die C-Oberfläche des SiC sein.
  • Die Halbleiterschicht 11 weist zum Beispiel eine Dicke von 10 µm bis 250 µm auf. Außerdem weist die Halbleitervorrichtung 1 allgemein eine im Wesentlichen gleichmäßige n-Typ-Fremdstoffkonzentration auf und weist zum Beispiel eine Fremdstoffkonzentration von 1 × 1014 cm-3 bis 1 × 1017 cm-3 auf. Hier bedeutet „eine im Wesentlichen gleichmäßige Fremdstoffkonzentration aufweisen“, dass die Halbleiterschicht 11 keinen n-Typ-Teil (zum Beispiel einen n+-Typ-Teil) einer relativ hohen Fremdstoffkonzentration auf einem hinteren Oberflächenabschnitt (zum Beispiel einem Gebiet, das sich eine gewisse Entfernung von der hinteren Oberfläche 3 in der Richtung der Dicke erstreckt) aufweist.
  • Auf dem hinteren Oberflächenabschnitt der Halbleiterschicht 11 sind die p+-Typ-Gebiete 18, die als ein Beispiel für Abschnitte des zweiten Leitfähigkeitstyps in der vorliegenden Erfindung dienen, selektiv gebildet. Andererseits sind auf dem hinteren Oberflächenabschnitt der Halbleiterschicht 11 die Gebiete außer den p+-Typ-Gebieten 18 von der hinteren Oberfläche 3 als n--Typ-Gebiete 14 freigelegt, die als ein Beispiel für Abschnitte des ersten Leitfähigkeitstyps in der vorliegenden Erfindung dienen.
  • Wie in 3 und 4 gezeigt, sind die p+-Typ-Gebiete 18 über einer im Wesentlichen gesamten Halbleiterschicht 11 gebildet (das heißt sowohl in einem aktiven Gebiet 21 als auch einem Außenperipheriegebiet 20, die später beschrieben werden).
  • Die p+-Typ-Gebiete 18 können in verschiedenen Mustern gebildet werden. Zum Beispiel können, wie durch Schraffur in 5A angegeben, mehrere p+-Typ-Gebiete 18 in einer Draufsicht (Untersicht) in der Form von Streifen angeordnet werden. Wie durch Schraffur in 5B angegeben, können die mehreren p+-Typ-Gebiete 18 jeweils in der Form von Vielecken (in 5B in der Form von regelmäßigen Sechsecken) in einer Draufsicht gebildet sein und können diskret angeordnet sein. Obwohl in 5B die mehreren p+-Typ-Gebiete 18 in einer gestaffelten Konfiguration angeordnet sind, können sie in einer Matrixkonfiguration angeordnet sein. Wie durch Schraffur in 5C angegeben, können die mehreren p+-Typ-Gebiete 18 jeweils in der Form von Kreisen (in 5C in der Form von regelmäßigen Kreisen) in einer Draufsicht gebildet werden und können diskret angeordnet sein. Selbstverständlich kann das Anordnungsmuster aus 5C eine Matrixkonfiguration aufweisen, wie in dem Fall von 5B. Es wird angemerkt, dass, obwohl in 5A bis 5C die mehreren p+-Typ-Gebiete 18 einheitlich mit derselben Form sind, sie sich in Form und Größe unterscheiden können.
  • Die Halbleitervorrichtung 1 weist das Außenperipheriegebiet 20, das in einem Peripherierandabschnitt (Teil nahe der Endoberfläche 7) liegt, und das aktive Gebiet 21, das durch das Außenperipheriegebiet 20 umgeben ist, auf.
  • Auf einem vorderen Oberflächenabschnitt der Halbleiterschicht 11 in dem aktiven Gebiet 21 sind mehrere MIS-Transistorstrukturen 22 gebildet. Die MIS-Transistorstruktur 22 weist ein p-Typ-Körpergebiet 23, ein n+-Typ-Source-Gebiet 24, einen Gate-Isolationsfilm 25, die Gate-Elektrode 26 und ein p+-Typ-Körperkontaktgebiet 27 auf.
  • Insbesondere sind mehrere der p-Typ-Körpergebiete 23 auf dem vorderen Oberflächenabschnitt der Halbleiterschicht 11 gebildet. Die jeweiligen p-Typ-Körpergebiete 23 bilden die minimalen Einheiten (Einheitszellen), durch die ein Strom in dem aktiven Gebiet 21 fließt. Das n+-Typ-Source-Gebiet 24 ist in dem Innengebiet von jedem der p-Typ-Körpergebiete 23 gebildet. Das n+-Source-Gebiet 24 ist zu der vorderen Oberfläche 2 der Halbleiterschicht 11 freigelegt. In dem p-Typ-Körpergebiet 23 definiert das äußere Gebiet des n+-Typ-Source-Gebiets 24 (Gebiet, das das n+-Source-Gebiet 24 umgibt) ein Kanalgebiet 28. Die Gate-Elektrode 26 überspannt angrenzende Einheitszellen und ist dem Kanalgebiet 28 über den Gate-Isolationsfilm 25 zugewandt. Das p+-Körperkontaktgebiet 27 dringt durch das n+-Typ-Source-Gebiet 24 hindurch. Das p+-Körperkontaktgebiet 27 ist elektrisch mit dem p-Typ-Körpergebiet 23 verbunden.
  • Eine Beschreibung der jeweiligen Abschnitte der MIS-Transistorstruktur 22 wird gegeben. Die Fremdstoffkonzentration des p-Typ-Körpergebiets 23 beträgt zum Beispiel 1 × 1016 cm-3 bis 1 × 1019 cm-3, die Fremdstoffkonzentration des n+-Typ-Source-Gebiets 24 beträgt zum Beispiel 1 × 1019 cm-3 bis 1 × 1021 cm-3 und die Fremdstoffkonzentration des p+-Typ-Körperkontaktgebiets 27 beträgt zum Beispiel 1 × 1019 cm-3 bis 1 × 1021 cm-3. Der Gate-Isolationsfilm 25 ist zum Beispiel aus Siliciumoxid (SiO2) gebildet und die Dicke davon beträgt 20 nm bis 100 nm. Die Gate-Elektrode 26 ist aus zum Beispiel aus Polysilicium gebildet.
  • Außerdem ist in 3, wenn der Abstand zwischen den Gate-Elektroden 26 von angrenzenden MIS-Transistorstrukturen 22 als eine Zellenbreite Wc in der MIS-Transistorstruktur 22 angenommen wird, eine breite Wp von jedem der p+-Typ-Gebiete 18 in 5A bis 5C bevorzugt gleich oder größer als die Zellenbreite Wc. Alternativ dazu kann, wie in 3 gezeigt, wenn die Dicke der Halbleiterschicht 11 als Td angenommen wird, die Breite Wp von jedem der p+-Gebiete 18 zweimal oder mehr die Dicke Td sein. Entsprechend werden positive Löcher effizient aus den jeweiligen p+-Gebieten 18 injiziert und dementsprechend ist es möglich, einen Wandel zu einem IGBT-Modus bei einer niedrigen Drain-Spannung vorzunehmen. Es wird angemerkt, dass es, wie in 5A und 5C gezeigt, für die Breite Wp ausreicht, den schmalsten Teil von jedem der p+-Gebiete 18 zu messen.
  • In der Halbleiterschicht 11 ist ein n--p-Typ-Gebiet auf der Seite der hinteren Oberfläche 3 mit Bezug auf die MIS-Transistorstruktur 22 ein n-- Driftgebiet 29 und sind Teile von diesem zu der hinteren Oberfläche 3, wie die oben beschriebenen n--Typ-Gebiete 14, freigelegt.
  • Auf der Seite der vorderen Oberfläche der Halbleiterschicht 11 ist ein Zwischenschichtisolationsfilm 30 gebildet, der sowohl das aktive Gebiet 21 als auch das Außenperipheriegebiet 20 überspannt. Der Zwischenschichtisolationsfilm 30 ist zum Beispiel aus Siliciumoxid (SiO2) gebildet und die Dicke davon beträgt 0,5 µm bis 3,0 µm. In dem Zwischenschichtisolationsfilm 30 ist ein Kontaktloch 31 gebildet, durch das das n+-Typ-Source-Gebiet 24 und das p+-Körperkontaktgebiet 27 in jeder Einheitszelle freigelegt sind.
  • Auf den Zwischenschichtisolationsfilmen 30 ist die Source-Elektrode 4 gebildet. Die Source-Elektrode 4 dringt in die jeweiligen Kontaktlöcher 31 ein, sodass sich die Source-Elektrode 4 in ohmschem Kontakt mit den n+-Typ-Source-Gebieten 24 und den p+-Typ-Körperkontaktgebieten 27 befindet. Die Source-Elektrode 4 erstreckt sich von dem aktiven Gebiet 21 zu dem Außenperipheriegebiet 20 und weist in dem Außenperipheriegebiet 20 einen Überlappungsabschnitt 32 auf, der auf dem Zwischenschichtisolationsfilm 30 ruht.
  • Wie in 4 gezeigt, ist auf dem vorderen Oberflächenabschnitt der Halbleiterschicht 11 in dem Außenperipheriegebiet 20 eine Vorderoberflächenanschlussstruktur 33 gebildet. Die Vorderoberflächenanschlussstruktur 33 kann mit mehreren Teilen gebildet sein, die wenigstens einen Teil aufweisen, der mit dem Peripherierandabschnitt der Source-Elektrode 4 (Peripherierandabschnitt eines Übergangsabschnitts zu der Halbleiterschicht 11) überlappt. In 4 sind eine innerste Resurf-Schicht 34 (RESURF: Reduced Surface Field - reduziertes Oberflächenfeld) und mehrere Schutzringschichten 35, die die Resurf-Schicht 34 umgeben, enthalten. Die Resurf-Schicht 34 ist so gebildet, dass die Resurf-Schicht 34 das Innere und das Äußere einer Öffnung 36 des Zwischenschichtisolationsfilms 30 überspannt, und ist mit dem Peripherierandabschnitt der Source-Elektrode 4 innerhalb der Öffnung 36 in Kontakt gebracht. Mehrere der Schutzringschichten 35 sind voneinander beabstandet. Obwohl die Resurf-Schicht 34 und die Schutzringschichten 35, die in 4 gezeigt sind, mit einem p-Typ-Fremdstoffgebiet gebildet sind, können sie mit einem Gebiet mit hohem Widerstand gebildet werden. In dem Fall des Gebiets mit hohem Widerstand können die Resurf-Schicht 34 und die Schutzringschichten 35 eine Kristalldefektkonzentration von 1 × 1014 cm-3 bis 1 × 1022 cm-3 aufweisen.
  • Auf der hinteren Oberfläche 3 der Halbleiterschicht 11 ist die Drain-Elektrode 6 gebildet. Die Drain-Elektrode 6 ist eine Elektrode, die mehreren Einheitszellen gemein ist. Auf der hinteren Oberfläche 3 der Halbleiterschicht 11 bildet die Drain-Elektrode 6 einen Schottky-Übergang mit den n--Typ-Gebieten 14 (dem n-- Typ-Driftgebiet 29) und befindet sich in ohmschem Kontakt mit den p+-Typ-Gebieten 18. Die Drain-Elektrode 6 ist aus einem Metall (zum Beispiel Ti, Ni, Mo oder Au usw.) gebildet, das einen Schottky-Übergang mit den n-- Typ-Gebieten 14 bilden kann und das sich in ohmschem Kontakt mit den p+-Typ-Gebieten 18 befinden kann.
  • Außerdem weist die Drain-Elektrode 6 den Peripherierand 10 bei einer Position auf, die von der Endoberfläche 7 der Halbleiterschicht 11 nach innen separiert ist. Entsprechend ist das Halbleitergebiet 45 zu der hinteren Oberfläche 3 der Halbleiterschicht 11 um die Drain-Elektrode 6 herum freigelegt. Bei dieser bevorzugten Ausführungsform ist das Halbleitergebiet 45, das die Drain-Elektrode 6 umgibt, freigelegt. Der Peripherierandabschnitt der Drain-Elektrode 6 ist dem Peripherierandabschnitt der Source-Elektrode 4 über die Halbleiterschicht 11 hinweg zugewandt. Insbesondere erstreckt sich die Drain-Elektrode 6 von dem aktiven Gebiet 21 zu dem Außenperipheriegebiet 20 und weist den Peripherierandabschnitt auf, der direkt unterhalb der Vorderoberflächenanschlussstruktur 33 (bei dieser bevorzugten Ausführungsform der Resurf-Schicht 34) in dem Außenperipheriegebiet 20 angeordnet ist. Wie in 4 gezeigt, kann die Drain-Elektrode 6 die gleiche Größe wie die Source-Elektrode 4 aufweisen.
  • Auf dem hinteren Oberflächenabschnitt der Halbleiterschicht 11 in dem Außenperipheriegebiet 20 ist eine Rückoberflächenanschlussstruktur 12 gebildet. Die Rückoberflächenanschlussstruktur 12 weist einen Innenseitenperipherierand 15, der sich auf einer Innenseite mit Bezug auf den Peripherierand 10 der Drain-Elektrode 6 befindet, und einen Außenseitenperipherierand 16, der sich auf einer Außenseite mit Bezug auf den Peripherierand 10 der Drain-Elektrode 6 befindet und der sich bei einer Position von der Endoberfläche 7 der Halbleiterschicht 11 nach innen separiert befindet, auf. Bei dieser bevorzugten Ausführungsform ist der Bildungsbereich der Rückoberflächenanschlussstruktur 12 im Wesentlichen gleich jenem der Vorderoberflächenanschlussstruktur 33. Daher kann der Außenseitenperipherierand 16 der Rückoberflächenanschlussstruktur 12 mit dem Außenseitenperipherierand 17 der äußersten Schutzringschicht 35 in einer Draufsicht zusammenfallen.
  • Die Rückoberflächenanschlussstruktur 12 kann in einem Gebiet mit hohem Widerstand liegen, das einen Widerstand höher als jener des n--Typ-Driftgebiets 29 aufweist, oder kann ein p-Typ-Fremdstoffgebiet sein. In dem Fall des Gebiets mit hohem Widerstand kann die Rückoberflächenanschlussstruktur 12 eine Kristalldefektkonzentration von 1 × 1014 cm-3 bis 1 × 1022 cm-3 aufweisen. In einem Fall des p-Typ-Fremdstoffgebiets kann die Rückoberflächenanschlussstruktur 12 andererseits eine Fremdstoffkonzentration von 1 × 1016-cm-3 bis 1 × 1019 cm-3 aufweisen.
  • Bei dieser Halbleitervorrichtung 1 sind das n--p-Typ-Gebiet 14 (das n-Typ-Driftgebiet 29) und das p+-p-Typ-Gebiet 18 auf der Seite der hinteren Oberfläche 3 der Halbleiterschicht 11 freigelegt und befindet sich die Drain-Elektrode 6, die die gemeinsame Elektrode ist, in Kontakt mit beiden von ihnen. Daher bilden für die MIS-Transistorstruktur 22 das n--Typ-Driftgebiet 29 und das p+-p-Typ-Gebiet 18 das Drain-Gebiet eines MISFET (Metal Insulator Semiconductor Field Effect Transistor-Metall-Isolator-Halbleiter-Feldeffekttransistor) bzw. das Kollektorgebiet eines IGBT (Insulated Gate Bipolar Semiconductor - bipolarer Halbleiter mit isoliertem Gate). Das heißt, für die gemeinsame MIS-Transistorstruktur 22 weist die Halbleitervorrichtung 1 durch Bereitstellen von Elektrodenkontaktabschnitten mit jeweils unterschiedlichem Leitfähigkeitstyp auf der Seite der hinteren Oberfläche eine Hybrid-MIS(Hybrid-Metall-lsolator-Halbleiter)-Struktur auf, in der der MISFET und der IGBT in derselben Halbleiterschicht integriert sind.
  • Der MISFET ist als ein Element effektiv, das hauptsächlich in einem Niedrige-Stehspannung-Gebiet (zum Beispiel 5 kV oder weniger) verwendet wird. Daher wird bei der Halbleitervorrichtung 1, wenn eine Spannung zwischen der Source und dem Drain angelegt wird und eine Spannung, die gleich oder größer als eine Schwellenspannung ist, an der Gate-Elektrode 26 angelegt wird, der MISFET zuerst eingeschaltet und dementsprechend wird elektrische Kontinuität zwischen der Source-Elektrode 4 und der Drain-Elektrode 6 über das n--Typ-Gebiet 14 der Halbleiterschicht 11 hergestellt (MISFET-Modus). Wie in 6A gezeigt, nimmt zum Beispiel ein Drain-Strom Id linear mit einer Zunahme einer Drain-Spannung Vd zu, bis die Drain-Spannung Id von dem Zeitpunkt an ansteigt, wenn eine Source-Drain-Spannung Vd 0 V beträgt, und dann tritt eine Abschnürung auf. Daher können in dem MISFET zufriedenstellende Charakteristiken in dem Kleiner-Strom-Gebiet erzielt werden. Andererseits wird, weil die Drain-Spannung Vd mit einer Zunahme des Drain-Stroms Id zunimmt, wenn der MISFET in einem Großer-Strom-Gebiet verwendet wird, ein Stromführungsverlust in dem MISFET, der durch das Produkt der Drain-Spannung Vd und des Drain-Stroms Id bestimmt wird, erhöht. Es ist anzumerken, dass durch Erhöhen der Fläche der Halbleiterschicht die Drain-Spannung Vd, die für den Fluss eines großen Stroms notwendig ist, reduziert werden kann und folglich der Stromführungsverlust in dem MISFET reduziert werden kann. Jedoch werden die Herstellungskosten erheblich erhöht.
  • Andererseits ist der IGBT als ein Element effektiv, das hauptsächlich in einem Hohe-Stehspannung-Gebiet (zum Beispiel 10 kV oder mehr) verwendet wird. Bei dieser Halbleitervorrichtung 1 geht, nachdem eine elektrische Kontinuität zwischen der Source und dem Drain in dem MISFET-Modus hergestellt wurde, wenn, wie in 6A gezeigt, die Source-Drain-Spannung gleich oder größer als eine ansteigende Spannung Vpn einer parasitären Diode (pn-Diode) wird, die mit dem pn-Übergang des p-Typ-Körpergebiets 23 und des n--Typ-Driftgebiets 29 gebildet ist, die Halbleitervorrichtung 1 zu dem Großer-Strom-Gebiet über. In dem Großer-Strom-Gebiet fließen Elektronen in das n--Type-Driftgebiet 29. Die Elektronen wirken als ein Basisstrom für einen pnp-Transistor, der mit dem p-Typ-Körpergebiet 23, dem n--Typ-Driftgebiet 29 und dem p+-Typ-Gebiet 18 (Kollektorgebiet) gebildet ist, und dementsprechend wird eine elektrische Kontinuität in dem pnp-Transistor hergestellt. Da Elektronen von dem n+-Typ-Source-Gebiet 24 (Emittergebiet) bereitgestellt werden und positive Löcher von dem p+-Gebiet 18 injiziert werden, werden Elektronen und positive Löcher übermäßig in dem n--Typ-Driftgebiet 29 angesammelt. Entsprechend findet eine Leitfähigkeitsmodulation in dem n--Typ-Driftgebiet 29 statt und dementsprechend geht das n--Typ-Driftgebiet 29 zu einem Zustand mit hoher Leitfähigkeit über und wird der IGBT eingeschaltet. Das heißt, über das p+-Typ-Gebiet 18 der Halbleiterschicht 11 wird eine elektrische Kontinuität zwischen der Source-Elektrode 4 und der Drain-Elektrode 6 hergestellt (IGBT-Modus). Wie oben werden in einem Fall des IGBT die Leitfähigkeitsmodulationscharakteristiken eines Bipolartransistors bereitgestellt und kann dementsprechend eine Großer-Strom-Steuerung mit hoher Stehspannung durchgeführt werden. Daher können in dem IGBT zufriedenstellende Charakteristiken eines Großer-Strom-Gebiets aufgezeigt werden, ohne die Fläche der Halbleiterschicht im Vergleich zu dem MISFET zu erhöhen.
  • Wie Oben ist es durch Einbinden des MISFET und des IGBT in derselben Halbleiterschicht möglich, einen breiten Betriebsbereich von dem Niedrige-Stehspannung-Gebiet zu dem Hohe-Stehspannung-Gebiet zu realisieren. Das heißt, es ist möglich, die Halbleitervorrichtung bereitzustellen, in der, während sie als ein Element mit hoher Stehspannung verwendbar ist, in dem Kleiner-Strom-Gebiet der MISFET(Bipolar)-Betrieb realisiert werden kann und in dem Großer-Strom-Gebiet der IGBT(Bipolar)-Betrieb realisiert werden kann. Folglich können in der Halbleitervorrichtung 1 zufriedenstellende Schaltcharakteristiken in sowohl dem Kleiner-Strom-Gebiet als auch dem Großer-Strom-Gebiet erreicht werden.
  • Außerdem fließt in der Halbleitervorrichtung 1, wenn eine Sperrspannung (in 6A das Gebiet von Vd < 0) zwischen der Source und dem Drain angelegt wird, ein Strom in der Richtung der Dicke innerhalb der Halbleitervorrichtung 1 über eine Körperdiode (parasitäre Diode), die mit dem pn-Übergang innerhalb der MIS-Transistorstruktur 22 gebildet wird. Jedoch ist es mit der Struktur der vorliegenden bevorzugten Ausführungsform, wie in 6A gezeigt, durch eine Schottky-Barriere, die zwischen dem n--Typ-Gebiet 14 und der Drain-Elektrode 6 gebildet ist, möglich, zu verhindern, dass der Drain-Strom Id fließt. Folglich ist es möglich, eine zufriedenstellende Stehspannung in Sperrrichtung sicherzustellen.
  • Andererseits ist es in der Halbleitervorrichtung 1, wenn ein beliebiger der Schottky-Übergänge des p+-Typ-Gebiets 18 und des n--Typ-Gebiets 14 mit der Drain-Elektrode 6 weggelassen wird, schwierig, irgendeine der zufriedenstellenden Schaltcharakteristiken und der zufriedenstellenden Stehspannung in Sperrrichtung zu erzielen. Wenn zum Beispiel der letztere Schottky-Übergang weggelassen ist und die Drain-Elektrode 6 über ein (nicht gezeigtes) n+-Typ-Gebiet in ohmschen Kontakt mit dem n--Typ-Driftgebiet 29 gebracht wird usw., wie in 6B gezeigt, wird eine elektrische Kontinuität in Sperrrichtung hergestellt. Wenn das erstere p+-Typ-Gebiet 18 weggelassen ist und die Drain-Elektrode 6 einen Schottky-Übergang mit dem n--Typ-Driftgebiet 29 über die gesamte hintere Oberfläche 3 der Halbleiterschicht 11 herstellt, kann eine Leitfähigkeitsmodulation in dem Großer-Strom-Gebiet nicht durchgeführt werden, mit dem Ergebnis, dass es, wie in 6C gezeigt, in dem Großer-Strom-Gebiet schwierig ist, die zufriedenstellenden Schaltcharakteristiken zu realisieren.
  • Ein Verfahren zum Herstellen der Halbleitervorrichtung 1 wird dann unter Bezugnahme auf 7A bis 7E beschrieben.
  • 7A bis 7E sind Diagramme, die einen Herstellungsprozess der in 1 bis 4 gezeigten Halbleitervorrichtung 1 in Reihenfolge der Schritte zeigen.
  • Um die Halbleitervorrichtung 1 herzustellen, wie in 7A gezeigt, wird zuerst auf einem Basissubstrat 19 in einem Zustand eines Wafers, der aus n+-Typ-SiC (zum Beispiel beträgt eine Fremdstoffkonzentration 1 × 1018 cm-3 bis 1 × 1020 cm-3) gebildet ist, die Halbleiterschicht 11, die eine niedrigere Konzentration als das Basissubstrat 19 aufweist, durch epitaktisches Wachstum gebildet. Die Dicke des Basissubstrats 19 kann zum Beispiel 150 µm bis 450 µm betragen.
  • Wie in 7B gezeigt, werden als Nächstes auf dem vorderen Oberflächenabschnitt der Halbleiterschicht 11 die oben beschriebenen MIS-Transistorstrukturen 22 gebildet. Obwohl dies nicht gezeigt ist, kann hier, wenn die Vorderoberflächenanschlussstruktur 33 durch einen lonenimplantationsschritt für die Bildung des p-Typ-Körpergebiets 23 in der MIS-Transistorstruktur 22 gebildet wird, der Schritt davon reduziert werden. Jedoch kann die Vorderoberflächenanschlussstruktur 33 in einem separaten Schritt gebildet werden. Danach werden die Zwischenschichtisolationsfilme 30 und die Source-Elektrode 4 gebildet.
  • Als Nächstes wird, wie in 7C gezeigt, durch Entfernen des Basissubstrats 19 die gesamte hintere Oberfläche 3 der Halbleiterschicht 11 freigelegt. Dieser Schritt kann durchgeführt werden, indem das Basissubstrat 19 beinahe vollständig durch Schleifen von der Seite der hinteren Oberfläche 3 entfernt wird, und danach kann Polieren (zum Beispiel CMP) zur Endbearbeitung durchgeführt werden. In dem Polierschritt kann die Halbleiterschicht 11, die freigelegt ist, nachdem sie geschliffen wurde, weiter gedünnt werden. Insbesondere kann das Basissubstrat 19 mit einer Dicke von 350 µm durch Rückoberflächenschleifen entfernt werden und danach kann die Halbleiterschicht 11 mit einer Dicke von 50 µm poliert werden, so dass sie eine Dicke von 40 µm aufweist. Durch schließliches Anwenden des Polierschrittes kann der Oberflächenzustand der hinteren Oberfläche 3 der Halbleiterschicht 11, die freigelegt ist, glatt gemacht werden und dementsprechend kann zufriedenstellend bewirkt werden, dass die Drain-Elektrode 6 den Schottky-Übergang herstellt.
  • Als Nächstes, wie in 7D gezeigt, wird ein (nicht gezeigter) Fotolackfilm gebildet, der selektiv die hintere Oberfläche 3 der Halbleiterschicht 11 bedeckt, und werden über den Fotolackfilm p-Typ-Fremdstoff(zum Beispiel Aluminium (AI))-Ionen in die hintere Oberfläche 3 der Halbleiterschicht 11 implantiert. Danach wird der p-Typ-Fremdstoff durch Durchführen von Lasertempern aktiviert und werden dementsprechend die p+-Typ-Gebiete 18 gebildet. Obwohl dies nicht gezeigt ist, kann hier, wenn die Rückoberflächenanschlussstruktur 12 durch den lonenimplantationsschritt für die Bildung des p+-Typ-Gebiets 18 gebildet wird, der Schritt davon reduziert werden. Jedoch kann die Rückoberflächenanschlussstruktur 12 in einem separaten Schritt gebildet werden.
  • Als Nächstes wird zum Beispiel durch ein Sputterverfahren ein Metallfilm über der gesamten hinteren Oberfläche 3 der Halbleiterschicht 11 gebildet und wird der Metallfilm selektiv entfernt (geätzt). Entsprechend wird die Drain-Elektrode 6 gebildet. Dann wird die Halbleiterschicht 11 entlang einer Zerteilungslinie geschnitten, die bei einer Position von dem Peripherierand 10 (in 7E nicht gezeigt) der Drain-Elektrode 6 entfernt platziert ist. Entsprechend kann, wie in 7E gezeigt, die Halbleitervorrichtung 1, die vereinzelt ist, erhalten werden.
  • Es wird angemerkt, dass die Halbleitervorrichtung 1 auch zum Beispiel in Schritten 8A bis 8F anstelle der Schritte 7A bis 7E hergestellt werden kann.
  • Insbesondere wird, wie in 8A gezeigt, durch epitaktisches Wachstum eine erste n--Typ-Halbleiterschicht 46, deren Konzentration niedriger als jene des Basissubstrats 19 ist, auf dem Basissubstrat 19 gebildet. Die Dicke der ersten Halbleiterschicht 46 beträgt zum Beispiel 0,5 µm bis 5 µm.
  • Als Nächstes werden, wie in 8B gezeigt, die p+-Typ-Gebiete 18 in der ersten Halbleiterschicht 46 gebildet. Insbesondere werden p-Typ-Fremdstoffatome selektiv in die vordere Oberfläche der ersten Halbleiterschicht 46 implantiert. Hier müssen die p+-Typ-Gebiete 18 nicht bis zu der hinteren Oberfläche der ersten Halbleiterschicht 46 (Grenzfläche zu dem Basissubstrat 19) gebildet werden, weil die p-Typ-Fremdstoffionen, zum Beispiel AI, verwendet werden. Danach werden die p+-Typ-Gebiete 18 durch Durchführen einer Temperverarbeitung gebildet. Wenn die Temperverarbeitung durchgeführt wird, werden sowohl in dem Basissubstrat 19 als auch der ersten Halbleiterschicht 46 Elemente, die empfindlich gegenüber hoher Temperatur sind, noch nicht gebildet und dementsprechend kann die Temperverarbeitung bei einer relativ hohen Temperatur zum Beispiel (1500°C bis 1800°C) durchgeführt werden.
  • Als Nächstes wird, wie in 8 gezeigt, auf der ersten Halbleiterschicht 46 eine zweite n--Typ-Halbleiterschicht 47 durch weiteres epitaktisches Wachstum gebildet. Die Dicke der zweiten Halbleiterschicht 47 beträgt zum Beispiel 5 µm bis 300 µm. Entsprechend wird die Halbleiterschicht 11, die mit der ersten Halbleiterschicht 46 und der zweiten Halbleiterschicht 47 gebildet wird, gebildet. Die p+-Typ-Gebiete 18, die auf dem vorderen Oberflächenabschnitt der ersten Halbleiterschicht 46 gebildet werden, werden in einen Zustand gebracht, in dem sie in einem unteren Abschnitt der Halbleiterschicht 11 eingebettet sind.
  • Als Nächstes, wie in 8D gezeigt, werden die Fremdstoffgebiete der MIS-Transistorstruktur 22 und die Vorderoberflächenanschlussstruktur 33 durch selektives Implantieren von Fremdstoffionen von der Seite der vorderen Oberfläche 2 der Halbleiterschicht 11 gebildet. Insbesondere werden die p-Typ-Körpergebiete 23, die n+-Typ-Source-Gebiete 24, die p+-Typ-Körperkontaktgebiete 27, die Resurf-Schicht 34 und die Schutzringschichten 35 gebildet. Es wird angemerkt, dass in dem Schritt aus 8B die Temperverarbeitung zum Bilden der Fremdstoffgebiete (wie etwa der p-Typ-Körpergebiete 23 usw.) der MIS-Transistorstrukturen 22 ohne Durchführen einer Temperverarbeitung an den eingebetteten p+-Typ-Gebieten 18 genutzt werden kann, so dass gleichzeitig die p+-Typ-Gebiete 18 aktiviert werden. Als Nächstes werden die Gate-Isolationsfilme 25 und die Gate-Elektroden 26, die die verbleibenden Elemente der MIS-Transistorstrukturen 22 sind, gebildet. Danach werden die Zwischenschichtisolationsfilme 30 und die Source-Elektrode 4 gebildet.
  • Als Nächstes wird, wie in 8E gezeigt, durch Entfernen des Basissubstrats 19 die gesamte hintere Oberfläche 3 der Halbleiterschicht 11 freigelegt. Dieser Schritt wird fortgesetzt, bis die p+-Typ-Gebiete 18 von der hinteren Oberfläche 3 freigelegt sind.
  • Als Nächstes wird zum Beispiel durch ein Sputterverfahren ein Metallfilm über der gesamten hinteren Oberfläche 3 der Halbleiterschicht 11 gebildet und wird der Metallfilm selektiv entfernt (geätzt). Entsprechend wird die Drain-Elektrode 6 gebildet. Dann wird die Halbleiterschicht 11 entlang einer Zerteilungslinie geschnitten, die bei einer Position von dem Peripherierand 10 (in 8F nicht gezeigt) der Drain-Elektrode 6 entfernt platziert ist. Entsprechend kann, wie in 8F gezeigt, die Halbleitervorrichtung 1, die vereinzelt ist, erhalten werden.
  • <Andere Formen der Halbleitervorrichtung 1 >
  • Andere Formen der oben beschriebenen Halbleitervorrichtung 1 werden unten unter Bezugnahme auf die Zeichnungen beschrieben.
  • 9 ist ein Diagramm zum Veranschaulichen von Elektrisches-Feld-Abschwächungsgebieten 44, die in einer Schottky-Grenzfläche der hinteren Oberfläche 3 einer Halbleiterschicht 11 gebildet sind. Außerdem sind 10 und 11 vergrößerte Ansichten der Elektrisches-Feld-Relaxationsgebiete 44.
  • Die Halbleitervorrichtung 1 kann die Elektrisches-Feld-Abschwächungsgebiete 44 aufweisen, die auf dem hinteren Oberflächenabschnitt der Halbleiterschicht 11 in dem aktiven Gebiet 21 gebildet sind und die sich in Kontakt mit der Drain-Elektrode 6 befinden. Insbesondere werden in den n--Typ-Gebieten 14 (n--Typ-Driftgebiet 29), die von der hinteren Oberfläche 3 der Halbleiterschicht 11 freigelegt sind, die Elektrisches-Feld-Abschwächungsgebiete 44 selektiv gebildet.
  • Durch Bilden der Elektrisches-Feld-Abschwächungsgebiete 44 kann ein elektrisches Feld in der Schottky-Grenzfläche zwischen dem n--Typ-Driftgebiet 29 und der Drain-Elektrode 6 abgeschwächt werden. Entsprechend kann ein Sperrleckstrom reduziert werden, selbst wenn ein Metall, dessen Austrittsarbeit relativ klein ist, als die Drain-Elektrode 6 verwendet wird, wodurch durch Verwenden des Metalls ein niedriger Ein-Widerstand sichergestellt werden kann. Obwohl der Sperrleckstrom auch auf Kosten des geringen Ein-Widerstands reduziert werden kann, ist es insbesondere möglich, den geringen Ein-Widerstand zu erzielen, weil bei dieser Konfiguration der Sperrleckstrom durch die Elektrisches-Feld-Abschwächungsgebiete 44 reduziert werden kann, indem ein Metall verwendet wird, dessen Austrittsarbeit niedriger als für ein Metall ist, das in einem Fall verwendet wird, bei dem die Elektrisches-Feld-Abschwächungsgebiete 44 nicht bereitgestellt sind.
  • Wie bei der oben beschriebenen Rückoberflächenanschlussstruktur 12 kann das Elektrisches-Feld-Abschwächungsgebiet 44 ein Gebiet mit hohem Widerstand sein, das einen Widerstand höher als jener des n--Typ-Driftgebiets 29 aufweist, oder kann ein p-Typ-Fremdstoffgebiet sein. In dem Fall des Gebiets mit hohem Widerstand kann das Elektrisches-Feld-Abschwächungsgebiet 44 eine Kristalldefektkonzentration von 1 × 1014 cm-3 bis 1 × 1022 cm-3 aufweisen. In einem Fall des p-Typ-Fremdstoffgebiets kann die Rückoberflächenanschlussstruktur 12 andererseits eine Fremdstoffkonzentration von 1 × 1016 cm-3 bis 1 × 1019 cm-3 aufweisen. Durch Bilden der Elektrisches-Feld-Abschwächungsgebiete 44 und der Rückoberflächenanschlussstruktur 12 derart, dass sie die gleiche Konfiguration aufweisen, können sie zusammen in demselben Schritt gebildet werden.
  • Außerdem können, wie in 10 gezeigt, falls die hintere Oberfläche 3 der Halbleiterschicht 11 einen im Wesentlichen gleichmäßigen flachen Abschnitt 37 aufweist, die Elektrisches-Feld-Abschwächungsgebiete 44 auf dem flachen Abschnitt 37 gebildet werden. Andererseits können, wie in 11 gezeigt, falls die hintere Oberfläche 3 der Halbleiterschicht 11 selektiv Gräben 88 aufweist, die Elektrisches-Feld-Abschwächungsgebiete 44 innerhalb des n--Typ-Driftgebiets 29 entlang den Innenoberflächen der Gräben 38 gebildet werden. In diesem Fall kann die Drain-Elektrode 6 in den Gräben 38 eingebettet und mit den Elektrisches-Feld-Abschwächungsgebieten 44 innerhalb der Gräben 38 verbunden sein.
  • 12 und 13 sind schematische Querschnittsansichten einer Halbleitervorrichtung 1, die n-Typ-Feldstoppgebiete 42 und 43 aufweist.
  • Durch Bilden der n-Typ-Feldstoppgebiete 42 und 43 ist es möglich, wenn eine Spannung zwischen der Source und dem Drain angelegt wird, zu verhindern, dass eine Verarmungsschicht, die sich von einer Niedrige-Spannung-Seite erstreckt, eine leitfähige Strukturierung (zum Beispiel die MIS-Transistorstrukturen 22) auf einer Hohe-Spannung-Seite erreicht. Entsprechend ist es möglich, einen Leckstrom zu verhindern, der durch ein Punch-Through-Phänomen verursacht wird.
  • Die n-Typ-Feldstoppgebiete 42 und 43 genügen, um ein n-Typ-Feldstoppgebiet zu sein, das auf der Seite der vorderen Oberfläche 2 und/oder der Seite der hinteren Oberfläche 3 der Halbleiterschicht 11 gebildet ist und das eine Fremdstoffkonzentration höher als das n--Typ-Driftgebiet 29 aufweist. In 12 und 13 sind sowohl das n-Typ-Feldstoppgebiet 42 der vorderen Oberflächenseite als auch das n-Typ-Feldstoppgebiet 43 der hinteren Oberflächenseite gezeigt.
  • Zum Beispiel können, wie in 12 gezeigt, die n-Typ-Feldstoppgebiete 42 und 43 bei Tiefenpositionen von der vorderen Oberfläche 2 und hinteren Oberfläche 3 (der Schottky-Grenzfläche) der Halbleiterschicht 11 entfernt angeordnet werden.
  • Insbesondere kann die n-Typ-Feldstoppschicht 42 der vorderen Oberflächenseite unterhalb der MIS-Transistorstruktur 22, separiert von den p-Typ-Körpergebieten 23 zu der Seite der hinteren Oberfläche 3 hin, angeordnet werden. Andererseits kann die n-Typ-Feldstoppschicht 43 der hinteren Oberflächenseite bei einer oberen Seite, separiert von den p+-Typ-Gebieten 18 zu der Seite der Oberfläche 2 hin, angeordnet werden.
  • Wie in 13 gezeigt, können die n-Typ-Feldstoppgebiete 42 und 43 die vordere Oberfläche 2 und die hintere Oberfläche 3 der Halbleiterschicht 11 erreichen.
  • Fremdstoffkonzentrationen der n-Typ-Feldstoppschichten 42 und 43 können Profile aufweisen, die in der Tiefenrichtung der Halbleiterschicht 11 gleichmäßig sind, oder können Profile aufweisen, die Spitzen bei vorbestimmten Tiefenpositionen aufweisen. Falls die Fremdstoffkonzentration eine Spitze aufweist, reicht es aus, dass eine Konzentration bei dieser Spitze höher als eine Konzentration des n--Typ-Driftgebiets 29 ist.
  • Es wird angemerkt, dass die n-Typ-Feldstoppgebiete 42 und 43 in 12 und 13 nach Bedarf kombiniert werden können. Zum Beispiel kann das n-Typ-Feldstoppgebiet 42 der vorderen Oberflächenseite bei einer Position entfernt von der vorderen Oberfläche 2 der Halbleiterschicht 11 angeordnet werden, wohingegen das n-Typ-Feldstoppgebiet 43 der hinteren Oberflächenseite die hintere Oberfläche 3 der Halbleiterschicht 11 erreichen kann.
  • 14 ist eine schematische Querschnittsansicht, die eine andere Form der Halbleitervorrichtung 1 zeigt.
  • Obwohl bei der oben beschriebenen bevorzugten Ausführungsform die p+-Typ-Gebiete 18 mit den Fremdstoffgebieten gebildet werden, die selektiv auf der hinteren Oberfläche 3 der n+-Typ-Halbleiterschicht 11 gebildet werden, werden in 14 die p+-Typ-Gebiete 18 mit Teilen eines p+-Typ-Substrats 39 gebildet.
  • Insbesondere weist die Halbleiterschicht 11 das p+-Typ-Substrat 39, das als ein Beispiel für eine zweite Halbleiterschicht in der vorliegenden Erfindung dient, und eine n--Typ-Halbleiterschicht 40, die als ein Beispiel für eine erste Halbleiterschicht in der vorliegenden Erfindung dient, auf dem p+-Typ-Substrat 39 auf.
  • Das p+-Typ-Substrat 39 weist zum Beispiel eine Dicke von 100 µm bis 400 µm auf. Außerdem weist das p+-Typ-Substrat 39 zum Beispiel eine Fremdstoffkonzentration von 1 × 1017 cm-3 bis 5 × 1019 cm-3 auf.
  • In dem p+-Typ-Substrat 39 werden Gräben 41 selektiv gebildet. Die jeweiligen Gräben 41 erreichen die n--Typ-Halbleiterschicht 40 von der hinteren Oberfläche des p+-Typ-Substrats 39 (der hinteren Oberfläche 3 der Halbleiterschicht 11) und werden in einer größeren Tiefe gebildet, sodass die jeweiligen Gräben 41 konkave Abschnitte 49 in der n--Typ-Halbleiterschicht 40 bilden. Entsprechend werden auf einer hinteren Oberfläche 50 der n--Typ-Halbleiterschicht 40 Stufen zwischen den Bildungspositionen (erste Teile 51) der Gräben 41 und den anderen Positionen (zweite Teile 52) gebildet. Der untere Abschnitt des Grabens 41 wird nur mit der n--Typ-Halbleiterschicht 40 gebildet, wohingegen die Seitenabschnitte des Grabens 41 mit der n--Typ-Halbleiterschicht 40 und dem p+-Typ-Substrat 39 gebildet werden.
  • Die Drain-Elektrode 6 ist entlang der hinteren Oberfläche 3 des p+-Typ-Substrats 39 und den Innenoberflächen der Gräben 41 gebildet. Entsprechend ist ein Abstand (die Dicke der Drain-Elektrode 6) zwischen einer Oberfläche, die sich in Kontakt mit der hinteren Oberfläche 3 des p+-Typ-Substrats 39 der Drain-Elektrode 6 und der Innenoberfläche des Grabens 41 befindet, und der anderen Oberfläche auf der gegenüberliegenden Seite dazu konstant. Die Drain-Elektrode 6 stellt einen Schottky-Übergang mit dem n--Typ-Driftgebiet 29 an dem unteren Abschnitt (der hinteren Oberfläche 50) und einem Teil der Seitenabschnitte (Seitenoberflächen 53) des Grabens 41 her und befindet sich in ohmschem Kontakt mit dem p+-Typ-Substrat 39 bei einem Teil des Seitenabschnitts (der Seitenoberfläche 53) des Grabens 41 und der hinteren Oberfläche 3 des p+-Typ-Substrats 39.
  • 15A bis 15D sind Diagramme, die einen Herstellungsprozesses der in 14 gezeigten Halbleitervorrichtung 1 in Reihenfolge der Schritte zeigen.
  • Um die Halbleitervorrichtung 1 aus 14 herzustellen, wie in 15A gezeigt, wird zuerst die n--Typ-Halbleiterschicht 40 auf dem p+-Typ-Substrat 39 in einem Zustand eines Wafers durch epitaktisches Wachstum gebildet.
  • Wie in 15B gezeigt, werden als Nächstes auf dem vorderen Oberflächenabschnitt der n--Typ-Halbleiterschicht 40 die MIS-Transistorstrukturen 22 gebildet. Danach werden die Zwischenschichtisolationsfilme 30 und die Source-Elektrode 4 gebildet.
  • Wie in 15C gezeigt, werden als Nächstes die Gräben 41, die die n--Typ-Halbleiterschicht 40 (das n--Typ-Driftgebiet 29) erreichen, durch selektives Ätzen des p+-Typ-Substrats 39 von der hinteren Oberfläche 3 gebildet.
  • Es wird angemerkt, dass vor der Bildung der Gräben 41 ein Schritt des Dünnens des p+-Typ-Substrats 39 durchgeführt werden kann. Durch Dünnen im Voraus kann die Ätzzeit reduziert werden und dementsprechend kann die Effizienz der Herstellung verbessert werden. Dieser Dünnungsschritt kann zum Beispiel durch Dünnen des p+-Typ-Substrats 39 durch Schleifen von der Seite der hinteren Oberfläche 3 (zum Beispiel Schleifen um etwa 50 µm bis 300 µm) durchgeführt werden und danach kann Polieren (zum Beispiel CMP) zur Endbearbeitung durchgeführt werden. In dem Polierschritt kann das p+-Typ-Substrat 39, das nach dem Schleifen verbleibt, weiter gedünnt werden. Durch schließliches Anwenden des Polierschrittes kann der Oberflächenzustand der hinteren Oberfläche 3 des p+-Typ-Substrats 39, die freigelegt ist, glatt gemacht werden und dementsprechend kann die Drain-Elektrode 6 zufriedenstellend in ohmschen Kontakt gebracht werden.
  • Als Nächstes wird, wie in 15D gezeigt, ein Metallfilm zum Beispiel durch ein Sputterverfahren über der gesamten hinteren Oberfläche 3 des p+-Typ-Substrats 39 gebildet. Der Metallfilm wird nicht nur auf der hinteren Oberfläche 3 des p+-Typ-Substrats 39 abgeschieden, sondern auch auf den Innenoberflächen der Gräben 41 (der hinteren Oberfläche 50 der n--Typ-Halbleiterschicht 40 und den Seitenoberflächen 53 der Gräben 41). Entsprechend wird die Drain-Elektrode 6 gebildet. Nach der Bildung der Drain-Elektrode 6 kann eine Sinterverarbeitung der Drain-Elektrode 6 durch Lasertempern durchgeführt werden.
  • Dann wird die Halbleiterschicht 11 entlang einer Zerteilungslinie geschnitten, die bei einer vorbestimmten Position platziert ist. Entsprechend kann die Halbleitervorrichtung 1, die vereinzelt ist, erhalten werden.
  • Selbst bei der Halbleitervorrichtung 1 aus 14 können, wie in 16 bis 18 gezeigt, die Elektrisches-Feld-Abschwächungsgebiete 44 und die n-Typ-Feldstoppgebiete 42 und 43, die oben beschrieben sind, bereitgestellt werden.
  • 16 ist ein Diagramm zum Veranschaulichen der Elektrisches-Feld-Abschwächungsgebiete 44, die auf der Schottky-Grenzfläche auf der hinteren Oberfläche 50 der Halbleitervorrichtung 1 aus 14 gebildet werden. In 16 werden die Elektrisches-Feld-Abschwächungsgebiete 44 selektiv auf den ersten Teilen 51 der n--Typ-Halbleiterschicht 40 gebildet, die zu den Gräben 41 freigelegt sind.
  • 17 und 18 sind schematische Querschnittsansichten der Halbleitervorrichtung, die die n-Typ-Feldstoppgebiete 42 und 43 aufweist. Wie in 17 gezeigt, können die n-Typ-Feldstoppgebiete 42 und 43 bei Tiefenpositionen von der vorderen Oberfläche 2 und der hinteren Oberfläche 3 (der Schottky-Grenzfläche) der n--Typ-Halbleitervorrichtung 40 entfernt angeordnet werden oder können, wie in 18 gezeigt, die n-Typ-Feldstoppgebiete 42 und 43 die vordere Oberfläche 2 und die hintere Oberfläche 3 (die Schottky-Grenzfläche) der n--Typ-Halbleiterschicht 40 erreichen.
  • 19 und 20 sind Diagramme, die eine andere Form der Rückoberflächenanschlussstruktur 12 in 4 zeigen.
  • Wie in 19 gezeigt, kann die Rückoberflächenanschlussstruktur 12 mit mehreren Teilen gebildet werden, die wenigstens einen Teil aufweisen, der mit dem Peripherierandabschnitt der Drain-Elektrode 6 überlappt. In 19 sind eine innerste Resurf-Schicht 54 (RESURF: Reduced Surface Field - reduziertes Oberflächenfeld) und mehrere Schutzringschichten 55, die die Resurf-Schicht 54 umgeben, enthalten. Die Resurf-Schicht 54 ist so gebildet, dass die Resurf-Schicht 54 das Innere und das Äußere der Drain-Elektrode 6 überspannt, und ist mit dem Peripherierandabschnitt der Drain-Elektrode 6 in Kontakt gebracht. Die mehreren der Schutzringschichten 55 sind voneinander beabstandet. Die Resurf-Schicht 54 und die Schutzringschichten 55 können so gebildet werden, dass die Resurf-Schicht 54 und die Schutzringschichten 55 jeweils der Resurf-Schicht 34 und den Schutzringschichten 35 auf der Vorderoberflächenanschlussstruktur 33 in einer Eins-zu-eins-Beziehung zugewandt sind.
  • Außerdem kann, wie in 20 gezeigt, falls die Rückoberflächenanschlussstruktur 12 das oben beschriebene Gebiet mit hohem Widerstand ist, die Rückoberflächenanschlussstruktur 12 die Endoberfläche 7 der Halbleiterschicht 11 von dem Peripherierandabschnitt der Drain-Elektrode 6 erreichen. Das heißt, der Außenseitenperipherierand 16 der Rückoberflächenanschlussstruktur 12 kann mit der Endoberfläche 7 der Halbleiterschicht 11 zusammenfallen.
  • 21 ist eine schematische Querschnittsansicht einer Halbleitervorrichtung, die ein umgebendes Elektrisches-Feld-Abschwächungsgebiet 56 aufweist.
  • Bei der Halbleitervorrichtung 1 kann anstelle der oben beschriebenen Rückoberflächenanschlussstruktur 12 das umgebende Elektrisches-Feld-Abschwächungsgebiet 56 gebildet werden.
  • Das umgebende Elektrisches-Feld-Abschwächungsgebiet 56 wird auf der Außenseite der Vorderoberflächenanschlussstruktur 33 in dem Außenperipheriegebiet 20 gebildet. Das umgebende Elektrisches-Feld-Abschwächungsgebiet 56 wird mit entweder dem Gebiet mit hohem Widerstand, das einen Widerstand höher als die Halbleiterschicht 11 (n--Typ-Driftgebiet 29) aufweist, oder einem p-Typ-Halbleitergebiet gebildet. Zum Beispiel weist, falls das umgebende Elektrisches-Feld-Abschwächungsgebiet 56 das Gebiet mit hohem Widerstand ist, das Gebiet mit hohem Widerstand eine Kristalldefektkonzentration von 1 × 1014 cm-3 bis 1 × 1022 cm-3 auf. Andererseits weist, falls das umgebende Elektrisches-Feld-Abschwächungsgebiet 56 das p-Typ-Halbleitergebiet ist, das p-Typ-Halbleitergebiet eine Fremdstoffkonzentration von 1 × 1018 cm-3 bis 1 × 1022 cm-3 auf.
  • Das umgebende Elektrisches-Feld-Abschwächungsgebiet 56 ist ein konstantes Gebiet, das die hintere Oberfläche 3 von der vorderen Oberfläche 2 der Halbleiterschicht 11 erreicht. Das umgebende Elektrisches-Feld-Abschwächungsgebiet 56 ist so gebildet, dass, wenn es in einem Querschnitt, wie in 21 gezeigt, gesehen wird, eine Innenseitenoberfläche 57 nahe dem aktiven Gebiet 21 und eine Außenseitenoberfläche 58 auf einer Seite dieser gegenüberliegend senkrecht zu der vorderen Oberfläche 2 und der hinteren Oberfläche 3 sind. Entsprechend ist eine Breite W1 des umgebenden Elektrisches-Feld-Abschwächungsgebiets 56 im Wesentlichen von der vorderen Oberfläche 2 zu der hinteren Oberfläche 3 der Halbleiterschicht 11 konstant.
  • Das umgebende Elektrisches-Feld-Abschwächungsgebiet 56 ist von der Endoberfläche 7 der Halbleiterschicht 11 nach innen beabstandet und entsprechend ist auf der Außenseite des umgebenden Elektrisches-Feld-Abschwächungsgebiets 56 (zwischen dem umgebenden Elektrisches-Feld-Abschwächungsgebiet 56 und der Endoberfläche 7 der Halbleiterschicht 11) ein umgebendes n--Typ-Gebiet 59 gebildet, das mit einem Teil der Halbleiterschicht 11 gebildet ist und das als ein Beispiel für ein umgebendes Fremdstoffgebiet in der vorliegenden Erfindung dient. Das umgebende Elektrisches-Feld-Abschwächungsgebiet 56, das in einer Draufsicht ringförmig ist, umgibt das n--Typ-Driftgebiet 29 in einem abgeschlossenen Raum und das ringförmige Gebiet bis zu der Endoberfläche 7 auf der Außenseite davon wird als das umgebende n--Typ-Gebiet 59 gebildet.
  • Obwohl das umgebende Elektrisches-Feld-Abschwächungsgebiet 56 aus 21 von der Endoberfläche 7 der Halbleiterschicht 11 nach innen beabstandet ist, wie in 22 gezeigt, kann das umgebende Elektrisches-Feld-Abschwächungsgebiet 56 die Endoberfläche 7 der Halbleiterschicht 11 erreichen. Entsprechend ist die Außenseitenoberfläche 58 des umgebenden Elektrisches-Feld-Abschwächungsgebiets 56 die Oberfläche, die mit der Endoberfläche 7 der Halbleiterschicht 11 zusammenfällt.
  • Außerdem kann, wie in 23 gezeigt, die Halbleitervorrichtung 1 eine zweite Drain-Elektrode 60 aufweisen, die auf der Seite der vorderen Oberfläche 2 der Halbleiterschicht 11 gebildet ist und die als ein Beispiel für eine Hilfselektrode in der vorliegenden Erfindung dient, die so eingestellt ist, dass sie das gleiche Potential wie die Drain-Elektrode 6 aufweist.
  • Insbesondere wird bei der Halbleitervorrichtung 1 aus 23 ein Kontaktloch 61 in dem Zwischenschichtisolationsfilm 30 gebildet, durch welches das umgebende n--Typ-Gebiet 59 und das umgebende Elektrisches-Feld-Abschwächungsgebiet 56 an einem Endabschnitt der Halbleiterschicht 11 freigelegt sind. Das Kontaktloch 61 weist einen ringförmigen Innenperipherierand 62 auf, der das n--Typ-Driftgebiet 29 umgibt. Es wird angemerkt, dass, obwohl in 23 das Kontaktloch 61 bis zu der Endoberfläche 7 der Halbleiterschicht 11 gebildet ist, sodass der Zwischenschichtisolationsfilm 30 nahe der Endoberfläche 7 der Halbleiterschicht 11 nicht übriggelassen wird, das Kontaktlochs 61 einen Außenperipherierand bei einer Position aufweisen kann, die von der Endoberfläche 7 nach innen separiert ist, sodass ein Teil des Zwischenschichtisolationsfilms 30 nahe der Endoberfläche 7 übrig gelassen wird.
  • Die zweite Drain-Elektrode 60 dringt in das Kontaktloch 61 ein, überspannt einen Grenzabschnitt zwischen dem umgebenden n--Typ-Gebiet 59 und dem umgebenden Elektrisches-Feld-Abschwächungsgebiet 56 innerhalb des Kontaktlochs 61 und stellt einen Kontakt mit den beiden Gebieten 56 und 59 her. Wie unter Bezugnahme auf 22 beschrieben, kann, falls das umgebende Elektrisches-Feld-Abschwächungsgebiet 56 die Endoberfläche 7 der Halbleiterschicht 11 erreicht, die zweite Drain-Elektrode 60 einen Kontakt lediglich mit dem umgebenden Elektrisches-Feld-Abschwächungsgebiet 56 innerhalb des Kontaktlochs 61 herstellen.
  • Obwohl dies in 23 nicht gezeigt ist, ist die zweite Drain-Elektrode 60 elektrisch mit der Drain-Elektrode 6 verbunden (siehe 24 für die Form einer Verbindung der Drain-Elektrode 6 und der zweiten Drain-Elektrode 60). Entsprechend sind die Potentiale des umgebenden n--Typ-Gebiets 59 und des umgebenden Elektrisches-Feld-Abschwächungsgebiets 56 auf das gleiche Potential von der vorderen Oberfläche 2 der Halbleiterschicht 11 in Kontakt mit der zweiten Drain-Elektrode 60 zu der hinteren Oberfläche 3 in Kontakt mit der Drain-Elektrode 6 festgelegt. Folglich ist es möglich, es zu erschweren, das elektrische Feld zu dem umgebenden n--Typ-Gebiet 59 und dem umgebenden Elektrisches-Feld-Abschwächungsgebiet 56 auszudehnen, und dementsprechend ist es möglich, die Intensität des elektrischen Feldes nahe der Endoberfläche 7 der Halbleiterschicht 11 weiter abzuschwächen.
  • 24 ist eine schematische perspektivische Ansicht eines Halbleitergehäuses 71 gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung. In 24 sind die gleichen Elemente wie die Komponenten in 1 bis 23 mit den gleichen Bezugszeichen identifiziert und eine Beschreibung von diesen wird weggelassen. Außerdem ist in 24 der Klarheit halber das Innere eines Harzgehäuses 74 gezeigt, indem das Harzgehäuse 74 transparent gezeigt ist.
  • Das Halbleitergehäuse 71 weist einen Halbleiterchip 72, einen Substratanschluss 73, der als ein Beispiel für einen Leiterrahmen der vorliegenden Erfindung dient, und das Harzgehäuse 74 auf.
  • Der Halbleiterchip 72 kann die gleiche Konfiguration wie die in 1 bis 23 gezeigte Halbleitervorrichtung 1 aufweisen.
  • Der Substratanschluss 73 ist zum Beispiel eine Platte (Metallsubstrat), die aus einem Metallmaterial, zum Beispiel Cu usw., gebildet ist und einen Drain-Anschluss 77, einen Source-Anschluss 78 und ein Gate-Anschluss 79 aufweist.
  • Der Drain-Anschluss 77 weist einen Inselabschnitt 80, der in einer Draufsicht in der Form eines Vierecks gebildet ist, und einen linearen Anschlussabstand 81, der sich von einer Seite des Inselabschnitts 80 erstreckt, auf. Der Source-Anschluss 78 und der Gate-Anschluss 79 sind linear gebildet und parallel zu dem Anschlussabschnitt 81 des Drain-Anschlusses 77 und sind auf der rechten Seite bzw. der linken Seite der Papieroberfläche angeordnet, sodass der Source-Anschluss 78 und der Gate-Anschluss 79 den Drain-Anschluss 77 in dem Zentrum (Anschlussabschnitt 81) von beiden Seiten in der Breitenrichtung sandwichartig umschließen.
  • Der Inselabschnitt 80 ist bereitgestellt, um den Halbleiterchip 72 zu stützen und weist eine Fläche größer als der Halbleiterchip 72 auf. Entsprechend weist der Inselabschnitt 80 in einem Zustand, in dem der Halbleiterchip 72 montiert ist, einen Außenperipherieabschnitt 88 auf, der ein Teil der Außenseite des Halbleiterchip 72 ist und der den Halbleiterchip 72 umgibt.
  • Die Drain-Elektrode (die Drain-Elektrode 6 aus 3) des Halbleiterchips 72 ist elektrisch mit dem Inselabschnitt 80 durch Die-Bonden verbunden. Andererseits sind die Source-Elektrode 4 und das Gate-Pad 5 des Halbleiterchips 72 elektrisch über Bonddrähte 85 und 86 mit dem Source-Anschluss 78 bzw. dem Gate-Anschluss 79 verbunden. Außerdem ist, falls der Halbleiterchip 72 die in 23 gezeigte zweite Drain-Elektrode 60 aufweist, die zweite Drain-Elektrode 60 über einen Bonddraht 82 und den Drain-Anschluss 77 (Inselabschnitt 80) mit der Drain-Elektrode 6 verbunden. Entsprechend kann bewirkt werden, dass die Drain-Elektrode 6 und die zweite Drain-Elektrode 60 das gleiche Potential aufweisen.
  • Obwohl die bevorzugten Ausführungsformen der vorliegenden Erfindung oben beschrieben sind, kann die vorliegende Erfindung auch mit anderen Formen als den oben beschriebenen Formen umgesetzt werden.
  • Zum Beispiel kann die oben beschriebene Halbleitervorrichtung 1 in einen in 25 gezeigten Matrixwandlerschaltkreis 100 als ein bidirektionaler Schalter eingebunden werden. Insbesondere weist der Matrixwandlerschaltkreis 100 einen dreiphasigen Eingangsabschnitt 103, einen dreiphasigen Ausgangsabschnitt 104, einen Schaltkreishauptkörperabschnitt 105 und einen Filterschaltkreis 106 auf. Die Halbleitervorrichtung 1 ist als ein bidirektionaler Schalter 101 in jedem von Schaltabschnitten 107 in dem Schaltkreishauptkörperabschnitt 105 eingeführt. Der bidirektionale Schalter 101 kann durch eine Kombination aus zwei Transistoren (Halbleitervorrichtung 1) 102A und 102B und zwei Dioden 108A und 108B eingerichtet werden.
  • Außerdem kann zum Beispiel, wie in 26 gezeigt, die oben beschriebene Halbleitervorrichtung 1 Schutzfilme 83 und 84 aufweisen, die wenigstens in dem Außenperipheriegebiet 20 der Halbleiterschicht 11 gebildet sind und die einen Abschnitt von den Peripherierandabschnitten der Source-Elektrode 4 und der Drain-Elektrode 6 zu der Endoberfläche 7 der Halbleiterschicht 11 abdecken. Es kann nur einer der Schutzfilme 83 und 84 gebildet werden oder es können beide von diesen gebildet werden. Die Anschlüsse der Schutzfilme 83 und 84 müssen nicht die Endoberfläche 7 der Halbleiterschicht 11 sein. Die Schutzfilme 83 und 84 können aus zum Beispiel Polyimid gebildet sein. Es ist anzumerken, dass, obwohl nur der Fall gezeigt ist, bei dem die Schutzfilme 83 und 84 auf die Form aus 4 aufgebracht sind, die Schutzfilme 83 und 84 natürlich auf die Formen aus 9, 12, 13 und 14 und 16 bis 23 aufgebracht werden können.
  • Obwohl bei der oben beschriebenen bevorzugten Ausführungsform nur der Fall beschrieben ist, bei dem die Halbleiterschicht 11 aus SiC gebildet ist, kann das Material der Halbleiterschicht 11 ein anderes Material sein, das als ein Typ mit breiter Bandlücke bezeichnet wird, wie etwa GaN usw., oder kann die Halbleiterschicht 11 aus Si gebildet sein. Außerdem ist es möglich, wenn die Halbleitervorrichtung der bevorzugten Ausführungsformen der vorliegenden Erfindung als ein bidirektionaler Schalter für eine Leistungsversorgungsvorrichtung verwendet wird, einfach eine Leistungsversorgungsvorrichtung zu erhalten, bei der die Zuverlässigkeit einer Stehspannung verbessert ist und bei der ein Ein-Verlust niedrig ist.
  • Abgesehen von Obigem können verschiedene Gestaltungsänderungen innerhalb des Schutzumfangs der in den Ansprüchen beschriebenen Gegenstände vorgenommen werden.
  • Die vorliegende Anmeldung entspricht der japanischen Patentanmeldung Nr. 2016-161486 , eingereicht beim japanischen Patentamt am 19. August 2016, und die gesamte Offenbarung der Anmeldung ist hiermit durch Bezugnahme aufgenommen.
  • Bezugszeichenliste
    • 1
    Halbleitervorrichtung
    2
    vordere Oberfläche
    3
    hintere Oberfläche
    4
    Source-Elektrode
    6
    Drain-Elektrode
    7
    Endoberfläche
    10
    Peripherierand
    11
    Halbleiterschicht
    12
    Rückoberflächenanschlussstruktur
    14
    n--Typ-Gebiet
    15
    Innenseitenperipherierand
    16
    Außenseitenperipherierand
    18
    p+-Typ-Gebiet
    20
    Außenperipheriegebiet
    21
    aktives Gebiet
    22
    MIS-Transistorstruktur
    23
    p-Typ-Körpergebiet
    24
    n+-Typ-Source-Gebiet
    25
    Gate-Isolationsfilm
    26
    Gate-Elektrode
    29
    n--Typ-Driftgebiet
    30
    Zwischenschichtisolationsfilm
    33
    Vorderoberflächenanschlussstruktur
    34
    Resurf-Schicht
    35
    Schutzringschicht
    37
    flacher Abschnitt
    38
    Graben
    39
    p+-Typ-Substrat
    40
    n--Typ-Halbleiterschicht
    41
    Graben
    42
    n-Typ-Feldstoppgebiet
    43
    n-Typ-Feldstoppgebiet
    44
    Elektrisches-Feld-Abschwächungsgebiet
    54
    Resurf-Schicht
    55
    Schutzringschicht
    56
    umgebendes Elektrisches-Feld-Abschwächungsgebiet
    59
    umgebendes n--Typ-Gebiet
    60
    zweite Drain-Elektrode
    71
    Halbleitergehäuse
    72
    Halbleiterchip
    73
    Substratanschluss
    74
    Harzgehäuse
    100
    Matrixwandlerschaltkreis
    101
    bidirektionaler Schalter
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2013110373 [0002]
    • WO 2015159953 A [0002]
    • JP 2016161486 A [0139]

Claims (32)

  1. Halbleitervorrichtung, die Folgendes aufweist: eine Halbleiterschicht mit einer vorderen Oberfläche, einer hinteren Oberfläche auf einer Seite dieser gegenüber und einer Endoberfläche; eine MIS-Transistorstruktur, die auf einem vorderen Oberflächenabschnitt der Halbleiterschicht gebildet ist; einen Abschnitt eines ersten Leitfähigkeitstyps und einen Abschnitt eines zweiten Leitfähigkeitstyps, die angrenzend aneinander auf einer Seite der hinteren Oberfläche der Halbleiterschicht gebildet sind; und eine erste Elektrode, die auf der hinteren Oberfläche der Halbleiterschicht gebildet ist, die einen Schottky-Übergang mit dem Abschnitt des ersten Leitfähigkeitstyps bildet und die sich in ohmschem Kontakt mit dem Abschnitt des zweiten Leitfähigkeitstyps befindet.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die Halbleiterschicht eine Halbleiterschicht des ersten Leitfähigkeitstyps aufweist, der Abschnitt des ersten Leitfähigkeitstyps einen hinteren Oberflächenabschnitt der Halbleiterschicht des ersten Leitfähigkeitstyps aufweist, und der Abschnitt des zweiten Leitfähigkeitstyps ein Fremdstoffgebiet des zweiten Leitfähigkeitstyps aufweist, das selektiv auf dem hinteren Oberflächenabschnitt der Halbleiterschicht des ersten Leitfähigkeitstyps gebildet ist.
  3. Halbleitervorrichtung nach Anspruch 1, wobei die Halbleiterschicht eine erste Halbleiterschicht des ersten Leitfähigkeitstyps und eine zweite Halbleiterschicht des zweiten Leitfähigkeitstyps aufweist, die auf einer Seite einer hinteren Oberfläche der ersten Halbleiterschicht gebildet ist, in der Schicht des zweiten Leitfähigkeitstyps ein Graben mit einem unteren Abschnitt, der die Schicht des ersten Leitfähigkeitstyps erreicht, selektiv gebildet ist, der Abschnitt des ersten Leitfähigkeitstyps einen hinteren Oberflächenabschnitt der Schicht des ersten Leitfähigkeitstyps aufweist, der zu dem unteren Abschnitt des Grabens freigelegt ist, und der Abschnitt des zweiten Leitfähigkeitstyps mit der Schicht des zweiten Leitfähigkeitstyps gebildet wird.
  4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, wobei die MIS-Transistorstruktur ein Körpergebiet des zweiten Leitfähigkeitstyps, ein Source-Gebiet des ersten Leitfähigkeitstyps, das auf einem vorderen Oberflächenabschnitt des Körpergebiets gebildet ist, einen Gate-Isolationsfilm, der so gebildet ist, dass sich der Gate-Isolationsfilm in Kontakt mit wenigstens einem Teil des Körpergebiets und des Source-Gebiets befindet, eine Gate-Elektrode, die dem Körpergebiet über den Gate-Isolationsfilm hinweg zugewandt ist, einen Zwischenschichtisolationsfilm, der so gebildet ist, dass der Zwischenschichtisolationsfilm einen oberen Abschnitt und einen Seitenabschnitt der Gate-Elektrode bedeckt, und eine Source-Elektrode, die mit dem Source-Gebiet verbunden und über dem Zwischenschichtisolationsfilm gebildet ist, aufweist, ein Driftgebiet des ersten Leitfähigkeitstyps auf der Seite der hinteren Oberfläche der Halbleiterschicht mit Bezug auf das Körpergebiet in der Halbleiterschicht angeordnet ist, und das Driftgebiet ein Drain-Gebiet bei einem Gebiet aufweist, das mit der ersten Elektrode verbunden ist.
  5. Halbleitervorrichtung nach Anspruch 4, wobei die Halbleiterschicht ein Elektrisches-Feld-Abschwächungsgebiet aufweist, das selektiv auf einer Seite einer hinteren Oberfläche des Abschnitts des ersten Leitfähigkeitstyps in einem aktiven Gebiet gebildet ist, wo die MIS-Transistorstruktur gebildet ist, und das mit einem Gebiet mit hohem Widerstand gebildet ist, das einen höheren Widerstand als das Driftgebiet oder ein Fremdstoffgebiet des zweiten Leitfähigkeitstyps aufweist.
  6. Halbleitervorrichtung nach Anspruch 5, wobei die Halbleiterschicht aus SiC gebildet ist und das Elektrisches-Feld-Abschwächungsgebiet ein Gebiet mit hohem Widerstand aufweist, das eine Kristalldefektkonzentration von 1 × 1014 cm-3 bis 1 × 1022 cm-3 aufweist.
  7. Halbleitervorrichtung nach Anspruch 5, wobei die Halbleiterschicht aus SiC gebildet ist und das Elektrisches-Feld-Abschwächungsgebiet ein Fremdstoffgebiet des zweiten Leitfähigkeitstyps aufweist, das eine Fremdstoffkonzentration von 1 × 1016 cm-3 bis 1 × 1019 cm-3 aufweist.
  8. Halbleitervorrichtung nach einem der Ansprüche 5 bis 7, wobei der Abschnitt des ersten Leitfähigkeitstyps einen flachen Abschnitt aufweist, der auf der Seite der hinteren Oberfläche der Halbleiterschicht im Wesentlichen gleichmäßig ist, und das Elektrisches-Feld-Abschwächungsgebiet in dem flachen Abschnitt gebildet ist.
  9. Halbleitervorrichtung nach einem der Ansprüche 5 bis 7, wobei der Abschnitt des ersten Leitfähigkeitstyps selektiv den Graben auf der Seite der hinteren Oberfläche der Halbleiterschicht aufweist, und das Elektrisches-Feld-Abschwächungsgebiet entlang einer Innenoberfläche des Grabens gebildet ist.
  10. Halbleitervorrichtung nach Anspruch 4, die ferner Folgendes aufweist: ein Feldstoppgebiet des ersten Leitfähigkeitstyps, das auf wenigstens einer Seite der vorderen Oberfläche und der Seite der hinteren Oberfläche der Halbleiterschicht gebildet ist und das eine Fremdstoffkonzentration höher als das Driftgebiet aufweist.
  11. Halbleitervorrichtung nach Anspruch 10, wobei das Feldstoppgebiet bei einer Tiefenposition von der vorderen Oberfläche oder der hinteren Oberfläche der Halbleiterschicht entfernt angeordnet ist.
  12. Halbleitervorrichtung nach Anspruch 10, wobei das Feldstoppgebiet so gebildet ist, dass das Feldstoppgebiet die vordere Oberfläche oder die hintere Oberfläche der Halbleiterschicht erreicht.
  13. Halbleitervorrichtung nach einem der Ansprüche 1 bis 12, wobei der Abschnitt des ersten Leitfähigkeitstyps eine Fremdstoffkonzentration von 1 × 1014 cm-3 bis 1 × 1017 cm-3 aufweist, und die erste Elektrode aus Ti, Ni, Mo oder Au gebildet ist.
  14. Halbleitervorrichtung nach einem der Ansprüche 1 bis 13, wobei die Halbleiterschicht ferner eine Vorderoberflächenanschlussstruktur aufweist, die in einem umgebenden Gebiet des aktiven Gebiets gebildet ist, wo die MIS-Transistorstruktur gebildet ist.
  15. Halbleitervorrichtung nach einem der Ansprüche 1 bis 14, wobei die erste Elektrode einen Peripherierand in einer Position aufweist, die von der Endoberfläche der Halbleiterschicht nach innen separiert ist, und die Halbleiterschicht ferner eine Rückoberflächenanschlussstruktur aufweist, die auf der Seite der hinteren Oberfläche der Halbleiterschicht in dem umgebenden Gebiet des aktiven Gebiets gebildet ist, wo die MIS-Transistorstruktur gebildet ist, und die so angeordnet ist, dass die Rückoberflächenanschlussstruktur mit einem Peripherierandabschnitt der ersten Elektrode überlappt.
  16. Halbleitervorrichtung nach Anspruch 15, wobei die Rückoberflächenanschlussstruktur einen Innenperipherierand, der sich auf einer Innenseite mit Bezug auf den Peripherierand der ersten Elektrode befindet, und einen Außenperipherierand, der sich auf einer Außenseite mit Bezug auf den Peripherierand der ersten Elektrode befindet und der sich bei einer Position von der Endoberfläche der Halbleiterschicht nach innen separiert befindet, aufweist.
  17. Halbleitervorrichtung nach Anspruch 15 oder 16, wobei die Rückoberflächenanschlussstruktur mit mehreren Teilen gebildet ist, die wenigstens einen Teil aufweisen, der mit dem Peripherierandabschnitt der ersten Elektrode überlappt.
  18. Halbleitervorrichtung nach Anspruch 15, wobei die Rückoberflächenanschlussstruktur so gebildet ist, dass die Rückoberflächenanschlussstruktur die Endoberfläche der Halbleiterschicht erreicht.
  19. Halbleitervorrichtung nach einem der Ansprüche 1 bis 14, wobei die Halbleiterschicht ferner ein umgebendes Elektrisches-Feld-Abschwächungsgebiet aufweist, das so gebildet ist, dass das umgebende Elektrisches-Feld-Abschwächungsgebiet die hintere Oberfläche von der vorderen Oberfläche der Halbleiterschicht in dem umgebenden Gebiet des aktiven Gebiets erreicht, wo die MIS-Transistorstruktur gebildet ist, und das mit einem Gebiet mit hohem Widerstand gebildet ist, das einen höheren Widerstand als die Halbleiterschicht oder ein Fremdstoffgebiet des zweiten Leitfähigkeitstyps aufweist.
  20. Halbleitervorrichtung nach Anspruch 19, wobei die Halbleiterschicht aus SiC gebildet ist und das umgebende Elektrisches-Feld-Abschwächungsgebiet ein Gebiet mit hohem Widerstand aufweist, das eine Kristalldefektkonzentration von 1 × 1014 cm-3 bis 1 × 1022 cm-3 aufweist.
  21. Halbleitervorrichtung nach Anspruch 19, wobei die Halbleiterschicht aus SiC gebildet ist und das umgebende Elektrisches-Feld-Abschwächungsgebiet ein Fremdstoffgebiet des zweiten Leitfähigkeitstyps aufweist, das eine Fremdstoffkonzentration von 1 × 1018 cm-3 bis 1 × 1022 cm-3 aufweist.
  22. Halbleitervorrichtung nach einem der Ansprüche 19 bis 21, wobei das umgebende Elektrisches-Feld-Abschwächungsgebiet so gebildet ist, dass das umgebende Elektrisches-Feld-Abschwächungsgebiet von der Endoberfläche der Halbleiterschicht nach innen beabstandet ist und dass es das aktive Gebiet umgibt.
  23. Halbleitervorrichtung nach Anspruch 22, wobei die Halbleiterschicht ein umgebendes Fremdstoffgebiet des ersten Leitfähigkeitstyps zwischen dem umgebenden Elektrisches-Feld-Abschwächungsgebiet und der Endoberfläche der Halbleiterschicht aufweist, sich die erste Elektrode in Kontakt mit dem umgebenden Fremdstoffgebiet auf der hinteren Oberfläche der Halbleiterschicht befindet, und die Halbleitervorrichtung eine Hilfselektrode aufweist, die sich in Kontakt mit dem umgebenden Fremdstoffgebiet auf der vorderen Oberfläche der Halbleiterschicht befindet und die elektrisch mit der ersten Elektrode verbunden ist.
  24. Halbleitervorrichtung nach Anspruch 23, wobei die Hilfselektrode so gebildet ist, dass die Hilfselektrode einen Grenzabschnitt zwischen dem umgebenden Elektrisches-Feld-Abschwächungsgebiet und dem umgebenden Fremdstoffgebiet überspannt, und sich in Kontakt mit sowohl dem umgebenden Elektrisches-Feld-Abschwächungsgebiet als auch dem umgebenden Fremdstoffgebiet befindet.
  25. Halbleitervorrichtung nach einem der Ansprüche 19 bis 21, wobei das umgebende Elektrisches-Feld-Abschwächungsgebiet so gebildet ist, dass das umgebende Elektrisches-Feld-Abschwächungsgebiet die Endoberfläche der Halbleiterschicht erreicht.
  26. Halbleitervorrichtung nach einem der Ansprüche 1 bis 25, wobei der Abschnitt des zweiten Leitfähigkeitstyps eine minimale Breite Wmin aufweist, die gleich oder größer als eine Zellenbreite in der MIS-Transistorstruktur ist.
  27. Halbleitervorrichtung nach einem der Ansprüche 1 bis 26, wobei der Abschnitt des zweiten Leitfähigkeitstyps die minimale Breite Wmin aufweist, die zweimal oder mehr eine Dicke der Halbleiterschicht ist.
  28. Halbleitervorrichtung nach einem der Ansprüche 1 bis 27, wobei mehrere Abschnitte des zweiten Leitfähigkeitstyps in der Form von Streifen in einer Draufsicht angeordnet sind.
  29. Halbleitervorrichtung nach einem der Ansprüche 1 bis 27, wobei die mehreren Abschnitte des zweiten Leitfähigkeitstyps jeweils in einer Form eines Vielecks oder in einer Form eines Kreises in einer Draufsicht gebildet und diskret angeordnet sind.
  30. Halbleitergehäuse, das Folgendes aufweist: die Halbleitervorrichtung nach einem der Ansprüche 1 bis 29; einen Leiterrahmen, auf dem die Halbleitervorrichtung montiert ist; und ein Versiegelungsharz, das wenigstens einen Teil der Halbleitervorrichtung und des Leiterrahmens versiegelt.
  31. Leistungswandlungsvorrichtung, wobei die Halbleitervorrichtung nach einem der Ansprüche 1 bis 29 als ein bidirektionaler Schalter verwendet wird.
  32. Leistungswandlungsvorrichtung nach Anspruch 31, wobei der bidirektionale Schalter als ein Schalterschaltkreis eines Matrixwandlerschaltkreises verwendet wird, der von einer Polyphaseneingabe in eine Polyphasenausgabe umwandelt.
DE112017004153.8T 2016-08-19 2017-07-27 Halbleitervorrichtung Pending DE112017004153T5 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016161486 2016-08-19
JP2016-161486 2016-08-19
PCT/JP2017/027320 WO2018034127A1 (ja) 2016-08-19 2017-07-27 半導体装置

Publications (1)

Publication Number Publication Date
DE112017004153T5 true DE112017004153T5 (de) 2019-05-02

Family

ID=61197461

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112017004153.8T Pending DE112017004153T5 (de) 2016-08-19 2017-07-27 Halbleitervorrichtung

Country Status (6)

Country Link
US (1) US10892319B2 (de)
JP (1) JP7018394B2 (de)
KR (1) KR102185158B1 (de)
CN (1) CN109643728B (de)
DE (1) DE112017004153T5 (de)
WO (1) WO2018034127A1 (de)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108463885A (zh) * 2015-12-11 2018-08-28 罗姆股份有限公司 半导体装置
WO2018034127A1 (ja) 2016-08-19 2018-02-22 ローム株式会社 半導体装置
DE102018112109A1 (de) * 2018-05-18 2019-11-21 Infineon Technologies Ag Siliziumcarbid halbleiterbauelement
JP7369601B2 (ja) * 2019-11-21 2023-10-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN112736134A (zh) * 2020-10-23 2021-04-30 重庆大学 碳化硅pnpn晶闸管注入型igbt器件
CN112271208A (zh) * 2020-10-23 2021-01-26 重庆大学 碳化硅单栅极双沟道晶闸管输运igbt及制造方法
JP2022169322A (ja) * 2021-04-27 2022-11-09 株式会社デンソー 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013110373A (ja) 2011-08-02 2013-06-06 Rohm Co Ltd 半導体装置およびその製造方法
WO2015159953A1 (ja) 2014-04-17 2015-10-22 ローム株式会社 半導体装置
JP2016161486A (ja) 2015-03-04 2016-09-05 エスアイアイ・セミコンダクタ株式会社 湿度センサ

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5951741B2 (ja) 1977-11-04 1984-12-15 三菱電機株式会社 樹脂封止形半導体装置
JPH0523547A (ja) 1991-07-19 1993-02-02 Nissin Electric Co Ltd 溶液濃縮装置
JPH05315490A (ja) 1992-05-07 1993-11-26 Fuji Electric Co Ltd 半導体素子
DE4240027A1 (de) 1992-11-28 1994-06-01 Asea Brown Boveri MOS-gesteuerte Diode
JPH11265976A (ja) 1998-03-18 1999-09-28 Mitsubishi Electric Corp パワー半導体モジュールおよびその製造方法
JP4198251B2 (ja) * 1999-01-07 2008-12-17 三菱電機株式会社 電力用半導体装置およびその製造方法
JP2003197831A (ja) 2001-12-25 2003-07-11 Nippon Inter Electronics Corp アキシャルリード型半導体装置
JP2004095572A (ja) 2002-08-29 2004-03-25 Hitachi Ltd 半導体装置およびその製造方法
SE525574C2 (sv) 2002-08-30 2005-03-15 Okmetic Oyj Lågdopat kiselkarbidsubstrat och användning därav i högspänningskomponenter
JP2005183891A (ja) 2003-12-19 2005-07-07 Success International Kk 双方向ブロック型プレーナデバイスの構造と製法
JP5157201B2 (ja) * 2006-03-22 2013-03-06 株式会社デンソー 半導体装置
JP2007305609A (ja) * 2006-04-10 2007-11-22 Matsushita Electric Ind Co Ltd 半導体装置
JP4973055B2 (ja) 2006-08-01 2012-07-11 日産自動車株式会社 半導体装置及びその製造方法
JP2009094433A (ja) * 2007-10-12 2009-04-30 National Institute Of Advanced Industrial & Technology 炭化珪素装置
JP5198030B2 (ja) * 2007-10-22 2013-05-15 株式会社東芝 半導体素子
JP2009123914A (ja) 2007-11-15 2009-06-04 Fuji Electric Device Technology Co Ltd 逆耐圧を有するスイッチング用半導体装置
JP2009130266A (ja) 2007-11-27 2009-06-11 Toshiba Corp 半導体基板および半導体装置、半導体装置の製造方法
JP4635067B2 (ja) * 2008-03-24 2011-02-16 株式会社東芝 半導体装置及びその製造方法
JP5721351B2 (ja) * 2009-07-21 2015-05-20 ローム株式会社 半導体装置
JP5619152B2 (ja) * 2010-04-26 2014-11-05 三菱電機株式会社 半導体装置
JP5757103B2 (ja) * 2011-02-21 2015-07-29 富士電機株式会社 ワイドバンドギャップ逆阻止ｍｏｓ型半導体装置
JP2012174996A (ja) 2011-02-23 2012-09-10 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
US8999768B2 (en) * 2011-03-14 2015-04-07 Fuji Electric Co., Ltd. Semiconductor device manufacturing method
JP5811325B2 (ja) 2011-06-08 2015-11-11 良孝 菅原 半導体素子および半導体装置
WO2013141221A1 (ja) 2012-03-19 2013-09-26 富士電機株式会社 半導体装置の製造方法
JP2013219194A (ja) 2012-04-09 2013-10-24 Sansha Electric Mfg Co Ltd 半導体装置
JP5807724B2 (ja) 2012-09-13 2015-11-10 富士電機株式会社 半導体装置および半導体装置の製造方法
US9006748B2 (en) 2012-12-03 2015-04-14 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device and method for manufacturing same
JP6112600B2 (ja) 2012-12-10 2017-04-12 ローム株式会社 半導体装置および半導体装置の製造方法
EP3116028B1 (de) 2013-06-24 2021-03-24 Ideal Power Inc. Systeme, schaltungen, vorrichtungen und verfahren mit bidirektionalen bipolartransistoren
JP2015023118A (ja) 2013-07-18 2015-02-02 株式会社東芝 半導体装置
JP6197461B2 (ja) 2013-08-06 2017-09-20 住友電気工業株式会社 炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法
JP6242633B2 (ja) 2013-09-03 2017-12-06 株式会社東芝 半導体装置
US9184248B2 (en) * 2014-02-04 2015-11-10 Maxpower Semiconductor Inc. Vertical power MOSFET having planar channel and its method of fabrication
JP2015153784A (ja) 2014-02-10 2015-08-24 トヨタ自動車株式会社 半導体装置の製造方法及び半導体装置
WO2015166608A1 (ja) 2014-04-30 2015-11-05 三菱電機株式会社 炭化珪素半導体装置
JP2015220437A (ja) * 2014-05-21 2015-12-07 住友電気工業株式会社 炭化珪素半導体装置
US9224816B2 (en) 2014-05-21 2015-12-29 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
KR101870558B1 (ko) * 2014-06-27 2018-06-22 미쓰비시덴키 가부시키가이샤 탄화규소 반도체 장치
US10123443B2 (en) 2014-12-25 2018-11-06 Fuji Electric Co., Ltd. Semiconductor device
CN108463885A (zh) 2015-12-11 2018-08-28 罗姆股份有限公司 半导体装置
WO2018034127A1 (ja) 2016-08-19 2018-02-22 ローム株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013110373A (ja) 2011-08-02 2013-06-06 Rohm Co Ltd 半導体装置およびその製造方法
WO2015159953A1 (ja) 2014-04-17 2015-10-22 ローム株式会社 半導体装置
JP2016161486A (ja) 2015-03-04 2016-09-05 エスアイアイ・セミコンダクタ株式会社 湿度センサ

Also Published As

Publication number Publication date
WO2018034127A1 (ja) 2018-02-22
JP7018394B2 (ja) 2022-02-10
US10892319B2 (en) 2021-01-12
KR20190039217A (ko) 2019-04-10
CN109643728B (zh) 2022-04-29
US20200020765A1 (en) 2020-01-16
CN109643728A (zh) 2019-04-16
JPWO2018034127A1 (ja) 2019-06-13
KR102185158B1 (ko) 2020-12-01

Similar Documents

Publication Publication Date Title
DE112017004153T5 (de) Halbleitervorrichtung
DE102016205111B4 (de) Halbleiteranordnung mit einem IGBT und einer Freilaufdiode
DE102013100683B4 (de) Integrierte Schaltung mit Feldeffekttransistorstrukturen mit Gate- und Feldelektroden und Verfahren zum Herstellen einer solchen integrierten Schaltung
DE19830332C2 (de) Vertikales Halbleiterbauelement mit reduziertem elektrischem Oberflächenfeld
DE112016005685T5 (de) Halbleiterbauteil
DE102013204252B4 (de) Halbleiterbauelement
DE202012013723U1 (de) Halbleiterbauteil
DE112013002538T5 (de) Halbleiterbauelement
DE102015110112A1 (de) Ladungskompensationsstruktur und entsprechende fertigung
DE102014105353B4 (de) Halbleiterbauelement mit kompensationsgebieten
DE112019007188T5 (de) Halbleitereinheit und leistungswandlereinheit
DE112016007385T5 (de) Halbleitervorrichtung und Leistungsumwandlungsvorrichtung
DE112021002169T5 (de) Halbleitervorrichtung
DE112019000291T5 (de) Halbleiterbauteil und Leistungsmodul
DE102017118121B4 (de) Halbleiterbauelement und Herstellungsverfahren dafür
EP1097482B1 (de) J-fet-halbleiteranordnung
DE102018211354A1 (de) Halbleitervorrichtung, Verfahren zum Herstellen einer Halbleitervorrichtung und Leistungsumwandlungsvorrichtung
DE112014001529T5 (de) Halbleitervorrichtung
DE112017004143T5 (de) Halbleitervorrichtung und verfahren zur herstellung einer halbleitervorrichtung
DE102014116625B4 (de) Vertikale Halbleitervorrichtung und Verfahren für deren Herstellung
DE102016120301A1 (de) Leistungshalbleitervorrichtungs-Abschlussstruktur
DE112020007553T5 (de) Halbleitereinheit, Leistungswandlervorrichtung und Verfahren zur Herstellung einer Halbleitereinheit
DE102016104757B4 (de) Halbleitertransistor und Verfahren zum Bilden des Halbleitertransistors
DE102014115743B4 (de) Integrierte schaltung und verfahren zum herstellen einer integrierten schaltung
DE102017128241B3 (de) Layout für einen Nadelzellengraben-MOSFET und Verfahren zu dessen Verarbeitung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R083 Amendment of/additions to inventor(s)
R016 Response to examination communication