JPH05315490A - 半導体素子 - Google Patents
半導体素子Info
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- JPH05315490A JPH05315490A JP4113838A JP11383892A JPH05315490A JP H05315490 A JPH05315490 A JP H05315490A JP 4113838 A JP4113838 A JP 4113838A JP 11383892 A JP11383892 A JP 11383892A JP H05315490 A JPH05315490 A JP H05315490A
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- chip
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- semiconductor element
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Abstract
(57)【要約】
【目的】半導体チップにリードフレームを半田付けする
際に、溶融半田がチップの保護膜面域へ不当にはみ出し
すのを防止し、半導体チップとリードフレームの間に適
正な半田フィレットが形成できるようにした半導体素
子、特にそのリードフレームの構造を提供する。 【構成】リードフレーム２のダイパッド２ａに半導体チ
ップ１の電極面を半田付けマウントした半導体素子にお
いて、リードフレーム２のダイパッド２ａにチップ側の
電極面と当接する凸状段部２ｃを形成して該部に余剰の
溶融半田を吸収する穴２ｄを穿孔するとともに、さらに
ダイパッドより引出したリード部２ｂの付け根部には、
ダイパッドの面域を超えて流れ出る余剰の溶融半田を吸
収する穴２ｅを穿孔する。
際に、溶融半田がチップの保護膜面域へ不当にはみ出し
すのを防止し、半導体チップとリードフレームの間に適
正な半田フィレットが形成できるようにした半導体素
子、特にそのリードフレームの構造を提供する。 【構成】リードフレーム２のダイパッド２ａに半導体チ
ップ１の電極面を半田付けマウントした半導体素子にお
いて、リードフレーム２のダイパッド２ａにチップ側の
電極面と当接する凸状段部２ｃを形成して該部に余剰の
溶融半田を吸収する穴２ｄを穿孔するとともに、さらに
ダイパッドより引出したリード部２ｂの付け根部には、
ダイパッドの面域を超えて流れ出る余剰の溶融半田を吸
収する穴２ｅを穿孔する。
Description
【０００１】
【産業上の利用分野】本発明は、ダイオード，サージア
ブソーバなどの製品を実施対象に、プレーナ形のチップ
をリードフレームに半田付けして組立てた半導体素子、
特にそのリードフレームの構造に関する。
ブソーバなどの製品を実施対象に、プレーナ形のチップ
をリードフレームに半田付けして組立てた半導体素子、
特にそのリードフレームの構造に関する。
【０００２】
【従来の技術】例えばプレーナ形ダイオードの組立構造
として、チップの両面に形成した電極面にリードフレー
ムのダイパッドを半田マウントし、さらに樹脂モールド
を施してパッケージングした構成のものが知られてい
る。また、かかる半導体素子の半田付け工程では、まず
リードフレームのダイパッドに半田箔の小片を介して半
導体チップを重ね合わせ、この状態で還元性雰囲気炉に
通してダイボンディングを行うようにしている。
として、チップの両面に形成した電極面にリードフレー
ムのダイパッドを半田マウントし、さらに樹脂モールド
を施してパッケージングした構成のものが知られてい
る。また、かかる半導体素子の半田付け工程では、まず
リードフレームのダイパッドに半田箔の小片を介して半
導体チップを重ね合わせ、この状態で還元性雰囲気炉に
通してダイボンディングを行うようにしている。
【０００３】
【発明が解決しようとする課題】ところで、前記のダイ
ボンディング工程では、半田箔の供給量，炉内温度，加
熱時間などのバラツキが因子となって、半導体チップと
リードフレームとの間の半田接合部に適正な半田フィレ
ットが形成されないことがある。特に半田量が多い場合
には半田付け工程で溶融した半田がチップの電極面の領
域を越えて周囲の酸化保護膜の表面に大きくはみ出し、
最悪の場合にはチップ電極の間が半田で短絡されると言
った不具合を引き起こすことがあり、このことが製品の
良品率を低める大きな原因となっている。
ボンディング工程では、半田箔の供給量，炉内温度，加
熱時間などのバラツキが因子となって、半導体チップと
リードフレームとの間の半田接合部に適正な半田フィレ
ットが形成されないことがある。特に半田量が多い場合
には半田付け工程で溶融した半田がチップの電極面の領
域を越えて周囲の酸化保護膜の表面に大きくはみ出し、
最悪の場合にはチップ電極の間が半田で短絡されると言
った不具合を引き起こすことがあり、このことが製品の
良品率を低める大きな原因となっている。
【０００４】そこで、従来ではリードフレームのダイパ
ッドから引出したリード部の付け根部分にＶ字形のノッ
チ溝を形成し、余剰の溶融半田をノッチ溝内に吸収させ
るようにした対策が知られている。しかしながら、前記
のノッチ溝の深さはリードフレームの板厚の半分程度が
限界であり、特に板厚が例えば１mm以下の薄いリードフ
レームではノッチ溝が浅く、半田の吸収量も極僅かであ
るために十分な成果が得られない。
ッドから引出したリード部の付け根部分にＶ字形のノッ
チ溝を形成し、余剰の溶融半田をノッチ溝内に吸収させ
るようにした対策が知られている。しかしながら、前記
のノッチ溝の深さはリードフレームの板厚の半分程度が
限界であり、特に板厚が例えば１mm以下の薄いリードフ
レームではノッチ溝が浅く、半田の吸収量も極僅かであ
るために十分な成果が得られない。
【０００５】本発明は上記の点にかんがみなされたもの
であり、その目的は前記課題を解決し、あらかじめリー
ドフレームに僅かな加工を施すことで、従来のノッチ溝
に比べてより多い余剰の半田量を吸収して半田付け工程
の組立不良を良好に回避できるようにした半導体素子を
提供することにある。
であり、その目的は前記課題を解決し、あらかじめリー
ドフレームに僅かな加工を施すことで、従来のノッチ溝
に比べてより多い余剰の半田量を吸収して半田付け工程
の組立不良を良好に回避できるようにした半導体素子を
提供することにある。
【０００６】
【課題を解決するための手段】上記目的は、本発明によ
り、ダイパッドより引出したリード部の付け根部に、半
田付け工程でダイパッド面域を越えて流れ出る余剰の溶
融半田を吸収するための穴を穿孔することにより達成さ
れる。また、前記構成の実施態様として次記のような付
加的な要件を追加して構成することができる。
り、ダイパッドより引出したリード部の付け根部に、半
田付け工程でダイパッド面域を越えて流れ出る余剰の溶
融半田を吸収するための穴を穿孔することにより達成さ
れる。また、前記構成の実施態様として次記のような付
加的な要件を追加して構成することができる。
【０００７】（１）前記したリード部の付け根に穿孔し
た穴に加えて、リードフレームのダイパッドの中央部に
半田付け工程で余剰の溶融半田を吸収するための穴を穿
孔する。 （２）ダイパッドの中央部に半導体チップの電極面に向
けて膨出する凸状段部を形成し、この凸状段部に半田吸
収用の穴を穿孔する。
た穴に加えて、リードフレームのダイパッドの中央部に
半田付け工程で余剰の溶融半田を吸収するための穴を穿
孔する。 （２）ダイパッドの中央部に半導体チップの電極面に向
けて膨出する凸状段部を形成し、この凸状段部に半田吸
収用の穴を穿孔する。
【０００８】
【作用】上記のように穴明け加工を施したリードフレー
ムを用いて半導体チップを半田付けマウントすると、余
剰の溶融半田はダイパッド，並びにリード部の付け根部
分に開口した穴に吸収され、チップの電極面を越えて保
護膜の領域を覆うことがなくなる。また、リードフレー
ムのダイパッドの中央に凸状段部を形成してここに穴を
穿孔しておくことにより、凸状段部の端面が半導体チッ
プの電極面に正しく当接するので、チップとリードフレ
ームとの間に適正な半田フィレットが形成される。さら
に、穴を通じて凸状段部の裏面側の窪みにはみ出した半
田は投錨効果によりリードフレームとの間を強力に結合
するように働く。
ムを用いて半導体チップを半田付けマウントすると、余
剰の溶融半田はダイパッド，並びにリード部の付け根部
分に開口した穴に吸収され、チップの電極面を越えて保
護膜の領域を覆うことがなくなる。また、リードフレー
ムのダイパッドの中央に凸状段部を形成してここに穴を
穿孔しておくことにより、凸状段部の端面が半導体チッ
プの電極面に正しく当接するので、チップとリードフレ
ームとの間に適正な半田フィレットが形成される。さら
に、穴を通じて凸状段部の裏面側の窪みにはみ出した半
田は投錨効果によりリードフレームとの間を強力に結合
するように働く。
【０００９】
【実施例】以下本発明の実施例を図面に基づいて説明す
る。まず、図１において、１は半導体チップ、２は半導
体チップ１を挟んでその両側の電極面に半田３により半
田接合したリードフレーム、４は樹脂パッケージであ
る。また、リードフレーム２は、図３で示すようにダイ
パッド２ａと、ダイパッドから引出したリード部２ｂが
パターン形成されており、かつダイパッド２ａの中央に
は半導体チップ１の電極面よりも一回り小さな凸状段部
２ｃを膨出形成して、ここに余剰半田を吸収するための
穴２ｄが開口されている。さらにリード部２ｂの付け根
部にはダイパッド２ａの領域を超えて流出する半田を吸
収するための穴２ｅが開口している。なお、前記の各穴
２ｄ，２ｅはリードフレーム２をプレスする際に同時形
成され、その穴の径寸法は供給半田量のバラツキを考慮
して決められる。また、２ｆは樹脂パッケージ３をモー
ルドした後に、図１のようにリードを曲げ加工する際に
リードがパッケージより抜け出るのを防ぐように設けた
係合突起である。
る。まず、図１において、１は半導体チップ、２は半導
体チップ１を挟んでその両側の電極面に半田３により半
田接合したリードフレーム、４は樹脂パッケージであ
る。また、リードフレーム２は、図３で示すようにダイ
パッド２ａと、ダイパッドから引出したリード部２ｂが
パターン形成されており、かつダイパッド２ａの中央に
は半導体チップ１の電極面よりも一回り小さな凸状段部
２ｃを膨出形成して、ここに余剰半田を吸収するための
穴２ｄが開口されている。さらにリード部２ｂの付け根
部にはダイパッド２ａの領域を超えて流出する半田を吸
収するための穴２ｅが開口している。なお、前記の各穴
２ｄ，２ｅはリードフレーム２をプレスする際に同時形
成され、その穴の径寸法は供給半田量のバラツキを考慮
して決められる。また、２ｆは樹脂パッケージ３をモー
ルドした後に、図１のようにリードを曲げ加工する際に
リードがパッケージより抜け出るのを防ぐように設けた
係合突起である。
【００１０】かかる構成で、半導体チップ１の電極面に
半田箔を挟んでダイパッド２ａ凸状段部２ｃを当てが
い、この状態でリードフレーム２との間を半田付けする
と、図２で表すように余剰の溶融半田の一部は穴２ｄに
吸収されて凸状段部２ｃの裏面側に抜け出し、さらにダ
イパッド２ａの面域を越えて流れ出ようとする半田はリ
ード部２ｂの付け根部に穿孔した穴２ｅで吸収される。
この結果、半導体チップ１とリードフレーム２との間に
は図示のような適正な半田フィレットが形成され、半導
体チップ１の周面に形成した保護膜１ａの面域を覆うよ
うな半田３のはみ出しが生じなくなる。しかも、穴２ｄ
を通じて凸状段部２ｃの裏面側に溢れ出た半田は、その
投錨効果でダイパッド２ａとの間を一層強力に結合す
る。
半田箔を挟んでダイパッド２ａ凸状段部２ｃを当てが
い、この状態でリードフレーム２との間を半田付けする
と、図２で表すように余剰の溶融半田の一部は穴２ｄに
吸収されて凸状段部２ｃの裏面側に抜け出し、さらにダ
イパッド２ａの面域を越えて流れ出ようとする半田はリ
ード部２ｂの付け根部に穿孔した穴２ｅで吸収される。
この結果、半導体チップ１とリードフレーム２との間に
は図示のような適正な半田フィレットが形成され、半導
体チップ１の周面に形成した保護膜１ａの面域を覆うよ
うな半田３のはみ出しが生じなくなる。しかも、穴２ｄ
を通じて凸状段部２ｃの裏面側に溢れ出た半田は、その
投錨効果でダイパッド２ａとの間を一層強力に結合す
る。
【００１１】なお、前記の穴２ｄと２ｅは併用するのが
効果的であるが、半田量のバラツキが少ない場合など、
状況によってはダイパッド２ａに穿孔した穴２ｄを省略
して実施することもできる。
効果的であるが、半田量のバラツキが少ない場合など、
状況によってはダイパッド２ａに穿孔した穴２ｄを省略
して実施することもできる。
【００１２】
【発明の効果】以上述べたように本発明の構成によれ
ば、半導体チップにリードフレームを半田付けする際
に、溶融半田が半導体チップの電極面を越えてチップ外
周域に形成した保護膜の面域に大きくはみ出すことがな
く、これにより電極間の短絡を引き起こす組立不良を回
避して製品の良品率向上に寄与できる。
ば、半導体チップにリードフレームを半田付けする際
に、溶融半田が半導体チップの電極面を越えてチップ外
周域に形成した保護膜の面域に大きくはみ出すことがな
く、これにより電極間の短絡を引き起こす組立不良を回
避して製品の良品率向上に寄与できる。
【００１３】しかも、余剰の溶融半田を吸収する手段と
してリードフレームに穴を穿孔したことにより、リード
部にノッチ溝を形成した従来のものと比べて加工が格段
に容易であるほか、特に板厚の薄いリードフレームでは
ノッチ溝に比べて半田吸収量が多くなり、かつその穴径
を変えることにより半田吸収量のコントロールも可能で
あるなど利点が得られる。
してリードフレームに穴を穿孔したことにより、リード
部にノッチ溝を形成した従来のものと比べて加工が格段
に容易であるほか、特に板厚の薄いリードフレームでは
ノッチ溝に比べて半田吸収量が多くなり、かつその穴径
を変えることにより半田吸収量のコントロールも可能で
あるなど利点が得られる。
【図１】本発明実施例の構成断面図
【図２】図１における要部の拡大図
【図３】図１におけるリードフレームの構造図であり、
（ａ）は平面図、（ｂ）は断面図
（ａ）は平面図、（ｂ）は断面図
１ 半導体チップ ２ リードフレーム ２ａ ダイパッド ２ｂ リード部 ２ｃ 凸状段部 ２ｄ 穴 ２ｅ 穴 ３ 半田
Claims (3)
- 【請求項１】リードフレームのダイパッドに半導体チッ
プの電極面を半田付けマウントした半導体素子におい
て、ダイパッドより引出したリード部の付け根部に、半
田付け工程でダイパッド面域を超えて流れ出る余剰の溶
融半田を吸収するための穴を穿孔したことを特徴とする
半導体素子。 - 【請求項２】請求項１記載の半導体素子において、リー
ドフレームのダイパッドの中央部に、半田付け工程で余
剰の溶融半田を吸収するための穴を穿孔したことを特徴
とする半導体素子。 - 【請求項３】請求項２記載の半導体素子において、ダイ
パッドの中央部に半導体チップの電極面に向けて膨出す
る凸状段部を形成し、この凸状段部に半田吸収用の穴を
穿孔したことを特徴とする半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4113838A JPH05315490A (ja) | 1992-05-07 | 1992-05-07 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4113838A JPH05315490A (ja) | 1992-05-07 | 1992-05-07 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05315490A true JPH05315490A (ja) | 1993-11-26 |
Family
ID=14622321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4113838A Pending JPH05315490A (ja) | 1992-05-07 | 1992-05-07 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05315490A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998012745A1 (de) * | 1996-09-18 | 1998-03-26 | Siemens Aktiengesellschaft | Stromanschluss für leistungshalbleiterbauelement |
| JP2001203312A (ja) * | 2000-01-18 | 2001-07-27 | Sanken Electric Co Ltd | リード端子及び半導体装置 |
| ITVI20100212A1 (it) * | 2010-07-29 | 2012-01-30 | St Microelectronics Srl | Elemento a semiconduttore con un die semiconduttore e telai di connettori |
| JP2013197162A (ja) * | 2012-03-16 | 2013-09-30 | Toyota Industries Corp | 半導体装置 |
| JP2014135324A (ja) * | 2013-01-08 | 2014-07-24 | Joek Kim | リード線が改良されたダイオードパッケージ及びその製造方法 |
| JP2014192292A (ja) * | 2013-03-27 | 2014-10-06 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2015019001A (ja) * | 2013-07-12 | 2015-01-29 | 本田技研工業株式会社 | 半導体チップの実装方法、半導体装置、及び実装治具 |
| WO2016067414A1 (ja) * | 2014-10-30 | 2016-05-06 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| WO2017099122A1 (ja) * | 2015-12-11 | 2017-06-15 | ローム株式会社 | 半導体装置 |
| JP2017188528A (ja) * | 2016-04-04 | 2017-10-12 | 三菱電機株式会社 | 半導体装置 |
| US10892319B2 (en) | 2016-08-19 | 2021-01-12 | Rohm Co., Ltd. | Semiconductor device |
| CN114628347A (zh) * | 2022-05-16 | 2022-06-14 | 山东中清智能科技股份有限公司 | 一种半导体封装结构及其制备方法 |
-
1992
- 1992-05-07 JP JP4113838A patent/JPH05315490A/ja active Pending
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPWO2017099122A1 (ja) * | 2015-12-11 | 2018-09-27 | ローム株式会社 | 半導体装置 |
| US10366905B2 (en) | 2015-12-11 | 2019-07-30 | Rohm Co., Ltd. | Semiconductor device |
| US10832922B2 (en) | 2015-12-11 | 2020-11-10 | Rohm Co., Ltd. | Semiconductor device |
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| CN114628347B (zh) * | 2022-05-16 | 2022-07-22 | 山东中清智能科技股份有限公司 | 一种半导体封装结构及其制备方法 |
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