JP2663986B2 - 高集積度半導体装置 - Google Patents
高集積度半導体装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体素子部を封止したパツケージの外
部に電子部品を実装した高集積度半導体装置に関する。
部に電子部品を実装した高集積度半導体装置に関する。
従来の樹脂封止形の半導体装置は、第12図に一部破断
して示すようになつていた。１は半導体素子で、リード
フレームに形成されたダイパツド２にダイボンド樹脂４
により接着されている。３はリードフレームに形成され
分離された多数のリードで内部リード3aと外部リード3b
とからなり、各外部リード3bは四方に出されている。半
導体素子１の電極と内部リード3aとが金属細線５により
ワイヤボンデイングされている。６は半導体素子１部を
封止し成形された樹脂封止体で、パツケージをなしてい
る。
して示すようになつていた。１は半導体素子で、リード
フレームに形成されたダイパツド２にダイボンド樹脂４
により接着されている。３はリードフレームに形成され
分離された多数のリードで内部リード3aと外部リード3b
とからなり、各外部リード3bは四方に出されている。半
導体素子１の電極と内部リード3aとが金属細線５により
ワイヤボンデイングされている。６は半導体素子１部を
封止し成形された樹脂封止体で、パツケージをなしてい
る。
ところで、近来半導体製品の高集積化の傾向に従つ
て、高密度実装化が重要な問題となつている。また、こ
のため、半導体素子１自体の高集積度化が進められ、記
憶容量の増大化、複数の半導体素子１機能を１個の半導
体素子１にまとめる、１チツプ化などが行われている。
て、高密度実装化が重要な問題となつている。また、こ
のため、半導体素子１自体の高集積度化が進められ、記
憶容量の増大化、複数の半導体素子１機能を１個の半導
体素子１にまとめる、１チツプ化などが行われている。
上記のような従来の半導体装置では、半導体素子１の
高集積化は、その面積の増大となり、半導体装置の広さ
が次第に大きくなり、占有面積が増大し、回路基板など
での高密度実装化に対し支障をきたすという問題点があ
つた。
高集積化は、その面積の増大となり、半導体装置の広さ
が次第に大きくなり、占有面積が増大し、回路基板など
での高密度実装化に対し支障をきたすという問題点があ
つた。
この発明は、このような問題点を解決するためになさ
れたもので、パツケージの広さを増大することなく電子
部品が実装できるようにした、高集積度半導体装置を得
ることを目的としている。
れたもので、パツケージの広さを増大することなく電子
部品が実装できるようにした、高集積度半導体装置を得
ることを目的としている。
この発明にかかる高集積度半導体装置は、パツケージ
の側部から出された外部リードの外に、内部リードから
電極が出されパツケージを貫通し、上，下面のうち少な
くともその一面上に出し、その面に回路パターンを形成
し、電子部品を実装し上記電極に接続するか、又は回路
基板をパツケージ面に取付け、この回路板に電子部品を
実装し、上記電極部に接続したものである。
の側部から出された外部リードの外に、内部リードから
電極が出されパツケージを貫通し、上，下面のうち少な
くともその一面上に出し、その面に回路パターンを形成
し、電子部品を実装し上記電極に接続するか、又は回路
基板をパツケージ面に取付け、この回路板に電子部品を
実装し、上記電極部に接続したものである。
この発明においては、パツケージの両面のうち少なく
ともその一面に直接に、又はその面上に取付けた回路基
板に電子部品を実装しており、占有面積を増大すること
なく、高密度集積ができる。
ともその一面に直接に、又はその面上に取付けた回路基
板に電子部品を実装しており、占有面積を増大すること
なく、高密度集積ができる。
第１図ないし第４図は、この発明の一実施例による高
集積度半導体装置を工程順に示す。第１図は半導体装置
本体で１〜6,3a,3bは上記従来装置と同一のものであ
る。10は半導体装置本体、11は内部リード3aに固着され
た電極で、ビン電極からなり、樹脂封止体６を貫通し上
面から垂直に出されている。
集積度半導体装置を工程順に示す。第１図は半導体装置
本体で１〜6,3a,3bは上記従来装置と同一のものであ
る。10は半導体装置本体、11は内部リード3aに固着され
た電極で、ビン電極からなり、樹脂封止体６を貫通し上
面から垂直に出されている。
第２図に示すように、上記半導体装置本体10の樹脂封
止体６の上面に、ランド12,配線パターン13など回路パ
ターンを、蒸着，めつき，導体ペーストの焼成などの方
法により導体層の付着により形成している。15はIC（集
積回路）、16はチツプトランジスタであり、半導体装置
ユニツトをなしており、それぞれ外部リード15a,16aが
出されている。17はチツプ抵抗である。
止体６の上面に、ランド12,配線パターン13など回路パ
ターンを、蒸着，めつき，導体ペーストの焼成などの方
法により導体層の付着により形成している。15はIC（集
積回路）、16はチツプトランジスタであり、半導体装置
ユニツトをなしており、それぞれ外部リード15a,16aが
出されている。17はチツプ抵抗である。
次に、各ランド12,配線パターン13の電子部品との接
合面に、はんだペースト層14を印刷法などで付着する。
合面に、はんだペースト層14を印刷法などで付着する。
つづいて、第３図に示すように、各ランド12,配線パ
ターン13上にはんだペースト層14を介し、IC15,チツプ
トランジスタ16,チツプ抵抗17などの表面実装形の電子
部品を載せる。
ターン13上にはんだペースト層14を介し、IC15,チツプ
トランジスタ16,チツプ抵抗17などの表面実装形の電子
部品を載せる。
これを高温炉に入れるなどの方法ではんだペースト層
14を再溶融させて後、室温に冷却し、電子部品をはんだ
結合する。
14を再溶融させて後、室温に冷却し、電子部品をはんだ
結合する。
このようなはんだペースト層14を加熱再溶融させ、は
んだ付けをするリフローの方法には、高温炉に入れる方
法の外に、VPS（ペーパフエイスソルダリング）法、IR
（赤外線によるリフロー）法などがある。こうして、半
導体装置本体10の上面に電子部品を実装し電極11に接続
されてなる高集積度半導体装置を、第４図に断面図で示
す。18ははんだである。
んだ付けをするリフローの方法には、高温炉に入れる方
法の外に、VPS（ペーパフエイスソルダリング）法、IR
（赤外線によるリフロー）法などがある。こうして、半
導体装置本体10の上面に電子部品を実装し電極11に接続
されてなる高集積度半導体装置を、第４図に断面図で示
す。18ははんだである。
第５図はこの発明の第２の実施例による高集積度半導
体装置の断面図である。図において、半導体装置本体10
の上，下面には、それぞれランド12,配線パターン13が
形成され、半導体装置ユニツト16,チツプ抵抗17など電
子部品がはんだ付着され実装されている。この場合、外
部リード3bは下方に長くされている。
体装置の断面図である。図において、半導体装置本体10
の上，下面には、それぞれランド12,配線パターン13が
形成され、半導体装置ユニツト16,チツプ抵抗17など電
子部品がはんだ付着され実装されている。この場合、外
部リード3bは下方に長くされている。
第６図はこの発明の第３の実施例による高集積度半導
体装置の分解斜視図である。図において、半導体装置本
体10の上面には、複数の電極11が出されている。19は回
路基板で、上面にランド12,配線パターン13など回路パ
ターンが形成され、上記各電極10に対応し挿入させる複
数のスルーホール20が設けられている。回路基板19の下
面の四隅には、突起部21（第８図参照）が設けられてい
る。ランド12,配線パターン13の電子部品との接合面に
は、はんだペースト層14が付着されている。
体装置の分解斜視図である。図において、半導体装置本
体10の上面には、複数の電極11が出されている。19は回
路基板で、上面にランド12,配線パターン13など回路パ
ターンが形成され、上記各電極10に対応し挿入させる複
数のスルーホール20が設けられている。回路基板19の下
面の四隅には、突起部21（第８図参照）が設けられてい
る。ランド12,配線パターン13の電子部品との接合面に
は、はんだペースト層14が付着されている。
上記半導体装置本体10上に回路基板19を載せ、回路基
板19のパターン上にIC15,チツプトランジスタ16,チツプ
抵抗17など電子部品を載置した状態を、第７図に示す。
板19のパターン上にIC15,チツプトランジスタ16,チツプ
抵抗17など電子部品を載置した状態を、第７図に示す。
この状態から、はんだリフロー法により各電子部品を
回路基板19の回路パターンにはんだ接合してなる、第３
の実施例による高集積度半導体装置を、第８図に示す。
回路基板19の回路パターンにはんだ接合してなる、第３
の実施例による高集積度半導体装置を、第８図に示す。
第９図はこの発明の第４の実施例を示す高集積度半導
体装置の断面図である。半導体装置本体10の上，下面に
は複数の電極11が出され、それぞれ回路基板19のスルー
ホール20を貫通し、はんだ結合している。各回路基板19
の回路パターンには、IC15などの半導体装置ユニツト，
チツプ抵抗17などがはんだ接合されている。こうして、
より高密度集積実装をしている。
体装置の断面図である。半導体装置本体10の上，下面に
は複数の電極11が出され、それぞれ回路基板19のスルー
ホール20を貫通し、はんだ結合している。各回路基板19
の回路パターンには、IC15などの半導体装置ユニツト，
チツプ抵抗17などがはんだ接合されている。こうして、
より高密度集積実装をしている。
第10図はこの発明の第５の実施例による半導体装置本
体部の一部破断した斜視図である。内部リード3aの端部
が上方に折曲げられ、先端がさらに水平に曲げられ、樹
脂封止体６の上面に露出させている。
体部の一部破断した斜視図である。内部リード3aの端部
が上方に折曲げられ、先端がさらに水平に曲げられ、樹
脂封止体６の上面に露出させている。
なお、上記各実施例では、半導体装置パツケージとし
て、QFP（クワツド フラネ パツケージ）で、外部リ
ードが四方向に出された場合を示したが、これに限ら
ず、四周に対し、種々な方向に出された場合にも適用で
きるものである。第11図はこの発明の第６の実施例によ
る半導体装置本体30を示す。パツケージをなす樹脂封止
体31の側部から二方面に外部リード3bが出され、DIL
（デユアル イン ライン）形となつている。内部リー
ド3aに固着された電極11が上方に出されている。
て、QFP（クワツド フラネ パツケージ）で、外部リ
ードが四方向に出された場合を示したが、これに限ら
ず、四周に対し、種々な方向に出された場合にも適用で
きるものである。第11図はこの発明の第６の実施例によ
る半導体装置本体30を示す。パツケージをなす樹脂封止
体31の側部から二方面に外部リード3bが出され、DIL
（デユアル イン ライン）形となつている。内部リー
ド3aに固着された電極11が上方に出されている。
また、上記各実施例では、電極11が固着された内部リ
ード3aは、半導体素子１の電極には接続されていない
が、必要により金属細線でワイヤボンデイングしてもよ
い。
ード3aは、半導体素子１の電極には接続されていない
が、必要により金属細線でワイヤボンデイングしてもよ
い。
以上のように、この発明によれば、パツケージの側部
から出された外部リードの外に、内部リードから電極を
出し、パツケージの上，下両面のうち少なくともその一
面上に出し、その面に回路パターンを形成し、電子部品
を実装し上記電極に接続するか、又は回路基板をパツケ
ージ面に取付け、この回路基板に電子部品を実装し上記
電極に接続するようにしたので、パツケージの広さを増
大することなく電子部品が実装でき、高密度集積が得ら
れる。
から出された外部リードの外に、内部リードから電極を
出し、パツケージの上，下両面のうち少なくともその一
面上に出し、その面に回路パターンを形成し、電子部品
を実装し上記電極に接続するか、又は回路基板をパツケ
ージ面に取付け、この回路基板に電子部品を実装し上記
電極に接続するようにしたので、パツケージの広さを増
大することなく電子部品が実装でき、高密度集積が得ら
れる。
第１図ないし第４図はこの発明の一実施例による高集積
度半導体装置を工程順に示し、第１図は半導体装置本体
の一部破断した斜視図、第２図は第１図のパツケージ上
面にパターンを形成しはんだペースト層を施し電子部品
を対応させた状態の斜視図、第３図は第２図のパツケー
ジのパターン上に電子部品を載置した状態の斜視図、第
４図は第３図の状態の電子部品がはんだ接合処理されて
なる高集積度半導体装置の断面図、第５図はこの発明の
第２の実施例による高集積度半導体装置の断面図、第６
図はこの発明の第３の実施例による高集積度半導体装置
の分解斜視図、第７図は第６図の半導体装置本体上面に
回路基板を載せ電子部品を装着した状態を示す斜視図、
第８図は第７図の状態から電子部品をはんだ接合処理さ
れてなる高集積度半導体装置の断面図、第９図はこの発
明の第４の実施例を示す高集積度半導体装置の断面図、
第10図はこの発明の第５の実施例を示す半導体装置本体
の一部破断した斜視図、第11図はこの発明の第６の実施
例を示す半導体装置本体の一部破断した斜視図、第12図
は従来の半導体装置の一部破断した斜視図である。 １……半導体素子、２……ダイパツド、３……リード、
3a……内部リード、3b……外部リード、５……金属細
線、６……パツケージ（樹脂封止体）、10……半導体装
置本体、11……電極、12……ランド、13……配線パター
ン、14……はんだペースト層、15……電子部品（IC）、
16……電子部品（チツプトランジスタ）、17……電子部
品（チツプ抵抗）、19……回路基板、20……スルーホー
ル、22……電極、30……半導体装置本体、31……パツケ
ージ（樹脂封止体） なお、図中同一符号は同一又は相当部分を示す。
度半導体装置を工程順に示し、第１図は半導体装置本体
の一部破断した斜視図、第２図は第１図のパツケージ上
面にパターンを形成しはんだペースト層を施し電子部品
を対応させた状態の斜視図、第３図は第２図のパツケー
ジのパターン上に電子部品を載置した状態の斜視図、第
４図は第３図の状態の電子部品がはんだ接合処理されて
なる高集積度半導体装置の断面図、第５図はこの発明の
第２の実施例による高集積度半導体装置の断面図、第６
図はこの発明の第３の実施例による高集積度半導体装置
の分解斜視図、第７図は第６図の半導体装置本体上面に
回路基板を載せ電子部品を装着した状態を示す斜視図、
第８図は第７図の状態から電子部品をはんだ接合処理さ
れてなる高集積度半導体装置の断面図、第９図はこの発
明の第４の実施例を示す高集積度半導体装置の断面図、
第10図はこの発明の第５の実施例を示す半導体装置本体
の一部破断した斜視図、第11図はこの発明の第６の実施
例を示す半導体装置本体の一部破断した斜視図、第12図
は従来の半導体装置の一部破断した斜視図である。 １……半導体素子、２……ダイパツド、３……リード、
3a……内部リード、3b……外部リード、５……金属細
線、６……パツケージ（樹脂封止体）、10……半導体装
置本体、11……電極、12……ランド、13……配線パター
ン、14……はんだペースト層、15……電子部品（IC）、
16……電子部品（チツプトランジスタ）、17……電子部
品（チツプ抵抗）、19……回路基板、20……スルーホー
ル、22……電極、30……半導体装置本体、31……パツケ
ージ（樹脂封止体） なお、図中同一符号は同一又は相当部分を示す。
Claims (2)
- 【請求項１】半導体素子と各内部リードを接続し、上記
半導体素子部をパツケージにより絶縁封止し、上記各内
部リードに連続する複数の外部リードが上記パツケージ
の側部から出されており、上記内部リードに立て方向に
設けられた複数の電極が上記パツケージの上，下面のう
ち少なくともその一面に出された半導体装置本体、 上記電極が出されたパツケージ面に形成され、電極に接
続された回路パターン、この回路パターン上に実装され
た電子部品を備えたことを特徴とする高集積度半導体装
置。 - 【請求項２】半導体素子と各内部リードを接続し、上記
半導体素子部をパツケージにより絶縁封止し、上記各内
部リードに連続する複数の外部リードが上記パツケージ
の側部から出されており、上記内部リードに立て方向に
設けられた複数の電極が上記パツケージの上，下面のう
ち少なくともその一面に出された半導体装置本体、 上面に回路パターンが形成されており、上記電極が出さ
れたパツケージ面に載置され、各電極に対応する回路パ
ターンが接続された回路基板、この回路パターン上に実
装された電子部品を備えたことを特徴とする高集積度半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1178410A JP2663986B2 (ja) | 1989-07-11 | 1989-07-11 | 高集積度半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1178410A JP2663986B2 (ja) | 1989-07-11 | 1989-07-11 | 高集積度半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0342864A JPH0342864A (ja) | 1991-02-25 |
| JP2663986B2 true JP2663986B2 (ja) | 1997-10-15 |
Family
ID=16048006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1178410A Expired - Fee Related JP2663986B2 (ja) | 1989-07-11 | 1989-07-11 | 高集積度半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2663986B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005317861A (ja) | 2004-04-30 | 2005-11-10 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2007306039A (ja) * | 2007-08-27 | 2007-11-22 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1989
- 1989-07-11 JP JP1178410A patent/JP2663986B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0342864A (ja) | 1991-02-25 |
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