JP2007306039A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】構造的な汎用性が向上されており、単体での使用や複数個積層しての使用に拘らず使用でき、効率良く、かつ、低コストで容易に製造できる半導体装置を提供する。
【解決手段】チップ搭載基材４１の一方の主面４６ａ上には第１の配線５が設けられている。配線５に接続された第２の配線が基材本体４２を貫通して他方の主面４６ｂ側に露出されている。半導体素子１が配線５に接続されて主面４６ａ上に搭載されている。素子１および配線５を覆って封止部材１０が主面４６ａ上に設けられている。部材１０の表面上には第３の配線４７が設けられているとともに部材１０の内部には配線５,４７に接続された第４の配線４８が設けられている。部材１０の内部に形成された配線４８を設けるための第４の配線用凹部４９の径の大きさと、素子１、基材４１、および部材１０からなるパッケージ４６の厚さとの比が１：１以下に設定されている。
【選択図】 図１１

Description

本発明は、半導体装置のパッケージング技術に係り、特に複数個の半導体素子を電気的に接続しつつ積層可能な構造を有する半導体装置およびその製造方法に関する。

半導体装置の中には、一般にマルチチップパッケージあるいはマルチチップモジュール等と称される、複数個の半導体チップ（半導体素子）を備える半導体装置がある。また、そのようなマルチチップ構造を有する半導体装置の中には、複数個の半導体チップが積層されて搭載されたチップ積層型の半導体装置がある。そして、そのようなチップ積層型の半導体装置を得るために、１個ないしは複数個の半導体チップが搭載された個々の半導体装置（パッケージ、モジュール）を複数個積層する技術が多数提案されている（例えば、特許文献１〜５参照）。

複数個の半導体パッケージ（半導体モジュール）を積層してチップ積層型のマルチチップパッケージ（マルチチップモジュール）を作製する場合、例えば次に述べるような作製方法がある。先ず、各パッケージを各層ごとに個別のパッケージとして作製する。次に、各パッケージを積層して１つのマルチチップパッケージとした後、このパッケージを実装基板に搭載するための下部接続配線（下部接続端子）を最下層のパッケージに設ける。また、このパッケージの上にさらに他の電気部品等を搭載する場合には、上部接続用配線（上部接続端子）を最上層のパッケージに設ける。あるいは、最下層のパッケージを予め基板実装専用の構造を有する基板実装用パッケージとして作製したり、最上層のパッケージを予め部品実装専用の構造を有する部品実装用パッケージとして作製したりする。

このような技術によれば、各パッケージを各層ごとに個別のパッケージとして作製するので、パッケージ全体の生産効率を向上させることが困難である。また、各パッケージごとに専用の組立設備を設ける必要が生じるおそれがあるなど、設備費の負担が大きくなるおそれがある。設備費の負担が大きくなると、各パッケージの生産コストが高くなる。ひいては、各パッケージを積層したマルチチップパッケージ全体、およびこのマルチチップパッケージを備える半導体装置の生産コストが高くなる。
特開２００２−１３４６５３号公報 特開２００２−１７０９０６号公報 特開２００２−１８４７９６号公報 特開２００２−１７０９２１号公報 特開２００２−３０５３６４号公報

本発明は、以上説明したような課題を解決するためになされたものであり、その目的とするところは、構造的な汎用性を向上させることにより、単体での使用あるいは他の部品を接続しての使用に拘らず、また複数個積層して使用する場合の積層数や位置に拘らず使用することができるとともに、効率良く、かつ、低コストで容易に製造できる半導体装置およびその製造方法を提供することにある。また、そのような半導体装置が複数個積層されてなるとともに、効率良く、かつ、低コストで容易に製造できる半導体装置およびその製造方法を提供することにある。

前記課題を解決するために、本発明の一態様に係る半導体装置は、半導体素子と、一方の主面上に第１の配線が設けられているとともに、前記第１の配線に電気的に接続された第２の配線が基材本体を貫通して他方の主面側に露出されて設けられており、かつ、前記半導体素子が前記第１の配線に電気的に接続されて前記一方の主面上に搭載されたチップ搭載基材と、前記半導体素子および前記第１の配線を覆って前記チップ搭載基材の前記一方の主面上に設けられた封止部材と、この封止部材の表面上に設けられた第３の配線と、
前記封止部材の内部に設けられて前記第１の配線および前記第３の配線に電気的に接続された第４の配線と、を具備してなり、前記封止部材の内部に形成された前記第４の配線を設けるための第４の配線用凹部の径の大きさと、前記半導体素子、前記チップ搭載基材、および前記封止部材からなるパッケージの厚さとの比が１：１以下に設定されていることを特徴とするものである。

また、前記課題を解決するために、本発明の他の態様に係る半導体装置は、前記半導体素子が前記封止部材内で前記チップ搭載基材上に複数個積層されて前記第１の配線に電気的に接続されているとともに、本発明に係る半導体装置が複数個積層されているとともに、積層方向において隣接する前記各半導体装置の前記第２の配線同士、または前記第３の配線同士、あるいは前記第２の配線と前記第３の配線とが電気的に接続されていることを特徴とするものである。

また、前記課題を解決するために、本発明のまた他の態様に係る半導体装置の製造方法は、一方の主面上に第１の配線が設けられているとともに、他方の主面上に第２の配線が設けられているチップ搭載基材の前記一方の主面上に、半導体素子を前記第１の配線に電気的に接続して搭載し、前記半導体素子が搭載された前記一方の主面に対向させて第３の配線となる導電体を配置するとともに前記導電体と前記一方の主面との間に封止部材を導入して、前記封止部材の表面を覆いつつ、かつ、前記導電体の表面を露出しつつ、前記半導体素子および前記第１の配線の封止ならびに前記導電体の前記封止部材への取り付けを一括して行い、前記導電体をパターニングして前記第３の配線を形成するとともに、前記第１の配線、前記第２の配線、および前記第３の配線に電気的に接続するように前記第３の配線または前記導電体、前記封止部材、前記第１の配線、および前記チップ搭載基材をそれらの厚さ方向に沿って一括して貫通させて前記第４の配線を設ける、ことを特徴とするものである。

また、前記課題を解決するために、本発明のまた他の態様に係る半導体装置の製造方法は、一方の主面上に第１の配線が設けられているとともに、前記第１の配線に電気的に接続された第２の配線が基材本体を貫通して他方の主面側に露出されて設けられているチップ搭載基材の前記一方の主面上に、半導体素子を前記第１の配線に電気的に接続して搭載し、前記半導体素子が搭載された前記一方の主面に対向させて第３の配線となる導電体を配置するとともに前記導電体と前記一方の主面との間に封止部材を導入して、前記封止部材の表面を覆いつつ、かつ、前記導電体の表面を露出しつつ、前記半導体素子および前記第１の配線の封止ならびに前記導電体の前記封止部材への取り付けを一括して行い、前記導電体をパターニングして前記第３の配線を形成するとともに、前記第１の配線および前記第３の配線に電気的に接続するように前記第３の配線または前記導電体および前記封止部材をそれらの厚さ方向に沿って一括して貫通させて前記第４の配線を設ける、ことを特徴とするものである。

さらに、前記課題を解決するために、本発明のさらに他の態様に係る半導体装置の製造方法は、半導体素子を第１の配線に電気的に接続し、この第１の配線に接続された前記半導体素子を間に挟んで第２の配線となる導電体と第３の配線となる導電体とを互いに対向させて配置するとともに前記各導電体の間に封止部材を導入することにより、前記半導体素子と前記第１の配線との接続部を覆いつつ、かつ、この接続部とは反対側の前記第１の配線の端部および前記各導電体の表面を露出しつつ、前記半導体素子および前記接続部の封止ならびに前記導電体の前記封止部材への取り付けを一括して行い、前記各導電体をパターニングして前記第２の配線および前記第３の配線を形成するとともに、前記第１の配線、前記第２の配線、および前記第３の配線に電気的に接続するように前記第２の配線および前記第３の配線または前記導電体、ならびに前記封止部材をそれらの厚さ方向に沿って一括して貫通させて前記第４の配線を設ける、ことを特徴とするものである。

本発明に係る半導体装置は、構造的な汎用性が向上されているので、単体での使用あるいは他の部品を接続しての使用に拘らず、また複数個積層して使用する場合の積層数や位置に拘らず使用することができるとともに、効率良く、かつ、低コストで容易に製造され得る。また、そのような半導体装置が複数個積層されているので、効率良く、かつ、低コストで容易に製造され得る。

また、本発明に係る半導体装置の製造方法によれば、半導体装置の構造的な汎用性を向上させることにより、単体での使用あるいは他の部品を接続しての使用に拘らず、また複数個積層して使用する場合の積層数や位置に拘らず使用することができる半導体装置を、効率良く、かつ、低コストで容易に製造することができる。また、そのような半導体装置を複数個積層してなる半導体装置を、効率良く、かつ、低コストで容易に製造することができる。

以下、本発明に係る各実施形態を図面を参照しつつ説明する。

（第１の実施の形態）
先ず、本発明に係る第１実施形態を図１〜図３を参照しつつ説明する。図１〜図３は、それぞれ本実施形態に係る半導体装置の製造方法を示す工程断面図である。

本実施形態では、例えばチップ搭載基材上の半導体チップを樹脂封止した半導体パッケージ（半導体装置）において、チップ搭載基材のチップ非搭載面側（下面側）のみならず、封止樹脂の表層部（上面側）にも配線層を設ける。すなわち、半導体パッケージの上下（表裏）両側に配線層を設ける。これにより、本実施形態の半導体パッケージ自体を他の実装基材に搭載しつつ、その上部に一般に市場に流通している既存の他の半導体パッケージや受動部品等を容易に実装することができる。以下、本実施形態に係る半導体装置およびその製造方法について、図面を参照しつつ詳しく説明する。

先ず、図１（ａ）に示すように、一方の主面上に半導体素子（半導体チップ）１が少なくとも１個搭載（実装）される１枚のチップ搭載基材（チップ搭載基板、チップ実装基材）２を用意する。本実施形態においては、チップ搭載基材として、その基材本体３が柔軟性（可撓性）を有する材料により形成されたフレキシブル基材２を用いる。フレキシブル基材２の基材本体３は、例えばポリイミド（polyimide）、ガラスエポキシ、あるいはＢＴレジン等によりテープ状に形成されている。また、基材本体３には、その表裏（上下）両主面を覆ってそれぞれ少なくとも１層の導電層（金属層）からなる導電体４が設けられている。具体的には、それら両導電体４は、ともに１層の銅箔（Ｃｕ箔、Ｃｕ層）により形成されている。このような構造からなるフレキシブル基材２は、両面銅貼テープとも称される。各Ｃｕ箔４は、それぞれ後述する第１の配線５および第２の配線６となる。

次に、図１（ｂ）に示すように、フレキシブル基材２の半導体チップ１が搭載される側の主面であるチップ搭載面２ａ上に、少なくとも１本の第１の配線５を形成する。それとともに、フレキシブル基材２のチップ搭載面２ａ上に、半導体チップ１を搭載するチップマウントアイランド８を形成する。本実施形態においては、複数本の第１の配線５をチップ搭載面２ａ上に形成する。これら各第１の配線５は、後述する第４の配線１５とともに本実施形態の半導体装置２０の内部配線を構成する。

各第１の配線５のうちの少なくとも１本は、半導体チップ１に電気的に接続されるチップ接続配線となる。すなわち、全ての第１の配線５がチップ接続配線として形成されるとは限らない。各第１の配線５のうちの幾つかは、半導体チップ１とは電気的に非接続に形成されても構わない。例えば、図示は省略するが、半導体チップ１と断線された第１の配線５は、いわゆるダミー配線として形成されても構わない。あるいは、半導体チップ１と断線された第１の配線５は、後述する第２および第３の各配線６，１３等を介して半導体装置２０に接続される外部の装置同士や他の部品同士を、半導体チップ１を介さずに電気的に接続するための、いわゆる中継配線の一部として形成されても構わない。ただし、以下の説明においては、特に断りのない限り、各第１の配線５をチップ接続配線として簡略して説明することとする。また、図１（ｂ）〜（ｅ）、図２（ａ）〜（ｃ）、および図３（ａ）〜（ｃ）においては、複数本の第１の配線５のうち、半導体チップ１に電気的に接続されるチップ接続配線５のみを図示する。

各チップ接続配線５およびチップマウントアイランド８は、チップ搭載面２ａ上のＣｕ箔４をエッチング加工することにより形成される。具体的には、先ず、チップ搭載面２ａ上のＣｕ箔４の表面上に図示しない感光性レジストを所定のパターンで塗工して露光する。これにより、チップ搭載面２ａ上のＣｕ箔４の表面上に図示しないレジストマスクを形成する。感光性レジストのパターンは、フレキシブル基材２に搭載される半導体チップ（シリコン素子）１が有する図示しない１個ないし複数個の接続用パッド部（電極、端子）の配置に応じて決められる。この後、チップ搭載面２ａ上のＣｕ箔４にエッチング処理や現像処理等を施して、Ｃｕ箔４を所定のパターンで残す。これにより、フレキシブル基材２のチップ搭載面２ａ上に所定のパターンからなる複数本のチップ接続配線５を形成する。このように、チップ接続配線（第１の配線）５は、フレキシブル基材２のチップ搭載面２ａ上に設けられているＣｕ箔４を、予め定められている所定のパターンにパターニングすることで形成される。すなわち、チップ接続配線（第１の配線）５は、実質的にはフレキシブル基材２のチップ搭載面２ａ上に予め設けられているＣｕ箔４の一部である。

各チップ接続配線５は、少なくとも１本の第４の配線１５とともに、半導体チップ１と後述する少なくとも１本の第２の配線６および少なくとも１本の第３の配線１３との間を所定のパターンで電気的に接続する。後述するように、第２および第３の各配線６，１３は、ともに半導体装置２０の外部配線（外部端子）を構成する。また、各チップ接続配線５の一部には、半導体チップ１の各パッド部が電気的に接続されるパッド接続部（接合部）５ａが設けられる。

なお、各チップ接続配線５を形成するためのエッチング処理を行う際には、フレキシブル基材２のチップ搭載面２ａとは反対側の主面上のＣｕ箔４の表面を、図示しないマスクで全面的に覆っておく。すなわち、フレキシブル基材２の半導体チップ１を搭載しない側の主面であるチップ非搭載面２ｂ上のＣｕ箔４の表面を、マスクで全面的に覆っておく。このチップ非搭載面２ｂ上のＣｕ箔４は、後述する第２の配線６となる。

次に、図１（ｃ）に示すように、少なくとも各チップ接続配線５のパッド接続部５ａの表面に所定の処理を施す。この表面処理としては、ワイヤボンディング法やフリップチップ接続法等、半導体チップ１のフレキシブル基材２への実装方法に応じた適正な処理が適用される。本実施形態においては、ワイヤボンディング法により半導体チップ１を各チップ接続配線５に電気的に接続して、フレキシブル基材２に搭載する。この場合、各チップ接続配線５のパッド接続部５ａの表面に、ニッケル（Ｎｉ）および金（Ａｕ）を用いてめっき処理を施す。すなわち、各パッド接続部５ａの表面上にＮｉ／Ａｕめっき部７を設ける。

次に、図１（ｄ）に示すように、少なくとも１個の半導体チップ１をフレキシブル基材２に搭載する。本実施形態においては、チップ搭載面２ａ上に設けられたＣｕ箔４のうち、半導体チップ１が搭載されるチップマウントアイランド８となる部分（領域）の上に、１個の半導体チップ１を取り付ける。半導体チップ１は、例えば図示しないエポキシ樹脂等の接着剤を用いてチップマウントアイランド８に接着（接合）されて、フレキシブル基材２に搭載される。

次に、図１（ｅ）に示すように、ワイヤボンディング法により半導体チップ１を各チップ接続配線５に電気的に接続する。具体的には、複数本の金製のボンディングワイヤ（Ａｕボンディングワイヤ）９を、半導体チップ１の各接続パッドに接続する。それとともに、各Ａｕボンディングワイヤ９を、各チップ接続配線５のパッド接続部５ａ上に設けられたＮｉ／Ａｕめっき部７に接続する。これにより、半導体チップ１は、各Ｎｉ／Ａｕめっき部７を介して、各チップ接続配線５に電気的に接続される。各Ａｕボンディングワイヤ９は、例えば超音波接合により半導体チップ１の各接続パッドおよび各Ｎｉ／Ａｕめっき部７に接合される。

なお、１個の半導体チップ１をチップマウントアイランド８に搭載した後、その半導体チップ１の上にさらに少なくとも１個の半導体チップ１を積層して、チップ接続配線５にワイヤボンディング接続することもできる。これにより、半導体装置２０をマルチチップパッケージ（マルチチップモジュール）として構成することもできる。そのような構造からなる半導体装置およびその製造方法については、後述する第７実施形態において詳しく説明する。

次に、図２（ａ）に示すように、フレキシブル基材２のチップ搭載面２ａ上に封止部材１０を設ける。具体的には、半導体チップ１、各チップ接続配線５（各パッド接続部５ａ）、各Ｎｉ／Ａｕめっき部７、チップマウントアイランド８、および各Ａｕボンディングワイヤ９等を覆って、フレキシブル基材２のチップ搭載面２ａ上に封止部材１０を設ける。これにより、少なくとも半導体チップ１および半導体チップ１と各チップ接続配線５との接続部分であるパッド接続部５ａ等を封止する。この封止には、例えばインジェクションモールド法やトランスファモールド法等の非気密封止法（ノン・ハーメチック法）が用いられる。本実施形態においては、トランスファモールド法により、封止部材１０をフレキシブル基材２のチップ搭載面２ａ上に設ける。また、封止部材１０としては、例えばエポキシ樹脂とシリカフィラーとの混合樹脂が用いられる。これまでの工程により、半導体チップ１、フレキシブル基材２、および封止樹脂１０等からなる樹脂封止パッケージ（モールド封止パッケージ）１１が作成される。この樹脂封止パッケージ１１は、本実施形態の半導体装置２０の主要な構成部分となる。

続けて、図２（ａ）に示すように、第４の配線１５を設けるための第４の配線用凹部（穴、孔）１２を樹脂封止パッケージ１１に少なくとも１個設ける。本実施形態においては、第４の配線１５を樹脂封止パッケージ１１に複数本設けるので、第４の配線用凹部１２を樹脂封止パッケージ１１に複数個設ける。各第４の配線１５は、各チップ接続配線５とともに半導体装置２０の内部配線を構成する。また、各第４の配線１５のうちの少なくとも１本は、少なくとも１本の各チップ接続配線（第１の配線）５、少なくとも１本の第２の配線６、および少なくとも１本の第３の配線１３を互いに電気的に接続するために設けられる。すなわち、少なくとも１本の第４の配線１５は、少なくとも１本の各チップ接続配線５とともに、半導体装置２０の外部配線（外部端子）を構成する少なくとも１本の第２の配線６および少なくとも１本の第３の配線１３に半導体チップ１を電気的に接続するために設けられる。

本実施形態においては、各第４の配線１５のうち少なくとも半導体チップ１に電気的に接続される第４の配線１５を、樹脂封止パッケージ１１の厚さ方向に沿って第２の配線６および第３の配線１３に一括して電気的に接続して設ける。このため、半導体チップ１に電気的に接続される第４の配線１５が設けられる各凹部１２は、チップ接続配線５、第２の配線６、および第３の配線１３を樹脂封止パッケージ１１の厚さ方向に沿って一括して貫通できる位置に形成される。したがって、各凹部１２のうち少なくとも半導体チップ１に電気的に接続される第４の配線１５が設けられる各凹部１２は、樹脂封止パッケージ１１をその厚さ方向に沿って一括して貫通する貫通孔（スルーホール、ヴィアホール）として形成される。

なお、図示は省略するが、半導体チップ１とは断線される第４の配線１５が設けられる各凹部も、樹脂封止パッケージ１１をその厚さ方向に沿って一括して貫通するスルーホール（ヴィアホール）として形成して構わないのはもちろんである。全ての第４の配線用凹部１２をスルーホールとして形成することにより、半導体チップ１と各第４の配線１５との接続状態に拘らず、第４の配線用凹部１２を形成する工程を簡略化（単一化）することができる。ひいては、半導体装置２０の製造効率を高めることができる。以下の説明において、半導体チップ１に電気的に接続される第４の配線１５が、チップ接続配線５、第２の配線６、および第３の配線１３に一括して電気的に接続されて設けられる箇所を、配線接続部１６と称することとする。

配線接続部１６に形成されるスルーホール１２は、具体的には、封止樹脂１０、各Ｎｉ／Ａｕめっき部７、各パッド接続部５ａ（チップ接続配線５）、フレキシブル基材２の基材本体３、およびフレキシブル基材２のチップ非搭載面２ｂ上のＣｕ箔４を、それらの厚さ方向に沿って一括して貫通して形成される。この貫通作業は、例えば図示しないドリル等を用いて行われる。また、各スルーホール１２の直径は、それぞれ約５０μｍ〜４００μｍ程度の大きさに設定される。

次に、図２（ｂ）に示すように、封止樹脂１０の表面上および各スルーホール１２の内壁面上に、第３の配線１３となる導電体（導電層）１４および第４の配線１５となる導電体１４を設ける。本実施形態においては、それら第３の配線１３となる導電体１４および第４の配線１５となる導電体１４を一体に、かつ、一括して設ける。具体的には、先ず、各スルーホール１２内の残渣を除去（デスミア）する。この後、無電解めっき法により、厚さが約０．０１μｍ〜１μｍ程度のＣｕからなる導電層（無電解Ｃｕ層）を、封止樹脂１０の表面上および各スルーホール１２の内壁面上に全面的に設ける。続けて、電解めっき法により、厚さが約１μｍ〜３０μｍ程度のＣｕからなる導電層（電解Ｃｕ層）を無電解Ｃｕ層の表面上に全面的に設ける。この電解Ｃｕ層は、無電解Ｃｕ層をシード層（下地層）として、無電解Ｃｕ層に一体化されつつ設けられる。これにより、第３の配線１３となる１層のＣｕ層１４および第４の配線１５となる１層のＣｕ層１４が、封止樹脂１０の表面上および各スルーホール１２の内壁面上に一体に、かつ、一括して設けられる。各スルーホール１２の内壁面上に設けられたＣｕ層１４は、そのまま第４の配線１５として用いられる。

なお、本実施形態においては、電解Ｃｕ層の厚さは、各スルーホール１２を塞がないように、各スルーホール１２の直径の大きさに応じて適宜、適正な大きさに設定される。また、この一連のめっき工程においては、フレキシブル基材２のチップ非搭載面２ｂ上のＣｕ箔４の表面は、前述した各チップ接続配線５を形成する際に設けられたマスクで全面的に覆われたままであるとする。

また、前述したように、本実施形態においては、無電解めっき法および電解めっき法を連続して行うことにより、第３の配線１３となるＣｕ層（導電体）１４を封止樹脂１０の表面上に設けた。しかし、Ｃｕ層１４を設ける方法は、めっき法には限定されない。第３の配線１３と封止樹脂１０との密着強度を高める必要がある場合には、前述した封止樹脂１０を設ける工程において、導電体１４を封止樹脂１０と一体に、かつ、一括して設けるとよい。例えば、図示は省略するが、半導体パッケージの上面に対向するモールド上金型のキャビティ部にマット処理を施した銅箔（Ｃｕ箔）を配置した後、トランスファモールディングを行うとよい。あるいは、モールディングを行う際に、Ｃｕ箔にエポキシ樹脂やＢＴレジン等を塗工した樹脂付きＣｕ箔を熱間ラミネートすることも有効である。これらの封止工程より、第３の配線１３となる銅箔と封止樹脂との密着強度を高めつつ、銅箔を封止樹脂と一体に、かつ、一括して設けることができる。そのような構造からなる半導体装置およびその製造方法については、後述する第８および第９の各実施形態において詳しく説明する。

前述したように、配線接続部１６において樹脂封止パッケージ１１をその厚さ方向に沿って貫通する各スルーホール１２内に形成された各第４の配線１５（Ｃｕ層１４）は、封止樹脂１０の表面上に設けられた第３の配線１３となるＣｕ層１４と一体化されている。それとともに、配線接続部１６において各スルーホール１２内に形成された各第４の配線１５は、フレキシブル基材２のチップ搭載面２ａ上に形成されている各チップ接続配線（第１の配線）５を貫通しつつ、それらに電気的に接続されている。さらに、配線接続部１６に形成された各第４の配線１５は、フレキシブル基材２のチップ非搭載面２ｂ上に形成されている、第２の配線６となるＣｕ箔４に電気的に接続されている。すなわち、各第４の配線１５は、いわゆるスループラグ（ヴィアプラグ）として樹脂封止パッケージ１１の内部に設けられている。図２（ｂ）に示すように、樹脂封止パッケージ１１内の半導体チップ１は、内部配線としての各スループラグ１５および各チップ接続配線５等を介して、外部配線としての第２および第３の各配線６，１３に電気的に接続される。

また、前述したように、配線接続部１６に形成された各スループラグ１５は、半導体チップ１に電気的に接続されている。ただし、全てのスループラグ１５が半導体チップ１に電気的に接続されて形成される必要はない。前述した第１の配線５と同様に、各スループラグ１５のうちの幾つかは、半導体チップ１とは電気的に非接続に形成されても構わない。

例えば、図示は省略するが、複数個の半導体装置２０を積層するとともに、隣接する半導体装置２０同士をそれぞれの第２の配線６および第３の配線１３を介して電気的に接続するとする。この場合、所定の層の半導体装置２０に設ける各スループラグ１５のうちの幾つかを、その所定の層の半導体チップ１（各チップ接続配線５）とは断線させるとともに、その所定の層に隣接する他の層の半導体チップ１に電気的に接続される通電経路（配線）上に形成しても構わない。あるいは、各層の半導体装置２０に設ける各スループラグ１５を、各層の半導体チップ１を１層おきに電気的に接続する通電経路上に形成しても構わない。また、第２の配線６や第３の各配線１３を介して、半導体装置２０に複数個の外部装置や外部部品を電気的に接続したり、半導体装置２０を基板に実装したりするとする。これらの場合、半導体装置２０に設けられる各スループラグ１５のうちの幾つかを、半導体チップ１とは断線させるとともに、外部装置や外部部品、あるいは基板に電気的に接続される通電経路上に形成しても構わない。

このように、全てのスループラグ１５が半導体チップ１に電気的に接続されて設けられる必要はない。前述した第１の配線５と同様に、半導体チップ１と断線された各スループラグ１５は、ダミー配線の一部を構成するダミープラグとして形成されても構わない。あるいは、半導体チップ１と断線されたスループラグ１５は、第２および第３の各配線６，１３等を介して半導体装置２０に接続される外部の装置同士や他の部品同士を、半導体チップ１を介さずに電気的に接続するための中継プラグとして形成されても構わない。ただし、以下の説明においては、特に断りのない限り、各スループラグ１５を、半導体チップ１に電気的に接続されたスループラグとして簡略して説明することとする。また、図２（ｂ），（ｃ）および図３（ａ）〜（ｃ）においては、複数個のスループラグ１５のうち、配線接続部１６に設けられて半導体チップ１に電気的に接続されるスループラグ１５のみを図示する。

次に、図２（ｃ）に示すように、フレキシブル基材２のチップ非搭載面２ｂ上に少なくとも１本の第２の配線６を形成する。それとともに、封止樹脂１０の表面上に少なくとも１本の第３の配線１３を形成する。本実施形態においては、これら第２の配線６および第３の配線１３をそれぞれ複数本ずつ形成する。また、各第２の配線６および各第３の配線１３は、前述した第１の配線（チップ接続配線）５を形成するのと同様の方法により形成される。

先ず、第２の配線６を形成する場合について説明する。前述したように、樹脂封止パッケージ１１内にスループラグ１５を形成し終えた段階では、チップ非搭載面２ｂ上のＣｕ箔４の表面は、各チップ接続配線５を形成する際に設けられたマスクで全面的に覆われている。したがって、始めに、このチップ非搭載面２ｂ上のＣｕ箔４の表面を覆っているマスクを剥離させる。続けて、チップ非搭載面２ｂ上のＣｕ箔４の表面上に、図示しない感光性レジストを予め定められた所定のパターンで塗工して露光する。これにより、チップ非搭載面２ｂ上のＣｕ箔４の表面上に図示しないレジストマスクを形成する。感光性レジストのパターンは、各スループラグ１５の位置や、第２の配線６に電気的に接続される外部装置および外部部品等との接続位置等に応じて予め決められる。この後、チップ非搭載面２ｂ上のＣｕ箔４にエッチング処理や現像処理等を施して、Ｃｕ箔４を所定のパターンで残す。これにより、フレキシブル基材２のチップ非搭載面２ｂ上に所定のパターンからなる複数本の第２の配線６を形成する。

このように、第２の配線６は、フレキシブル基材２のチップ非搭載面２ｂ上に設けられているＣｕ箔４を、予め定められている所定のパターンにパターニングすることで形成される。すなわち、第２の配線６は、実質的にはフレキシブル基材２のチップ非搭載面２ｂ上に予め設けられているＣｕ箔４の一部である。

次に、第３の配線１３を形成する場合について説明する。始めに、第２の配線６を形成する場合と同様に、封止樹脂１０上のＣｕ層１４の表面上に、図示しない感光性レジストを予め定められた所定のパターンで塗工して露光する。これにより、封止樹脂１０上のＣｕ層１４の表面上に図示しないレジストマスクを形成する。感光性レジストのパターンは、各スループラグ１５の位置や、第３の配線１３に電気的に接続される外部装置および外部部品等との接続位置等に応じて予め決められる。この後、封止樹脂１０上のＣｕ層１４にエッチング処理や現像処理等を施して、Ｃｕ層１４を所定のパターンで残す。これにより、所定のパターンからなる表層配線（表層端子）としての第３の配線１３を封止樹脂１０上に複数本形成する。このように、第３の配線１３は、封止樹脂１０の表面上に設けられているＣｕ層１４を、予め定められている所定のパターンにパターニングすることで形成される。すなわち、第３の配線１３は、実質的には封止樹脂１０の表面上に設けられたＣｕ層１４の一部である。なお、この第３の配線１３を形成する工程は、第２の配線６を形成する工程と一括して行われても構わない。

図２（ｃ）に示すように、各第２の配線６および各第３の配線１３は、半導体装置２０の外部配線（外部端子）を構成する。前述したように、複数個の半導体装置２０を電気的に接続して積層する際には、各半導体装置２０間の電気的な接続は、各半導体装置２０の各第２の配線６および各第３の配線１３の少なくとも一方を介して行われる。同様に、半導体装置２０を外部基板に実装したり、半導体装置２０に他の半導体パッケージや外部装置、あるいは外部部品等を電気的に接続したりする際に、各第２の配線６および各第３の配線１３は外部接続配線（外部接続端子）として機能する。この際、半導体装置２０には、各第２の配線６および各第３の配線１３のどちらに他の半導体装置２０や実装基板、あるいは外部装置が接続されても構わない。すなわち、各第２の配線６および各第３の配線１３のどちらを、パッケージ搭載用配線（端子）、外部装置接続用配線（端子）、部品搭載用配線（端子）、あるいは基板実装用配線（端子）等として使用しても構わない。

同様に、半導体装置２０は、そのフレキシブル基材２側および封止樹脂１０側のどちらの側を上または下に向けても構わない。すなわち、各第２の配線６および各第３の配線１３のどちらを、上部配線（上部端子）あるいは下部配線（下部端子）として使用しても構わない。また、同様に、半導体装置２０は、そのフレキシブル基材２側および封止樹脂１０側のどちらの主面を表面または裏面として用いても構わない。すなわち、各第２の配線６および各第３の配線１３のどちらを、表面側配線（表面側端子）あるいは裏面側配線（裏面側端子）として使用しても構わない。

また、図２（ｃ）に示すように、各第２の配線６および各第３の配線１３のうちの幾つかは、各スループラグ（第４の配線）１５および各チップ接続配線（第１の配線）５を介して半導体チップ１に電気的に接続されている。しかし、前述したチップ接続配線５およびスループラグ１５と同様に、全ての第２の配線６および第３の配線１３が半導体チップ１に電気的に接続されて形成される必要はない。各第２の配線６および各第３の配線１３のうちの幾つかは、半導体チップ１とは断線されて形成されても構わない。例えば、前述したチップ接続配線５およびスループラグ１５と同様に、半導体チップ１と断線された第２の配線６および第３の配線１３は、ダミー配線として形成されても構わない。あるいは、半導体チップ１と断線された第２の配線６および第３の配線１３は、同じく半導体チップ１と断線されたスループラグ１５とともに、半導体装置２０に接続される外部の装置同士や他の部品同士を、半導体チップ１を介さずに電気的に接続するための中継配線の一部として形成されても構わない。

次に、図３（ａ）に示すように、複数本の第２の配線６が形成されたフレキシブル基材２のチップ非搭載面２ｂ上に、予め定められた所定のパターンでソルダーレジスト１７を塗工する。同様に、複数本の第３の配線１３が形成された封止樹脂１０の表面上に、予め定められた所定のパターンでソルダーレジスト１７を塗工する。続けて、図示は省略するが、各第２の配線６および各第３の配線１３のうちパッケージ搭載用端子となる配線に、必要に応じてＮｉ／Ａｕめっき処理や防錆処理等の所定の表面処理を施す。

次に、図３（ｂ）に示すように、樹脂封止パッケージ１１の封止樹脂１０側の主面上に、各第３の配線１３に外部部品等を電気的に接続するための接続用導電部材１８を設ける。本実施形態においては、接続用導電部材としてクリーム半田１８を用いる。また、本実施形態においては、樹脂封止パッケージ１１の封止樹脂１０側の主面をパッケージ搭載面（外部装置接続面、部品搭載面）１１ａとする。すなわち、本実施形態においては、樹脂封止パッケージ１１のパッケージ搭載面１１ａ上に、接続用導電部材としてのクリーム半田１８を設ける。クリーム半田１８は、例えば各第３の配線１３およびソルダーレジスト１７を覆ってスクリーン印刷されて、樹脂封止パッケージ１１のパッケージ搭載面１１ａ上に全面的に設けられる。ただし、この接続用導電部材１８を設ける方法は、前述したスクリーン印刷には限られない。例えば、図示は省略するが、接続用導電部材１８として、ＰｂＳｎやＳｎＡｇ等からなる半田ボールをソルダーレジスト１７から露出している各第３の配線１３の表面上に搭載しても構わない。

なお、樹脂封止パッケージ１１の封止樹脂１０側の主面をパッケージ搭載面１１ａとすると、樹脂封止パッケージ１１のフレキシブル基材２側の主面は基板実装面１１ｂとして用いることができる。この場合、図示は省略するが、樹脂封止パッケージ１１の基板実装面１１ｂの表面上に、必要に応じて接続用導電部材としてＰｂＳｎやＳｎＡｇ等からなる複数個の半田ボールを搭載する。各半田ボールは、それらの少なくとも一部が各第２の配線６に接触（接合）されて設けられていればよい。

次に、図３（ｃ）に示すように、樹脂封止パッケージ１１のパッケージ搭載面１１ａ上に、半田層１９を形成する。具体的には、樹脂封止パッケージ１１のパッケージ搭載面１１ａ上に設けられたクリーム半田１８にリフローを実施することにより、ソルダーレジスト１７から露出している各第３の配線１３の表面を覆って半田層１９を形成する。本実施形態においては、厚さが約５０μｍ〜０．３ｍｍの半田層１９を各第３の配線１３の表面上に形成する。この際、各スループラグ１５が形成された各スルーホール１２の内部も半田層１９により埋め込む。また、図示は省略するが、樹脂封止パッケージ１１のパッケージ非搭載側である基板実装面１１ｂ上の各第２の配線６に、必要に応じて所定の表面処理を施す。例えば、防錆処理やＮｉ／Ａｕめっき処理等、半田が濡れ易く、かつ、高温テスト時に各第２の配線６の表面に非溶融酸化膜が形成され難くなる処理を、基板実装用端子となる各第２の配線６の表面に必要に応じて施す。

なお、これまでの説明では、本実施形態の内容を理解し易くするために、樹脂封止パッケージ１１を単独のパッケージとして作製するものとして説明してきた。しかし、図示は省略するが、実際の製造工程では、樹脂封止パッケージ１１は複数個まとめて作製される。したがって、これまでの工程により一括して作製された樹脂封止パッケージ１１の集合体を、ダイシング等によりテープ状態から個々のパッケージごとに切断して個片化する。この後、同じく図示は省略するが、各樹脂封止パッケージ１１が実際に製品として使用できるか否かを検査するための各種テストを、低温あるいは高温等の様々な環境下で個々の樹脂封止パッケージ１１ごとに実施する。そして、これらのテストに合格した樹脂封止パッケージ１１を良品とする。これにより、図３（ｃ）に示す構成を主要な構成部分とする、本実施形態に係る所望の半導体装置２０を得る。

すなわち、樹脂封止パッケージ１１のパッケージ搭載面１１ａ上にパッケージ搭載用端子（パッケージ搭載用配線）としてのＣｕ配線（第３の配線）１３を複数本備えるとともに、樹脂封止パッケージ１１の基板実装面１１ｂ上に基板実装用端子（基板実装用配線）としてのＣｕ配線（第２の配線）６を複数本備えており、かつ、チップ搭載基材２のチップ搭載面２ａ上に設けられた複数本のＣｕチップ接続配線（第１の配線）５にワイヤボンディング接続されてチップ搭載基材２に搭載された１個の半導体チップ１が、各Ｃｕチップ接続配線５および樹脂封止パッケージ１１をその厚さ方向に沿って貫通して設けられた複数本のＣｕスループラグ（第４の配線）１５を介して、各Ｃｕ配線６および各Ｃｕ配線１３とに接続されている樹脂封止パッケージ１１からなる半導体装置２０を得る。

この後、半導体装置２０のパッケージ搭載面１１ａ上には、必要に応じて図示しない受動部品等の所定の外部装置が搭載される。それとともに、半導体装置２０の基板実装面１１ｂ上には、必要に応じて図示しない実装基板が実装される。

なお、本実施形態において図示は省略するが、１個の半導体装置２０を基本構成単位として、複数個の半導体装置２０を積層することにより、積層体としての半導体装置（マルチチップパッケージ、マルチチップモジュール）を作製することができる。この場合、積層体としてのマルチチップパッケージに対して、各半導体装置２０をシングルチップパッケージ（シングルチップモジュール）と称することができる。このようなシングルチップパッケージ２０を複数個積層してなるマルチチップパッケージについては、後述する第２実施形態において、図面を参照しつつ詳しく説明する。

以上説明したように、この第１実施形態によれば、半導体チップ１と電気的に接続された外部配線としての第２および第３の各配線６，１３が、上下（表裏）両主面上に設けられている半導体装置２０を得ることができる。これら第２および第３の各配線６，１３、ならびに内部配線としての第１および第４の各配線５，１５のそれぞれの配線パターンを適宜、適正な形状に形成することにより、半導体装置２０のフレキシブル基材２側および封止樹脂１０側のどちらにでも、実装基板や受動部品等の外部装置を接続することができる。また、基板や外部装置等の仕様に応じて、第２および第３の各配線６，１３や第１および第４の各配線５，１５の各配線パターンを適宜、適正な形状に形成することができる。これにより、半導体装置２０を一般に市場に流通している様々な汎用の基板に実装したり、半導体装置２０に一般に市場に流通している様々な汎用の外部装置を接続したりすることができる。さらに、後述する第２実施形態において詳しく説明するが、複数個の半導体装置２０を積層してマルチチップパッケージを作製する場合、隣接する他の半導体装置２０との接続状態等に応じて第１〜第４の各配線５，６，１３，１５の配線パターンを適宜、適正な形状に形成する。これにより、半導体装置２０の積層数に拘らず、半導体装置２０を所望の位置に配置することができる。

このように、半導体装置２０は、その汎用性および実装密度が高められている。また、半導体装置２０は、これを構成部品の一部として用いる電気装置において、その実装密度の向上やコンパクト化にも寄与できる。すなわち、半導体装置２０は、構造的な汎用性が向上されているので、単体での使用あるいは他の部品を接続しての使用に拘らず、また複数個積層して使用する場合の積層数や位置に拘らず、様々な設定で使用することができる。それとともに、そのような構造からなる半導体装置２０は、効率良く、かつ、低コストで容易に製造できる。また、本実施形態に係る半導体装置の製造方法によれば、そのような半導体装置２０を効率良く、かつ、低コストで容易に製造できる。

（第２の実施の形態）
次に、本発明に係る第２実施形態を図４および図５を参照しつつ説明する。図４および図５は、それぞれ本実施形態に係る半導体装置の製造方法を示す工程断面図である。なお、第１実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。

本実施形態においては、前述した第１実施形態に係る半導体装置２０を複数個積層してなる半導体装置およびその製造方法について説明する。以下、詳しく説明する。

先ず、図４に示すように、４個の第１実施形態の半導体装置２０を積層して配置する。この際、下側の半導体装置２０のパッケージ搭載面１１ａ上の各半田層１９と、上側の半導体装置２０の基板実装面１１ｂ上の各第２の配線（下部接続端子、下部接続配線）６とを接触させて、各半導体装置２０を配置する。

次に、図５に示すように、積層された４個の半導体装置２０に対してリフローを実施する。これにより、各半導体装置２０のパッケージ搭載面１１ａ上の各半田層１９が溶融して、隣接する半導体装置２０同士が電気的に接続されて接合される。

この後、図示は省略するが、接合された４個の半導体装置２０からなる積層体に、これが実際に製品として使用できるか否かを検査するための各種テストを、低温あるいは高温等の様々な環境下で実施する。そして、これらのテストに合格した積層体を良品とする。これにより、図５に示すように、本実施形態に係る所望の半導体装置２１を得る。すなわち、シングルチップパッケージ（シングルチップモジュール）としての第１実施形態の半導体装置２０を４個積層してなる、チップ積層型のマルチチップパッケージ（マルチチップモジュール）としての半導体装置２１を得る。

この後、最上層のシングルチップパッケージ２０のパッケージ搭載面１１ａ上には、必要に応じて図示しない受動部品等の所定の外部装置が搭載される。それとともに、最下層のシングルチップパッケージ２０の基板実装面１１ｂ上には、必要に応じて図示しない実装基板が実装される。

以上説明したように、この第２実施形態によれば、前述した第１実施形態に係る半導体装置２０を積層しているので、チップ積層型の半導体装置２１を効率良く、かつ、低コストで容易に製造できる。

従来は、複数個の半導体パッケージ（半導体モジュール）を積層してチップ積層型のマルチチップパッケージ（マルチチップモジュール）を作製する場合、各パッケージを各層ごとに個別のパッケージとして作製するのが一般的である。そして、各パッケージを積層して１つのマルチチップパッケージとした後、このパッケージを実装基板に搭載するための下部接続配線（下部接続端子）を最下層のパッケージに設ける。また、このパッケージの上にさらに他の電気部品等を搭載する場合、上部接続用の配線（上部接続端子）を最上層のパッケージに設ける。あるいは、最下層のパッケージを予め基板実装専用の構造を有する基板実装用パッケージとして作製したり、最上層のパッケージを予め部品実装専用の構造を有する部品実装用パッケージとして作製したりする。このように、従来は、チップ積層型のマルチチップパッケージを作製する場合、配置される位置に応じて各パッケージを作り分けなければならなかった。このため、製造効率が低く、製造コストも高くなり易かった。

これに対して、本実施形態のチップ積層型の半導体装置２１は、構造的な汎用性が向上されており、複数個積層して使用する場合の積層数や位置に拘らず、様々な設定で使用することができる第１実施形態の半導体装置２０を積層することにより作製されている。したがって、半導体装置２１は効率良く、かつ、低コストで容易に製造できる。

また、従来のチップ積層型のマルチチップパッケージの中には、１つのパッケージ内に複数個の半導体チップが積層されて設けられたタイプのチップ積層型のマルチチップパッケージがある。以下、図２３（ａ），（ｂ）および図２４を参照しつつ、具体的かつ簡潔に説明する。

先ず、図２３（ａ）に示すチップ積層型のマルチチップパッケージ（マルチチップモジュール）２０１について説明する。このマルチチップパッケージ２０１は、例えば次に述べる工程により製造される。先ず、図２３（ａ）に示すように、１枚の実装基板２０２上に複数個の半導体チップ２０３を積層する。そして、ワイヤボンディングを繰り返すことにより各半導体チップ２０３を実装基板２０２に電気的に接続する。続けて、実装基板２０２および各半導体チップ２０３にモールド封止を実施して、封止樹脂２０４で覆う。この後、モールド封止された実装基板２０２および各半導体チップ２０３に、いわゆるBurn-Inテストを実施する。これにより、チップ積層型のマルチチップパッケージ２０１を作製する。

次に、図２３（ｂ）に示すチップ積層型のマルチチップパッケージ２１１について説明する。このマルチチップパッケージ２１１は、例えば次に述べる工程により製造される。先ず、図２３（ｂ）に示すように、複数個の半導体チップ２０３をそれぞれ１枚のチップ接続基板２１２にフリップチップ接続する。そして、各半導体チップ２０３を、各チップ接続基板２１２とともに１枚の実装基板２０２上に複数個積層して、実装基板２０２に電気的に接続（ダイアタッチ）する。続けて、実装基板２０２および各半導体チップ２０３を保護ケース２１３で覆って、パッケージングする。この後、前述したマルチチップパッケージ２０１の場合と同様に、Burn-Inテストを実施する。これにより、前述したマルチチップパッケージ２０１とは異なるタイプのチップ積層型のマルチチップパッケージ２１１を作製する。

これら各パッケージ２０１，２１１のような構成においては、各パッケージ２０１，２１１内の複数個の半導体チップ２０３のうち１個でもテストで不良となると、パッケージ２０１，２１１全体が不良品となる。しかも、各パッケージ２０１，２１１全体のテスト不良率は、各半導体チップ２０３それぞれの不良率を累積した不良率の影響を受ける。例えば、各パッケージ２０１，２１１のように、パッケージ内に４個の半導体チップ２０３が積層されているマルチチップパッケージにおいて、１層目から４層目までの各半導体チップの歩留まりが、それぞれ９５％、９５％、９０％、８５％であったとする。この場合、製品としてのパッケージ全体の最終歩留まりは、０．９５×０．９５×０．９０×０．８５×１００≒６９（％）となり、７０％を下回る。このように、パッケージ全体の歩留まりは、複数個の半導体チップのそれぞれの不良率のうち、最も高い不良率に引きずられる。それとともに、他の層の良品としての半導体チップに多大なロスが生じる。

また、封止樹脂２０４や保護ケース２１３には、それらの上部に外部装置を搭載するための配線が設けられていないため、各パッケージ２０１，２１１の上部に外部装置を電気的に接続して搭載することは困難である。すなわち、各パッケージ２０１，２１１は、その実装密度が低い。さらに、パッケージ２１１については、実装基板２０２とは別構造のチップ接続基板２１２を設ける必要があるなど、その生産効率を向上し難く、かつ、パッケージ全体のコストが高価になり易い。

また、図２４には、従来のパッケージ積層型モジュール２２１を示す。このモジュール２２１においては、先ず、複数個の半導体チップ２０３、各チップ２０３が接続されるチップ接続基板２１２、および隣接する各チップ２０３間に配置される複数枚の中間基板２２２からなる中間パッケージ２２３を、それぞれの層ごとに組み立てる。そして、各中間パッケージ２２３を作製した段階で一旦Burn-Inテスト等を実施し、各中間パッケージ２２３を良品と不良品とに選別する。続けて、良品として認められた中間パッケージ２２３をのみを所望の層数積層して、複数個の中間パッケージ２２３からなる積層体２２４を作製する。この後、積層体２２４の最下層の中間パッケージ２２３を、外部端子としての半田ボール（Ball Grid Array：ＢＧＡ）２２５が複数個設けられた実装基板２２６に実装する。それとともに、積層体２２４の最上層の中間パッケージ２２３に、複数本の外部装置搭載用配線２２７が設けられた外部装置搭載用基板２２８を接続する。各半導体チップ２０３、各半田ボール２２５、および各外部装置搭載用配線２２７は、各中間基板２２２を貫通して設けられた複数本のスループラグ２２９等を介して、互いに電気的に接続されている。

このモジュール２２１のような構成においては、予め良品として認められた中間パッケージ２２３のみを用いるので、前述した各パッケージ２０１，２１１のような半導体チップ２０３の不良率の累積によるパッケージ全体の歩留まりロスは回避される。しかし、各パッケージ２０１，２１１と同様に、各層ごとに中間基板２２２を設けたり、チップ接続基板２１２や中間基板２２２とは別構造の実装基板２２６や外部装置搭載用基板２２８を設けたりする必要がある。そのため、モジュール２２１も、その生産効率を向上し難く、かつ、モジュール（パッケージ）全体のコストが高価になり易い。

このように、従来の技術によれば、チップ積層型パッケージ（モジュール）全体の生産効率を向上させることが困難である。特に、モジュール２２１のような構成からなるチップ積層型パッケージにおいては、各中間パッケージ２２３ごとに専用の組立設備を設ける必要があるなど、設備費の負担が大きくなるおそれがある。設備費の負担が大きくなると、各中間パッケージの生産コストが高くなるおそれがある。ひいては、各中間パッケージ２２３を積層したマルチチップパッケージ２２１全体、およびこのマルチチップパッケージ２２１を備える半導体装置の生産コストが高くなるおそれがある。

これに対して、本実施形態によれば、前述したように、各層毎のパッケージ２０のテスト良品を図５に示すように積層することで、多層時は全層のチップ歩留まりを全層分累積することなく、多層パッケージを構築することができる。また最上層の樹脂封止パッケージ２０上に受動部品も搭載でき、実装密度の向上にも寄与できる。さらには、直材として既存の半導体パッケージに銅箔を追加するだけで積層用のパッケージとすることができるとともに、組立設備の流用も可能であり、チップ積層型のマルチチップパッケージ２１を低コストで提供できる。これについては、後述する第８および第９の各実施形態において詳しく説明する。

（第３の実施の形態）
次に、本発明に係る第３実施形態を図６および図７を参照しつつ説明する。図６および図７は、それぞれ本実施形態に係る半導体装置の製造方法を示す工程断面図である。なお、第１実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。

本実施形態においては、前述した第１実施形態におけるワイヤボンディング法に代わり、フリップチップ接続法により半導体チップ１をフレキシブル基材２に接続してなる半導体装置およびその製造方法について説明する。以下、詳しく説明する。

先ず、図６（ａ）に示すように、チップ搭載基材として、前述した第１実施形態で用いた１枚のフレキシブル基材（両面銅貼テープ）２を用意する。このフレキシブル基材２のチップ搭載面２ａ上には、第１実施形態と同様の工程により、少なくとも１本のチップ接続配線を含む複数本の第１の配線５が形成されている。後述するように、本実施形態においては、フリップチップ接続法により半導体チップ１をチップ接続配線５に電気的に接続してフレキシブル基材２に搭載する。したがって、チップ接続配線５のうちの少なくとも１本は、半導体チップ１が搭載されるチップマウントアイランド８を兼ねて形成される。

チップマウントアイランド８の所定の領域は、半導体チップ１の各接続用パッド部の配置に応じて、パッド接続部５ａとして設定される。チップマウントアイランド８の各パッド接続部５ａは、図示しない他のチップ接続配線を介して、後述する第２の配線６、第３の配線１３、およびスループラグ（第４の配線）１５に電気的に接続されているチップ接続配線５に、電気的に接続されている。

また、各パッド接続部５ａの表面には、それらに半導体チップ１の各接続用パッド部を電気的に接続するための表面処理が施される。例えば、各パッド接続部５ａの表面には、半導体チップ１の各接続用パッド部の配置に応じてＮｉ／Ａｕめっき処理が施される。これにより、各パッド接続部５ａの表面上に、半導体チップ１の各接続用パッド部の配置に応じてＮｉおよびＡｕからなるめっきバンプ（パッド接続用バンプ）３１が設けられる。ただし、フリップチップ接続法を用いる本実施形態においては、各パッド接続部５ａに対する表面処理は、前述したＮｉ／Ａｕめっきには限定されない。例えば、Ｎｉ／Ａｕめっきの代わりに、各パッド接続部５ａの表面上に図示しない半田を設けてもよい。

次に、図６（ｂ）に示すように、少なくとも１個の半導体チップ１をフレキシブル基材２のチップ搭載面２ａ上に搭載する。具体的には、フリップチップ接続法により、１個の半導体チップ１をチップマウントアイランド８に取り付ける。この際、半導体チップ１の各接続用パッド部は、それらに対応して各パッド接続部５ａの表面上に設けられた各Ｎｉ／Ａｕめっきバンプ３１に、熱圧着や超音波接合等により接合される。それとともに、半導体チップ１は、エポキシ樹脂等の接着剤３２を用いてチップマウントアイランド８に接着（接合）される。

次に、図６（ｃ）に示すように、第１実施形態と同様の工程に、トランスファモールド法により、半導体チップ１、各チップ接続配線５、チップマウントアイランド８（各パッド接続部５ａ）、各Ｎｉ／Ａｕめっきバンプ３１、および接着剤３２等を覆って、フレキシブル基材２のチップ搭載面２ａ上に封止樹脂１０を設ける。それとともに、フレキシブル基材２のチップ非搭載面２ｂ上に、１枚のＣｕ箔４からなる複数本の第２の配線６を形成する。これまでの工程により、半導体チップ１、フレキシブル基材２、各第２の配線６、および封止樹脂１０等からなる樹脂封止パッケージ３３が作成される。この樹脂封止パッケージ３３は、本実施形態の半導体装置３４の主要な構成部分となる。

次に、図７（ａ）に示すように、第１実施形態と同様の工程により、樹脂封止パッケージ３３の各配線接続部１６に、樹脂封止パッケージ３３の厚さ方向に沿って貫通して複数個のスルーホール１２を設ける。

次に、図７（ｂ）に示すように、第１実施形態と同様の工程により、封止樹脂１０の表面上および各スルーホール１２の内壁面上に、第３の配線１３となる導電体１４および第４の配線１５となる導電体１４を一体に、かつ、一括して設ける。すなわち、封止樹脂１０の表面上に第３の配線１３となる１層のＣｕ層１４を設けるとともに、各スルーホール１２内に１層のＣｕ層１４からなるスループラグ１５を設ける。

次に、図７（ｃ）に示すように、第１実施形態と同様の工程により、封止樹脂１０の表面上に、１層のＣｕ層１４からなる複数本の第３の配線１３を形成する。前述した第１実施形態と同様に、本実施形態においても、樹脂封止パッケージ３３の各第３の配線１３が形成されている側（封止樹脂１０側）の主面をパッケージ搭載面３３ａとするとともに、樹脂封止パッケージ３３の各第２の配線６が形成されている側（フレキシブル基材２側）の主面を基板実装面３３ｂとする。

次に、図７（ｄ）に示すように、第１実施形態と同様の工程により、複数本の第２の配線６が形成されたフレキシブル基材２のチップ非搭載面２ｂ上に、予め定められた所定のパターンでソルダーレジスト１７を塗工する。同様に、複数本の第３の配線１３が形成された封止樹脂１０の表面上に、予め定められた所定のパターンでソルダーレジスト１７を塗工する。

この後、図示は省略するが、第１実施形態と同様の工程により、パッケージ搭載用端子となる各第３の配線１３に、必要に応じてＮｉ／Ａｕめっき処理や防錆処理等の所定の表面処理を施す。続けて、樹脂封止パッケージ３３のパッケージ搭載面３３ａ上にクリーム半田を設ける。それとともに、樹脂封止パッケージ３３の基板実装面３３ｂ上に、必要に応じて複数個の半田ボールを各第２の配線６に接触（接合）させて搭載する。続けて、クリーム半田が設けられた樹脂封止パッケージ３３にリフローを実施して、ソルダーレジスト１７から露出している各第３の配線１３の表面を覆って、厚さが約５０μｍ〜０．３ｍｍの半田層を形成する。それとともに、各スループラグ１５が形成された各スルーホール１２内を半田層により埋め込む。また、基板実装用端子となる各第２の配線６に、例えば防錆処理やＮｉ／Ａｕめっき処理等、半田が濡れ易く、かつ、高温テスト時に各第２の配線６の表面に非溶融酸化膜が形成され難くなる表面処理を必要に応じて施す。

続けて、これまでの工程により一括して作製された樹脂封止パッケージ３３の集合体を、ダイシング等によりテープ状態から個々のパッケージごとに切断して個片化する。この後、各樹脂封止パッケージ３３ごとに各種テストを実施する。そして、これらのテストに合格した樹脂封止パッケージ３３を良品とする。これにより、図７（ｄ）に示す樹脂封止パッケージ３３を主要な構成部分とする、本実施形態に係る所望の半導体装置３４を得る。

すなわち、樹脂封止パッケージ３３のパッケージ搭載面３３ａ上にパッケージ搭載用端子（パッケージ搭載用配線）としてのＣｕ配線（第３の配線）１３を複数本備えるとともに、樹脂封止パッケージ３３の基板実装面３３ｂ上に基板実装用端子（基板実装用配線）としてのＣｕ配線（第２の配線）６を複数本備えており、かつ、チップ搭載基材２のチップ搭載面２ａ上に設けられた複数本のＣｕチップ接続配線（第１の配線）５にフリップチップ接続されてチップ搭載基材２に搭載された１個の半導体チップ１が、各Ｃｕチップ接続配線５および樹脂封止パッケージ３３をその厚さ方向に沿って貫通して設けられた複数本のＣｕスループラグ（第４の配線）１５を介して、各Ｃｕ配線６および各Ｃｕ配線１３とに接続されている樹脂封止パッケージ３３からなる半導体装置３４を得る。

この後、半導体装置３４のパッケージ搭載面３３ａ上には、必要に応じて図示しない受動部品等の所定の外部装置が搭載される。それとともに、半導体装置３４の基板実装面３３ｂ上には、必要に応じて図示しない実装基板が実装される。あるいは、半導体装置３４を必要に応じて複数個積層して、マルチチップパッケージとして用いる。

以上説明したように、この第３実施形態によれば、前述した第１実施形態と同様の効果を得ることができる。また、半導体チップ１をチップ接続配線５にフリップチップ接続するので、ワイヤボンディング法と異なりボンディングワイヤの接続不良等を排除することができるとともに、半導体チップ１のマウンティング工程を簡略化することができる。これにより、半導体装置３４の品質、信頼性、性能、生産効率、および歩留まり等を向上させることができるとともに、生産コストを抑制することができる。また、フリップチップ接続法を用いることにより、チップ接続配線５、ひいては第２〜第４の各配線６，１３，１５の微細化を図ることができる。これにより、半導体装置３４のコンパクト化および高集積化を図ることができる。このように、本実施形態によれば、汎用性が高く高機能な半導体装置３４を効率良く低コストで、かつ、容易に製造することができる。

（第４の実施の形態）
次に、本発明に係る第４実施形態を図８〜図１１を参照しつつ説明する。図８〜図１１は、それぞれ本実施形態に係る半導体装置の製造方法を示す工程断面図である。なお、第１実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。

本実施形態においては、チップ搭載基材として、前述した第１実施形態で用いた両面銅貼テープ２の代わりに片面銅貼テープを用いる半導体装置およびその製造方法について説明する。以下、詳しく説明する。

先ず、図８（ａ）に示すように、一方の主面上に半導体チップ１が少なくとも１個搭載される１枚のチップ搭載基材４１を用意する。このチップ搭載基材４１の基材本体４２は、第１実施形態のチップ搭載基材２の基材本体３と同様に、例えばポリイミド、ガラスエポキシ、あるいはＢＴレジン等の柔軟性を有する材料によりテープ状に形成されている。すなわち、本実施形態のチップ搭載基材４１は、第１実施形態のチップ搭載基材２と同様のフレキシブル基材である。しかし、第１実施形態のチップ搭載基材２と異なり、本実施形態のチップ搭載基材４１には、その基材本体４２の表裏（上下）いずれか一方の主面を覆って少なくとも１層の導電層からなる導電体４が設けられている。具体的には、フレキシブル基材４１には、その半導体チップ１が搭載される側の主面であるチップ搭載面４１ａを覆って１層のＣｕ箔４が設けられている。このような構造からなるフレキシブル基材４１は、両面銅貼テープとも称される第１実施形態のフレキシブル基材２に対して、片面銅貼テープとも称される。Ｃｕ箔４は、第１の配線（チップ接続配線）５およびチップマウントアイランド８となる。

次に、図８（ｂ）に示すように、フレキシブル基材４１の基材本体４２に、第２の配線４３を設けるための第２の配線用凹部（穴、孔）４４を少なくとも１個形成する。本実施形態においては、第２の配線４３をフレキシブル基材４１に複数本設けるので、第２の配線用凹部４４をフレキシブル基材４１に複数個形成する。各凹部４４は、第２の配線４３が予め定められている所定のパターンで設けられるように、その所定のパターンに沿って形成される。また、全ての第２の配線４３は、基材本体４２のＣｕ箔４が設けられていない側の主面の表面に露出されて設けられる。すなわち、全ての第２の配線４３は、フレキシブル基材４１の半導体チップ１が搭載されない側の主面であるチップ非搭載面４１ｂの表面に露出されて設けられる。また、各第２の配線４３のうちの少なくとも一本は、Ｃｕ箔４のうちチップ接続配線５となる部分に電気的に接続されて設けられる。すなわち、各第２の配線４３のうち少なくともチップ接続配線５となるＣｕ箔４に電気的に接続される第２の配線４３は、基材本体４２をその厚さ方向に沿って貫通して設けられる。したがって、各凹部４４のうち少なくともチップ接続配線５となるＣｕ箔４に電気的に接続される第２の配線４３が設けられる凹部４４は、基材本体４２をその厚さ方向に沿って貫通する貫通孔（スルーホール、ヴィアホール）として形成される。

なお、チップ接続配線５（半導体チップ１）とは断線される第２の配線４３が設けられる各凹部４４も、基材本体４２をその厚さ方向に沿って一括して貫通するスルーホール（ヴィアホール）として形成して構わないのはもちろんである。本実施形態においては、図８（ｂ）に示すように、Ｃｕ箔４に接触して設けられる第２の配線４３が設けられる第２の配線用凹部４４を、全てスルーホールとして形成する。このように、全ての第２の配線用凹部４４をスルーホールとして形成することにより、半導体チップ１と各第２の配線４３との接続状態に拘らず、第２の配線用凹部４４を形成する工程を簡略化（単一化）することができる。ひいては、本実施形態の半導体装置５２の製造効率を高めることができる。以下の説明において、第２の配線４３がＣｕ箔４に接触して設けられる箇所を、第１の配線接続部（第１の外部端子部）４５と称することとする。

第１の配線接続部４５に形成される各スルーホール４４は、Ｃｕ箔４が露出するまでチップ非搭載面４１ｂ側から基材本体４２にその厚さ方向に沿って孔を開けることにより形成される。この掘削作業は、例えば図示しない炭酸ガスレーザー光線やＵＶレーザー光線等を用いて行われる。この後、例えば炭化物等の各スルーホール４４内の残渣を、過マンガン酸カリウム溶液等を用いて除去（デスミア）する。

次に、図８（ｃ）に示すように、各第１の配線接続部４５にそれぞれ１本ずつ第２の配線４３を設ける。具体的には、先ず、各第１の配線接続部４５に形成された各スルーホール４４の内側に所定のめっき処理を施す。続けて、めっき処理が施された各スルーホール４４の内部に第２の配線となる導電体（金属）４３を充填して各スルーホール４４を埋め込む。この後、基材本体４２のチップ非搭載面４１ｂにＣＭＰ処理等を施すことにより、各第１の配線接続部４５にそれぞれ１本ずつ第２の配線４３を埋め込み形成する。なお、第２の配線となる導電体４３としては、例えばＳｎ、Ｃｕ、Ｓｎ−Ａｇ合金、あるいはＰｂＳｎ等が用いられる。これにより、半導体チップ１は、各第２の配線４３およびＣｕ箔４（各チップ接続配線５）等を介して、図示しない外部の装置等に電気的に接続される。ただし、第１実施形態と同様に、全ての第２の配線４３が半導体チップ１に電気的に接続されて形成される必要はない。各第２の配線４３のうちの幾つかは、半導体チップ１とは電気的に非接続に形成されても構わない。半導体チップ１と断線された各第２の配線４３は、ダミー配線や中継配線として形成されても構わない。

次に、図８（ｄ）に示すように、前述した第１実施形態と同様に、Ｃｕ箔４にエッチング処理等を施して、フレキシブル基材４１のチップ搭載面４１ａ上に少なくとも１本のチップ接続配線を含む複数本の第１の配線５およびチップマウントアイランド８を形成する。なお、このエッチング処理を行う際には、フレキシブル基材４１のチップ非搭載面４１ｂ側に露出されている各第２の配線４３の表面を図示しないマスクで全面的に覆っておく。

次に、図９（ａ）に示すように、第１実施形態と同様の工程により、各チップ接続配線５のパッド接続部５ａの表面上にＮｉ／Ａｕめっき部７を設ける。

次に、図９（ｂ）に示すように、第１実施形態と同様の工程により、１個の半導体チップ１をチップマウントアイランド８上に取り付ける。

次に、図９（ｃ）に示すように、第１実施形態と同様に、ワイヤボンディング法により、半導体チップ１を、各パッド接続部５ａ上に設けられたＮｉ／Ａｕめっき部７を介して各チップ接続配線５に電気的に接続する。

次に、図１０（ａ）に示すように、第１実施形態と同様に、トランスファモールド法により、半導体素子１、各チップ接続配線５（各パッド接続部５ａ）、各Ｎｉ／Ａｕめっき部７、チップマウントアイランド８、および各Ａｕボンディングワイヤ９等を覆って、フレキシブル基材４１のチップ搭載面４１ａ上に封止樹脂１０を設ける。これまでの工程により、半導体素子１、フレキシブル基材４１、および封止樹脂１０等からなる樹脂封止パッケージ（モールド封止パッケージ）４６が作成される。この樹脂封止パッケージ４６は、本実施形態の半導体装置５２の主要な構成部分となる。封止樹脂１０の表面上には、少なくとも１本の第３の配線４７が設けられる。

次に、図１０（ｂ）に示すように、第４の配線４８を設けるための第４の配線用凹部（穴、孔）４９を樹脂封止パッケージ４６に少なくとも１個設ける。本実施形態においては、第４の配線４８を樹脂封止パッケージ４６に複数本設けるので、第４の配線用凹部４９を樹脂封止パッケージ４６に複数個形成する。また、本実施形態においては、各第４の配線４８のうち少なくとも半導体チップ１（チップ接続配線５）に電気的に接続される第４の配線４８を、樹脂封止パッケージ４６の厚さ方向に沿って第１の配線５および第３の配線４７に一括して電気的に接続して設ける。このため、半導体チップ１に電気的に接続される第４の配線４８が設けられる各凹部４９は、少なくとも封止樹脂１０をその厚さ方向に沿って貫通して、各チップ接続配線５のパッド接続部５ａ上に設けられたＮｉ／Ａｕめっき部７の表面を露出できる位置に形成される。ただし、前述した第１実施形態と異なり、本実施形態においては、半導体チップ１に電気的に接続される第４の配線４８が設けられる各凹部４９を、樹脂封止パッケージ４６を貫通しない非貫通孔（非貫通ヴィアホール）として形成する。すなわち、半導体チップ１に電気的に接続される第４の配線４８が設けられる各凹部４９は、フレキシブル基材４１および各第２の配線４３を貫通すること無く、封止樹脂１０をその厚さ方向に沿って貫通して形成される。

なお、半導体チップ１に電気的に接続される第４の配線４８が設けられる各凹部４９は、各チップ接続配線５のパッド接続部５ａおよびそれらの表面上に設けられた各Ｎｉ／Ａｕめっき部７を貫通してもよいし、貫通しなくてもよい。半導体チップ１に電気的に接続される第４の配線４８が設けられる各凹部４９は、その内部に設けられる第４の配線４８が、少なくとも各Ｎｉ／Ａｕめっき部７に電気的に接触できる深さに形成されればよい。本実施形態においては、半導体チップ１に電気的に接続される第４の配線４８が設けられる各凹部４９を、封止樹脂１０のみをその厚さ方向に沿って貫通して、各チップ接続配線５のパッド接続部５ａ上に設けられたＮｉ／Ａｕめっき部７の表面を露出する深さに形成する。

また、図示は省略するが、本実施形態においては、各チップ接続配線５（半導体チップ１）とは断線される第４の配線４８が設けられる各凹部も非貫通ヴィアホールとして形成する。全ての第４の配線用凹部４９を非貫通ヴィアホールとして形成することにより、半導体チップ１と各第４の配線４８との接続状態に拘らず、第４の配線用凹部４９を形成する工程を簡略化（単一化）することができる。ひいては、半導体装置５２の製造効率を高めることができる。以下の説明において、半導体チップ１に電気的に接続される第４の配線４８が、各チップ接続配線５および各第３の配線４７に一括して電気的に接続されて設けられる箇所を、第２の配線接続部（第２の外部端子部、表層接続端子部）５０と称することとする。

第２の配線接続部５０に形成される各非貫通ヴィアホール４９は、例えばレーザー光線を用いて、Ｎｉ／Ａｕめっき部７の表面が露出するまで封止樹脂１０にその表面側から厚さ方向に沿って孔を開けることにより形成される。この際、第２の配線接続部５０に形成される第４の配線用凹部４９がフレキシブル基材４１や各第２の配線４３を貫通しない非貫通ヴィアホールとして形成されるように、エッチングされて形成された表層接続端子部５０の各チップ接続配線５を、ブラインドＣｕマスクとして機能させる。

次に、図１０（ｃ）に示すように、第１実施形態と同様の工程により、第３の配線４７および第４の配線４８となる１層のＣｕ層５１を、封止樹脂１０の表面上および各非貫通ヴィアホール４９の内側に一体に、かつ、一括して設ける。すなわち、無電解めっき法および電解めっき法を連続して行うことにより、厚さが約０．０１μｍ〜１μｍ程度の無電解Ｃｕ層および厚さが約１μｍ〜３０μｍ程度の電解Ｃｕ層が一体化されてなる１層のＣｕ層５１を、封止樹脂１０の表面上および各非貫通ヴィアホール４９の内側に一体に、かつ、一括して設ける。各非貫通ヴィアホール４９の内側に設けられたＣｕ層５１は、そのまま第４の配線としての非貫通ヴィアプラグ４８として用いられる。

なお、本実施形態においては、電解Ｃｕ層の厚さは、各非貫通ヴィアホール４９を塞がないように、各非貫通ヴィアホール４９の直径の大きさに応じて適宜、適正な大きさに設定される。また、この一連のめっき工程においては、フレキシブル基材４１のチップ非搭載面４１ｂ側に露出されて基材本体４２内に設けられた各第２の配線４３の表面は、前述した各チップ接続配線５を形成する際に設けられたマスクで全面的に覆われたままであるとする。このマスクは、この一連のめっき工程が終了した後、所定の段階で各第２の配線４３の表面から剥離されればよい。

前述したように、表層接続端子部５０に形成された各非貫通ヴィアプラグ４８（Ｃｕ層５１）は、封止樹脂１０の表面上に設けられた第３の配線４７となるＣｕ層５１と一体化されている。それとともに、表層接続端子部５０に形成された各非貫通ヴィアプラグ４８は、フレキシブル基材４１のチップ搭載面４１ａ上に形成されている各チップ接続配線（第１の配線）５に、各Ｎｉ／Ａｕめっき部７を介して電気的に接続されている。これにより、樹脂封止パッケージ１１内の半導体チップ１は、図２（ｂ）に示すように、内部配線としての各非貫通ヴィアプラグ４８および各チップ接続配線５等を介して、外部配線としての第２および第３の各配線４３，４７に電気的に接続される。ただし、第１実施形態と同様に、全ての非貫通ヴィアプラグ４８が半導体チップ１に電気的に接続されて形成される必要はない。各非貫通ヴィアプラグ４８のうちの幾つかは、半導体チップ１とは電気的に非接続に形成されても構わない。半導体チップ１と断線された各非貫通ヴィアプラグ４８は、ダミープラグや中継プラグとして形成されても構わない。

次に、図１１（ａ）に示すように、第１実施形態と同様の工程により、封止樹脂１０の表面上に、１層のＣｕ層５１からなる複数本の第３の配線４７を形成する。各第３の配線４７のうちの幾つかは、各非貫通ヴィアプラグ（第４の配線）４８および各チップ接続配線（第１の配線）５を介して半導体チップ１に電気的に接続されている。ただし、第１実施形態と同様に、全ての第３の配線４７が半導体チップ１に電気的に接続されて形成される必要はない。各第３の配線４７のうちの幾つかは、半導体チップ１とは電気的に非接続に形成されても構わない。半導体チップ１と断線された各第３の配線４７は、ダミー配線や中継配線として形成されても構わない。また、前述した第１実施形態と同様に、本実施形態においても、樹脂封止パッケージ４６の第３の配線４７が形成されている側（封止樹脂１０側）の主面をパッケージ搭載面４６ａとするとともに、樹脂封止パッケージ４６の第２の配線４３が形成されている側（フレキシブル基材４１側）の主面を基板実装面４６ｂとする。

次に、図１１（ｂ）に示すように、第１実施形態と同様の工程により、複数本の第３の配線４７が形成された封止樹脂１０の表面上に、予め定められた所定のパターンでソルダーレジスト１７を塗工する。

この後、図示は省略するが、第１実施形態と同様の工程により、パッケージ搭載用端子となる各第３の配線４７に、必要に応じてＮｉ／Ａｕめっき処理や防錆処理等の所定の表面処理を施す。続けて、樹脂封止パッケージ４６のパッケージ搭載面４６ａ上にクリーム半田を設ける。それとともに、樹脂封止パッケージ４６の基板実装面４６ｂ上に、必要に応じて複数個の半田ボールを各第２の配線４３に接触（接合）させて搭載する。続けて、クリーム半田が設けられた樹脂封止パッケージ４６にリフローを実施して、ソルダーレジスト１７から露出している各第３の配線４７の表面を覆って、厚さが約５０μｍ〜０．３ｍｍの半田層を形成する。それとともに、各非貫通ヴィアプラグ４８が形成された各非貫通ヴィアホール４９内を半田層により埋め込む。また、基板実装用端子となる各第２の配線４３に、例えば防錆処理やＮｉ／Ａｕめっき処理等、半田が濡れ易く、かつ、高温テスト時に各第２の配線４３の表面に非溶融酸化膜が形成され難くなる表面処理を必要に応じて施す。

続けて、これまでの工程により一括して作製された樹脂封止パッケージ４６の集合体を、ダイシング等によりテープ状態から個々のパッケージごとに切断して個片化する。この後、各樹脂封止パッケージ４６ごとに各種テストを実施する。そして、これらのテストに合格した樹脂封止パッケージ４６を良品とする。これにより、図１１（ｂ）に示す樹脂封止パッケージ４６を主要な構成部分とする、本実施形態に係る所望の半導体装置５２を得る。

すなわち、樹脂封止パッケージ４６のパッケージ搭載面４６ａ上にパッケージ搭載用端子（パッケージ搭載用配線）としてのＣｕ配線（第３の配線）４７を複数本備えるとともに、樹脂封止パッケージ４６の基板実装面４６ｂ側に、一端がチップ搭載基材４１の基材本体４２を貫通してチップ搭載基材４１のチップ搭載面４１ａ上に設けられた複数本のＣｕチップ接続配線（第１の配線）５に電気的に接続されているとともに、他端がチップ搭載基材４１のチップ非搭載面４１ｂ側に露出された基板実装用端子としてのＣｕ配線（第２の配線）４３を複数本備えており、かつ、各Ｃｕチップ接続配線５にワイヤボンディング接続されてチップ搭載基材４１に搭載された１個の半導体チップ１が、封止樹脂１０をその厚さ方向に沿って貫通して設けられた複数本の非貫通ヴィアプラグ（第４の配線）４８および各Ｃｕチップ接続配線５を介して、各Ｃｕ配線４３および各Ｃｕ配線４７に電気的に接続されている樹脂封止パッケージ４６からなる半導体装置５２を得る。

この後、半導体装置５２のパッケージ搭載面４６ａ上には、必要に応じて図示しない受動部品等の所定の外部装置が搭載される。それとともに、半導体装置５２の基板実装面４６ｂ上には、必要に応じて図示しない実装基板が実装される。あるいは、半導体装置５２を必要に応じて複数個積層して、マルチチップパッケージとして用いる。

以上説明したように、この第４実施形態によれば、前述した第１および第３の各実施形態で用いた両面銅貼テープ２の代わりに片面銅貼テープ４１を用いても、第１および第３の各実施形態と同様の効果を得ることができる。また、Ｃｕからなる各第２の配線４３は、フレキシブル基材４１の基材本体４２の内部に埋め込み形成されているので酸化され難い。すなわち、各第２の配線４３はそれらの品質が劣化し難く形成されており、耐久性および信頼性等が向上されている。ひいては、そのような各第２の配線４３を備える本実施形態の半導体装置５２は、その品質、信頼性、耐久性、および歩留まり等が向上されている。このように、本実施形態によれば、汎用性、品質、信頼性、耐久性、および歩留まり等が高い半導体装置５２を効率良く低コストで、かつ、容易に製造することができる。

（第５の実施の形態）
次に、本発明に係る第５実施形態を図１２〜図１４を参照しつつ説明する。図１２〜図１４は、それぞれ本実施形態に係る半導体装置の製造方法を示す工程断面図である。なお、第１実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。

本実施形態においては、具体的には前述した第３実施形態と第４実施形態とを組み合わせてなる半導体装置およびその製造方法について説明する。以下、詳しく説明する。

先ず、図１２（ａ）に示すように、チップ搭載基材として、前述した第４実施形態で用いた１枚のフレキシブル基材（片面銅貼テープ）４１を用意する。このフレキシブル基材４１のチップ搭載面４１ａ上には、第３実施形態と同様の工程により、少なくとも１本のチップ接続配線を含む複数本の第１の配線５が設けられている。これら各第１の配線５の中には、少なくとも１個の半導体チップ１がフリップチップ接続法により電気的に接続されて搭載されるチップマウントアイランド８も含まれる。また、チップマウントアイランド８のパッド接続部５ａの表面上には、第３実施形態と同様の工程により、半導体チップ１の各接続用パッド部の配置に応じて複数個のＮｉ／Ａｕめっきバンプ３１が設けられている。それとともに、フレキシブル基材４１の各第１の配線接続部４５には、第４実施形態と同様の工程により、一端がチップ搭載基材４１の基材本体４２を貫通してチップ搭載面４１ａ上の各チップ接続配線（第１の配線）５に電気的に接続されているとともに、他端がフレキシブル基材４１のチップ非搭載面４１ｂ側に露出された第２の配線４３が複数本設けられている。

次に、図１２（ｂ）に示すように、第３実施形態と同様の工程により、１個の半導体チップ１を各Ｎｉ／Ａｕめっきバンプ３１を介してチップマウントアイランド８にフリップチップ接続する。それとともに、半導体チップ１を接着剤３２によりチップマウントアイランド８に接着する。これにより、半導体チップ１は、少なくとも１本のチップ接続配線５に電気的に接続されてフレキシブル基材４１のチップ搭載面４１ａ上に搭載される。

次に、図１２（ｃ）に示すように、第３実施形態と同様に、トランスファモールド法により、半導体チップ１、各チップ接続配線５、チップマウントアイランド８（各パッド接続部５ａ）、各Ｎｉ／Ａｕめっきバンプ３１、および接着剤３２等を覆って、フレキシブル基材４１のチップ搭載面４１ａ上に封止樹脂１０を設ける。これまでの工程により、半導体チップ１、フレキシブル基材４１、および封止樹脂１０等からなる樹脂封止パッケージ６１が作成される。この樹脂封止パッケージ６１は、本実施形態の半導体装置６４の主要な構成部分となる。

次に、図１３（ａ）に示すように、第４実施形態と同様の工程により、樹脂封止パッケージ６１の各第２の配線接続部５０に、封止樹脂１０のみをその厚さ方向に沿って貫通して複数個の非貫通ヴィアホール４９を設ける。

次に、図１３（ｂ）に示すように、第４実施形態と同様に、無電解めっき法および電解めっき法を連続して行うことにより、厚さが約０．０１μｍ〜１μｍ程度の無電解Ｃｕ層および厚さが約１μｍ〜３０μｍ程度の電解Ｃｕ層が一体化されてなる１層のＣｕ層５１を、封止樹脂１０の表面上および各非貫通ヴィアホール４９の内側に一体に、かつ、一括して設ける。封止樹脂１０の表面上に設けられたＣｕ層５１は、後の工程において複数本の第３の配線４７に加工形成される。また、各非貫通ヴィアホール４９の内側に設けられたＣｕ層５１は、そのまま複数本の第４の配線としての複数本の非貫通ヴィアプラグ４８となる。

次に、図１３（ｃ）に示すように、第４実施形態と同様の工程により、封止樹脂１０の表面上に、１層のＣｕ層５１からなる複数本の第３の配線４７を形成する。各第３の配線４７のうちの幾つかは、各非貫通ヴィアプラグ４８および各チップ接続配線５を介して半導体チップ１に電気的に接続されている。

前述した第１、第３、および第４の各実施形態と同様に、本実施形態においても、樹脂封止パッケージ６１の第３の配線４７が形成されている側（封止樹脂１０側）の主面をパッケージ搭載面６１ａとするとともに、樹脂封止パッケージ６１の第２の配線４３が形成されている側（フレキシブル基材４１側）の主面を基板実装面６１ｂとする。

次に、図１３（ｄ）に示すように、第１、第３、および第４の各実施形態と同様の工程により、複数本の第３の配線４７が形成された封止樹脂１０の表面上に、予め定められた所定のパターンでソルダーレジスト１７を塗工する。続けて、図示は省略するが、第１実施形態と同様の工程により、パッケージ搭載用端子となる各第３の配線１３に、必要に応じてＮｉ／Ａｕめっき処理や防錆処理等の所定の表面処理を施す。

次に、図１４（ａ）に示すように、樹脂封止パッケージ６１のパッケージ搭載面６１ａ上に、各第３の配線４７および各非貫通ヴィアプラグ４８に外部部品等を電気的に接続するための接続用導電部材６２を１個ずつ設ける。本実施形態においては、具体的には、ソルダーレジスト１７から露出している各第３の配線４７の表面上に半田ボール６２を１個ずつ設ける。それとともに、非貫通ヴィアプラグ４８が１本ずつ設けられた各非貫通ヴィアホール４９の開口部に半田ボール６２を１個ずつ設ける。

次に、図１４（ｂ）に示すように、樹脂封止パッケージ６１のパッケージ搭載面６１ａ上に、半田層６３を形成する。具体的には、第１実施形態と同様に、樹脂封止パッケージ６１のパッケージ搭載面６１ａ上に設けられた各半田ボール６２にリフローを実施することにより、ソルダーレジスト１７から露出している各第３の配線４７の表面を覆って半田層６３を形成する。それとともに、非貫通ヴィアプラグ４８が１本ずつ設けられた各非貫通ヴィアホール４９内を半田層１９により埋め込む。この後、図示は省略するが、第１実施形態と同様の工程により、基板実装用端子となる各第２の配線４３に、例えば防錆処理やＮｉ／Ａｕめっき処理等、半田が濡れ易く、かつ、高温テスト時に各第２の配線４３の表面に非溶融酸化膜が形成され難くなる表面処理を必要に応じて施す。

続けて、これまでの工程により一括して作製された樹脂封止パッケージ６１の集合体を、ダイシング等によりテープ状態から個々のパッケージごとに切断して個片化する。この後、各樹脂封止パッケージ６１ごとに各種テストを実施する。そして、これらのテストに合格した樹脂封止パッケージ６１を良品とする。これにより、図１４（ｂ）に示す樹脂封止パッケージ６１を主要な構成部分とする、本実施形態に係る所望の半導体装置６４を得る。

すなわち、樹脂封止パッケージ６１のパッケージ搭載面６１ａ上にパッケージ搭載用端子（パッケージ搭載用配線）としてのＣｕ配線（第３の配線）４７を複数本備えるとともに、樹脂封止パッケージ６１の基板実装面６１ｂ側に、一端がチップ搭載基材４１の基材本体４２を貫通してチップ搭載基材４１のチップ搭載面４１ａ上に設けられた複数本のＣｕチップ接続配線（第１の配線）５に電気的に接続されているとともに、他端がチップ搭載基材４１のチップ非搭載面４１ｂ側に露出された基板実装用端子としてのＣｕ配線（第２の配線）４３を複数本備えており、かつ、各Ｃｕチップ接続配線５にフリップチップ接続されてチップ搭載基材４１に搭載された１個の半導体チップ１が、封止樹脂１０をその厚さ方向に沿って貫通して設けられた複数本の非貫通ヴィアプラグ（第４の配線）４８および各Ｃｕチップ接続配線５を介して、各Ｃｕ配線４３および各Ｃｕ配線４７に電気的に接続されている樹脂封止パッケージ６１からなる半導体装置６４を得る。

この後、半導体装置６４のパッケージ搭載面６１ａ上には、必要に応じて図示しない受動部品等の所定の外部装置が搭載される。それとともに、半導体装置６４の基板実装面６１ｂ上には、必要に応じて図示しない実装基板が実装される。あるいは、半導体装置６４を必要に応じて複数個積層して、マルチチップパッケージとして用いる。なお、半導体装置６４を複数個積層してマルチチップパッケージとして用いる技術については、後述する第６実施形態において詳しく説明する。

以上説明したように、この第５実施形態によれば、前述した第１、第３、および第４の各実施形態と同様の効果を得ることができる。また、本実施形態においては、Ｃｕからなる各第２の配線４３が基材本体４２の内部に埋め込み形成されたフレキシブル基材（片面銅貼テープ）４１に、フリップチップ接続法により半導体チップ１を搭載する。これにより、半導体装置６４の品質、信頼性、耐久性、性能、生産効率、および歩留まり等を向上させつつ、半導体装置６４のコンパクト化および高集積化を図ることができるとともに、その生産コストを抑制することができる。すなわち、本実施形態によれば、汎用性、品質、信頼性、耐久性、性能（機能）、および歩留まり等が高く、かつ、コンパクトな半導体装置６４を効率良く低コストで、かつ、容易に製造することができる。

（第６の実施の形態）
次に、本発明に係る第６実施形態を図１５および図１６を参照しつつ説明する。図１５および図１６は、それぞれ本実施形態に係る半導体装置の製造方法を示す工程断面図である。なお、第１実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。

本実施形態においては、前述した第５実施形態に係る半導体装置６４を複数個積層してなる半導体装置およびその製造方法について説明する。以下、詳しく説明する。

先ず、図１５に示すように、４個の第５実施形態の半導体装置６４を積層して配置する。この際、下側の半導体装置６４のパッケージ搭載面６１ａ上の各半田層６３と、上側の半導体装置６４の基板実装面６１ｂ上の各下部接続端子（下部接続配線、各第２の配線）４３とを接触させて、各半導体装置６４を配置する。

次に、図１６に示すように、積層された４個の半導体装置６４に対してリフローを実施する。これにより、隣接する半導体装置６４同士が電気的に接続されるとともに、互いに接合される。

この後、図示は省略するが、接合された４個の半導体装置６４からなる積層体に、これが実際に製品として使用できるか否かを検査するための各種テストを、低温あるいは高温等の様々な環境下で実施する。そして、これらのテストに合格した積層体を良品とする。これにより、図１６に示すように、本実施形態に係る所望の半導体装置７１を得る。すなわち、シングルチップパッケージ（シングルチップモジュール）としての第５実施形態の半導体装置６４を４個積層してなる、チップ積層型のマルチチップパッケージ（マルチチップモジュール）としての半導体装置７１を得る。

この後、最上層のシングルチップパッケージ６４のパッケージ搭載面６１ａ上には、必要に応じて図示しない受動部品等の所定の外部装置が搭載される。それとともに、最下層のシングルチップパッケージ６４の基板実装面６１ｂ上には、必要に応じて図示しない実装基板が実装される。

以上説明したように、この第６実施形態によれば、前述した第２実施形態と同様の効果を得ることができる。また、本実施形態のチップ積層型のマルチチップパッケージ７１においては、第５実施形態の半導体装置６４をシングルチップパッケージとして用いて積層する。これにより、マルチチップパッケージ７１の品質、信頼性、耐久性、性能、生産効率、および歩留まり等をより向上させつつ、よりコンパクト化、かつ、より高集積化できるとともに、その生産コストをより抑制することができる。すなわち、本実施形態によれば、汎用性、品質、信頼性、耐久性、性能（機能）、および歩留まり等がより高く、かつ、よりコンパクトなチップ積層型のマルチチップパッケージ７１をより効率良く、より低コストで、かつ、より容易に製造することができる。

（第７の実施の形態）
次に、本発明に係る第７実施形態を図１７を参照しつつ説明する。図１７は、本実施形態に係る半導体装置を示す断面図である。なお、第１実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。

本実施形態においては、１個の半導体装置の中に複数個の半導体素子を積層してなる半導体装置およびその製造方法について説明する。以下、詳しく説明する。

先ず、図１７（ａ）には、前述した第１実施形態に係る樹脂封止パッケージ１１（半導体装置２０）と同様に、両面銅貼テープからなるフレキシブル基材２のチップ搭載面２ａ上に半導体チップ１をワイヤボンディング接続して搭載した樹脂封止パッケージ８１を示す。フレキシブル基材２には、第１の配線（チップ接続配線）５が複数本形成されている。ただし、第１実施形態と異なり、フレキシブル基材２のチップ搭載面２ａ上には、３個の半導体チップ１が積層されて搭載されている。各半導体チップ１は、それぞれＡｕボンディングワイヤ９により各チップ接続配線５に電気的に接続されている。また、封止樹脂１０の表面上には、第３の配線となるＣｕ箔８２が設けられている。

図示は省略するが、このような構成からなる樹脂封止パッケージ８１に、第２〜第４の各配線をそれぞれ複数本ずつ形成する。第２〜第４の各配線のうち第２および第３の各配線は、第１実施形態と同様の工程により形成すればよい。すなわち、各第２の配線は、フレキシブル基材２のチップ非搭載面２ｂ上に設けられているＣｕ箔４を所定のパターンにエッチングして形成すればよい。同様に、各第３の配線は、封止樹脂１０の表面上に設けられているＣｕ箔８２を所定のパターンにエッチングして形成すればよい。ただし、各第４の配線（スループラグ）は、第１実施形態と異なり、各第３の配線とは別体に、かつ、別工程で形成する。

具体的には、先ず、ドリル等を用いて、Ｃｕ箔８２（各第３の配線）、封止樹脂１０、各Ｎｉ／Ａｕめっき部７、各チップ接続配線（第１の配線）、フレキシブル基材２、およびＣｕ箔４（各第２の配線）を樹脂封止パッケージ８１の厚さ方向に沿って一括して貫通して複数個のスルーホールを形成する。この後、例えばめっき法により、各スルーホールの内壁面を覆ってＣｕ層を設ける。これにより、各チップ接続配線（第１の配線）、各第２の配線、および各第３の配線を樹脂封止パッケージ８１の厚さ方向に沿って一括して電気的に接続するスループラグを、樹脂封止パッケージ８１に複数本形成する。

なお、このような配線形成工程によれば、各第２の配線、各第３の配線、および各スループラグを形成する順番は適宜、適正な順番に設定することができる。例えば、各第２の配線、各第３の配線、そして各スループラグの順番に形成しても構わない。また、各第３の配線、各第２の配線、そして各スループラグの順番に形成しても構わない。また、各スループラグ、各第２の配線、そして各第３の配線の順番に形成しても構わない。また、各スループラグ、各第３の配線、そして各第２の配線の順番に形成しても構わない。あるいは、各第２の配線および各第３の配線を一括して形成した後、各スループラグを形成しても構わない。さらには、各スループラグを形成した後、各第２の配線および各第３の配線を一括して形成しても構わない。

樹脂封止パッケージ８１に第２〜第４の各配線を形成した後、各第２の配線が形成されたフレキシブル基材２のチップ非搭載面２ｂ上および各第３の配線が形成された封止樹脂１０の表面上に、それぞれ予め定められた所定のパターンでソルダーレジストを塗工する。続けて、各第２の配線および各第３の配線のうちパッケージ搭載用端子となる各配線に、必要に応じてＮｉ／Ａｕめっき処理や防錆処理等の所定の表面処理を施す。続けて、樹脂封止パッケージ８１のパッケージ搭載面８１ａ上にクリーム半田を設ける。それとともに、樹脂封止パッケージ８１の基板実装面８１ｂ上に、必要に応じて複数個の半田ボールを各第２の配線に接触（接合）させて搭載する。

続けて、クリーム半田が設けられた樹脂封止パッケージ８１にリフローを実施して、ソルダーレジストから露出している各第３の配線の表面を覆って半田層を形成する。それとともに、各スループラグ（第４の配線）が形成された各スルーホール内を半田層により埋め込む。また、基板実装用端子となる各第２の配線に、例えば防錆処理やＮｉ／Ａｕめっき処理等、半田が濡れ易く、かつ、高温テスト時に各第２の配線の表面に非溶融酸化膜が形成され難くなる表面処理を必要に応じて施す。

続けて、これまでの工程により一括して作製された樹脂封止パッケージ８１の集合体を、ダイシング等によりテープ状態から個々のパッケージごとに切断して個片化する。この後、各樹脂封止パッケージ８１ごとに各種テストを実施する。そして、これらのテストに合格した樹脂封止パッケージ８１を良品とする。これにより、図１７（ａ）に示す樹脂封止パッケージ８１を主要な構成部分とする、本実施形態に係る所望の半導体装置８３を得る。すなわち、第１実施形態の樹脂封止パッケージ１１と略同様の構成からなる樹脂封止パッケージ８１内に、ワイヤボンディング法により３個の半導体チップ１が積層されて搭載されている半導体装置８３を得る。

この後、半導体装置８３のパッケージ搭載面８１ａ上には、必要に応じて図示しない受動部品等の所定の外部装置が搭載される。それとともに、半導体装置８３の基板実装面７８ｂ上には、必要に応じて図示しない実装基板が実装される。あるいは、半導体装置８３を必要に応じて複数個積層して、マルチチップパッケージとして用いる。

次に、図１７（ｂ）には、前述した第４実施形態に係る樹脂封止パッケージ４６（半導体装置５２）と同様に、片面銅貼テープからなるフレキシブル基材４１のチップ搭載面４１ａ上に半導体チップ１をフリップチップ接続して搭載した樹脂封止パッケージ８４を示す。フレキシブル基材４１には、第１の配線（チップ接続配線）５および第２の配線４３がそれぞれ複数本ずつ形成されている。ただし、第４実施形態と異なり、フレキシブル基材４１のチップ搭載面４１ａ上には、３個の半導体チップ１が積層されて搭載されている。各半導体チップ１は、それぞれＡｕボンディングワイヤ９により各チップ接続配線５に電気的に接続されている。また、封止樹脂１０の表面上には、第３の配線となるＣｕ箔８２が設けられている。

図示は省略するが、このような構成からなる樹脂封止パッケージ８４に、第３および第４の各配線をそれぞれ複数本ずつ形成する。各第３の配線は、第４実施形態と同様に、封止樹脂１０の表面上に設けられているＣｕ箔８２を所定のパターンにエッチングして形成すればよい。ただし、各第４の配線（非貫通ヴィアプラグ）は、第４実施形態と異なり、各第３の配線とは別体に、かつ、別工程で形成する。

具体的には、先ず、所定のレーザー光線等を用いて、Ｃｕ箔８２（各第３の配線）および封止樹脂１０のみを樹脂封止パッケージ８４の厚さ方向に沿って一括して貫通して複数個の非貫通ヴィアホールを形成する。この後、例えばめっき法により、各非貫通ヴィアホールの内側にＣｕ層を設ける。これにより、各第３の配線および各第２の配線に電気的に接続されている各チップ接続配線（第１の配線）を、樹脂封止パッケージ８４の厚さ方向に沿って一括して電気的に接続する非貫通ヴィアプラグを、樹脂封止パッケージ８４に複数本形成する。

なお、このような配線形成工程によれば、各第３の配線および各非貫通ヴィアプラグを形成する順番は適宜、適正な順番に設定することができる。例えば、各第３の配線、そして各非貫通ヴィアプラグの順番に形成しても構わない。あるいは、各非貫通ヴィアプラグ、そして各第３の配線の順番に形成しても構わない。

樹脂封止パッケージ８４に第３および第４の各配線を形成した後、各第２の配線４３が形成されたフレキシブル基材４１のチップ非搭載面４１ｂ上および各第３の配線が形成された封止樹脂１０の表面上に、それぞれ予め定められた所定のパターンでソルダーレジストを塗工する。続けて、各第２の配線および各第３の配線のうちパッケージ搭載用端子となる各配線に、必要に応じてＮｉ／Ａｕめっき処理や防錆処理等の所定の表面処理を施す。続けて、樹脂封止パッケージ８４のパッケージ搭載面８４ａ上にクリーム半田を設ける。それとともに、樹脂封止パッケージ８４の基板実装面８４ｂ上に、必要に応じて複数個の半田ボールを各第２の配線４３に接触（接合）させて搭載する。

続けて、クリーム半田が設けられた樹脂封止パッケージ８４にリフローを実施して、ソルダーレジストから露出している各第３の配線の表面を覆って半田層を形成する。それとともに、各非貫通ヴィアプラグ（第４の配線）が形成された各非貫通ヴィアホール内を半田層により埋め込む。また、基板実装用端子となる各第２の配線４３に、例えば防錆処理やＮｉ／Ａｕめっき処理等、半田が濡れ易く、かつ、高温テスト時に各第２の配線４３の表面に非溶融酸化膜が形成され難くなる表面処理を必要に応じて施す。

続けて、これまでの工程により一括して作製された樹脂封止パッケージ８４の集合体を、ダイシング等によりテープ状態から個々のパッケージごとに切断して個片化する。この後、各樹脂封止パッケージ８４ごとに各種テストを実施する。そして、これらのテストに合格した樹脂封止パッケージ８４を良品とする。これにより、図１７（ｂ）に示す樹脂封止パッケージ８４を主要な構成部分とする、本実施形態に係る他の所望の半導体装置８５を得る。すなわち、第４実施形態の樹脂封止パッケージ４６と略同様の構成からなる樹脂封止パッケージ８４内に、ワイヤボンディング法により３個の半導体チップ１が積層されて搭載されている半導体装置８５を得る。

この後、半導体装置８５のパッケージ搭載面８４ａ上には、必要に応じて図示しない受動部品等の所定の外部装置が搭載される。それとともに、半導体装置８５の基板実装面８４ｂ上には、必要に応じて図示しない実装基板が実装される。あるいは、半導体装置８５を必要に応じて複数個積層して、マルチチップパッケージとして用いる。

以上説明したように、この第７実施形態によれば、前述した第１および第３〜第５の各実施形態と同様の効果を得ることができる。また、本実施形態の各半導体装置８３，８５は、それらの中に複数個の半導体チップ１が積層されて備えられている。すなわち、本実施形態の各半導体装置８３，８５は、それぞれが１個でチップ積層型のマルチチップパッケージとして構成されている。したがって、各半導体装置８３，８５は、第１および第３〜第５の各実施形態の各半導体装置２０，３４，５２，６４に比べて、さらに高集積化および高機能化（多機能化）が図られている。また、半導体チップ１の積層数が同じであれば、第１および第５の各実施形態の半導体装置２０，６４を複数個積層してなる第２および第６の各実施形態の半導体装置（マルチチップパッケージ）２１，７１に比べて、極めてコンパクトに作製することができる。

（第８の実施の形態）
次に、本発明に係る第８実施形態を図１８〜図２０を参照しつつ説明する。図１８は、本実施形態に係る半導体装置が備える第３の配線となる導電体を示す斜視図および平面図である。図１９および図２０は、本実施形態に係る半導体装置の製造方法を示す工程断面図である。なお、第１実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。

本実施形態においては、封止樹脂と第３の配線（上部配線、パッケージ搭載用配線）とを一括して設けてなる半導体装置およびその製造方法について説明する。以下、詳しく説明する。

先ず、本発明を説明するのに先立って、本実施形態に対する比較例としての背景技術について図２５〜図２７を参照しつつ説明する。

図２５に示す半導体装置（半導体パッケージ）３０１は、例えば次に述べる方法により製造される。先ず、半導体チップ３０２をダイパッド３０３にダイアタッチする。続けて、半導体チップ３０２が有する図示しない複数個の接続パッド（電極）を、複数本のボンディングワイヤ３０４を介して複数本のリードフレーム３０５に電気的に接続する。続けて、半導体チップ３０２、ダイパッド３０３、各ボンディングワイヤ３０４、および各リードフレーム３０５を図示しないモールド金型のキャビティ内に収容する。この後、エポキシとシリカフィラーとの混合樹脂からなる封止樹脂（モールド樹脂）３０６をキャビティ内に流し込み、トランスファ成形（トランスファモールディング）を実行する。この際、各リードフレーム３０５の半導体チップ３０２に接続されていない側の端部がモールド樹脂３０６により覆われない設定とする。これにより、図２５に示すように、各リードフレーム３０５の半導体チップ３０２に接続されていない側の端部がモールド樹脂３０６から露出された半導体パッケージ（樹脂封止パッケージ）３０１を得る。

また、図２６に示す半導体装置（半導体パッケージ）３１１は、例えば次に述べる方法により製造される。先ず、複数個の半導体チップ３０２を１枚のチップ搭載基板３１２上に積層して搭載する。各半導体チップ３０２は、チップ搭載基板３１２または下側の半導体チップ３０２に接着材３１３を用いて接着される。それとともに、各半導体チップ３０２の各接続パッドを、複数本のボンディングワイヤ３０４を介してチップ搭載基板３１２のチップ搭載面３１２ａ上に設けられている複数本のチップ接続配線３１４に電気的に接続する。続けて、各半導体チップ３０２、チップ搭載基板３１２、および各ボンディングワイヤ３０４をモールド金型のキャビティ内に収容する。この後、エポキシとシリカフィラーとの混合樹脂からなるモールド樹脂３０６をキャビティ内に流し込み、トランスファ成形を実行する。この際、モールド樹脂３０６が、各半導体チップ３０２、各ボンディングワイヤ３０４、および各チップ接続配線３１４を覆って、チップ搭載基板３１２のチップ搭載面３１２ａ上にのみ設けられる設定とする。この後、チップ搭載基板３１２のチップ非搭載面３１２ｂ上に、外部端子としての半田ボール（Ball Grid Array：ＢＧＡ）３１５を複数個設ける。これにより、図２６に示すように、各半導体チップ３０２、各ボンディングワイヤ３０４、および各チップ接続配線３１４がモールド樹脂３０６により覆われた、チップ積層型の半導体パッケージ（マルチチップＢＧＡパッケージ）３１１を得る。

また、図２７に示す半導体装置（半導体パッケージ）３２１は、実質的に、前述した図２６に示すチップ積層型の半導体パッケージ３１１において、チップ搭載基板３１２上に半導体チップ３０２を１個だけ搭載したパッケージである。すなわち、図２７に示す半導体パッケージ３２１は、いわゆるシングルチップＢＧＡパッケージである。

以上説明した半導体パッケージの製造方法によれば、各半田ボール３１５や各リードフレーム３０５の端部等、チップ搭載基板３１２やリードフレーム３０５に予め作り込んだＩ／Ｏ端子以外はモールド樹脂３０６により覆われてしまう。すなわち、前述した半導体パッケージの製造方法によれば、各半導体パッケージ３０１，３１１，３２１の上面となるモールド樹脂３０６の表面に、他の装置や部品を電気的に接続するための配線や端子を作ることができない。このため、図示は省略するが、各半導体パッケージ３０１，３１１，３２１を実装基板上に実装すると、各半導体パッケージ３０１，３１１，３２１を実装したエリアには他の半導体パッケージや受動部品等を実装（配置）することができない。したがって、各半導体パッケージ３０１，３１１，３２１を他の半導体パッケージや受動部品等と併せて１枚の実装基板上に混載しようとすると、それらを実装基板の表面に沿った方向でしか配置することができず、半導体パッケージ３０１，３１１，３２１は実装密度を高めることに対する支障となってしまう。

なお、図２５〜図２７に示すような構造からなる半導体装置およびその製造方法に関する技術は、例えば特開平１１−８７５６０号公報、特開平１０−２８４８７３号公報、特開２００１−１８９５１５号公報、特開２００１−２２３２９５号公報、特開２００１−１２７１８６号公報、特開２０００−３１２０７号公報等に開示されている。

本実施形態は、前述した構造からなる樹脂封止パッケージ（モールディングパッケージ）を用いる場合の実装密度の低下を改善するためになされたものであり、その目的とするところは、外部装置等を接続できる配線や端子を封止部材の表面に備えるとともに、容易に、かつ、効率良く製造できる半導体装置を提供することにある。また、そのような半導体装置を容易に、かつ、効率良く製造できる半導体装置の製造方法を提供することにある。

本実施形態においては、前述した第１、第３〜第５、および第７の各実施形態と同様に、基板上に搭載された半導体チップをトランスファモールド法により封止する。ただし、封止を行う際に、モールド金型と半導体チップ（基板）との間に、半導体チップを覆う箱形状に形成された導電体を設置する。そして、この導電体と半導体チップが搭載された基板との間に向けて封止部材を供給する。これにより、半導体チップ等の封止と封止樹脂の表面（モールド封止面）上への導電体の設置とを一括して行う。モールド封止面上に設けられた導電体は、上部配線（上部端子）やパッケージ搭載用配線（パッケージ搭載用端子）となる。以下、本実施形態に係る半導体装置およびその製造方法について、図１８〜図２０を参照しつつ詳しく説明する。

先ず、図１８（ａ），（ｂ）を参照しつつ、封止樹脂１０の表面上に設けられて第３の配線（上部配線、パッケージ搭載用配線）となる導電体９１について説明する。導電体９１には、その厚さが約１〜２０μｍの電解銅からなる銅箔（Ｃｕ箔）を用いることが好ましい。本実施形態で用いるＣｕ箔９１は、図１８（ａ）に示すように、それぞれ四角形状に形成された１つの主面（蓋部、底部）９１ａおよび４つの側面（側壁部）９１ｂからなる。Ｃｕ箔９１は、具体的には、後述するモールディング工程において用いるモールド金型９４のキャビティ部９５の形状に合う箱形状に形成される。また、Ｃｕ箔９１は、封止樹脂１０（半導体チップ１）に対向する側が開口されて、チップ搭載基材２（４１）に搭載された半導体チップ１を覆う箱形状に形成される。

Ｃｕ箔９１の箱形状への成形は、具体的には、図１８（ｂ）に示すような十字形状への切り出しと、および図１８（ａ）に示すような箱形状への折り曲げとを、図示しない打ち抜き金型を用いて一括して行うことが好ましい。この際、各側壁部（折り曲げ部）９１ｂの高さ（幅）は、それらが封止工程中および封止工程後にチップ搭載基材２（４１）に搭載された半導体チップ１に接触するおそれがない大きさに設定される。具体的には、各側壁部９１ｂの高さは、チップ搭載基材２（４１）のチップ搭載面２ａ（４１ａ）から半導体チップの表面（上面）までの高さに、約１０〜２００μｍ加えた大きさに設定されることが好ましい。

また、Ｃｕ箔９１には、その外側から内側に封止樹脂１０を導入するための封止部材導入口９２が少なくとも１箇所に設けられる。この封止部材導入口９２は、モールド金型９４の封止樹脂射出ゲート部９６に対応する位置に設けられる。本実施形態においては、封止部材導入口９２は、図１８（ａ），（ｂ）に示すように、Ｃｕ箔９１の四隅のうちの１箇所に設けられる。また、封止部材導入口９２は、これを介してＣｕ箔９１の外側から内側に封止樹脂１０を円滑に流入させるために、各側壁部９１ｂ同士の間隔をモールド金型９４の封止樹脂射出ゲート部９６と同等以上の大きさに離間させることにより形成される。

同様に、Ｃｕ箔９１には、その内側と外側とで気体を自在に出入りさせるための通気口９３が、封止部材導入口９２とは異なる箇所に少なくとも１個設けられる。モールド金型９４には、その内部に封止樹脂１０が流れ込んだ際にその封止樹脂１０と略同体積のエアを金型９４内から排出するためのエアベント部（エアベント口）９７が設けられている。通気口９３は、モールド金型９４のエアベント部９７に対応する位置に設けられる。本実施形態においては、通気口９３は、図１８（ａ），（ｂ）に示すように、Ｃｕ箔９１の四隅のうち封止部材導入口９２が設けられていない３箇所に設けられる。また、通気口９３は、これを介して金型９４内のエアをＣｕ箔９１の内側から外側に排出できるように、各側壁部９１ｂ同士の間隔をモールド金型９４のエアベント部９７と同等以下の大きさに離間させることにより形成される。各通気口９３は、封止部材導入口９２よりも狭く形成される。

次に、図１９（ａ）〜（ｃ）を参照しつつ、半導体チップ１等の封止および封止樹脂１０の表面上へのＣｕ箔９１の設置を一括して行う、本実施形態のトランスファモールド法について説明する。

先ず、図１９（ａ）に示すように、モールド上金型９４ａおよびモールド下金型９４ｂからなるモールド金型９４のキャビティ部９５内に、半導体チップ１が搭載されたチップ搭載基材２（４１）を配置する。併せて、半導体チップ１やＡｕボンディングワイヤ９等をそれらの上方から覆うように、前述した箱形状のＣｕ箔９１を、その開口側を半導体チップ１に対向させてキャビティ部９５内に配置する。すなわち、Ｃｕ箔９１の蓋部９１ａおよび側壁部９１ｂをキャビティ部９５のモールド上金型９４ａ側の内面に沿わせて、Ｃｕ箔９１をキャビティ部９５内に配置する。この際、図１９（ａ）に示すように、Ｃｕ箔９１の封止部材導入口９２をモールド金型９４の封止樹脂射出ゲート部９６に対向させる。同様に、Ｃｕ箔９１の各通気口９３をモールド金型９４のエアベント部９７に対向させる。このように、半導体チップ１が搭載されたチップ搭載基材２（４１）およびＣｕ箔９１をモールド金型９４のキャビティ部９５内に収容した後、キャビティ部９５内に向けて封止樹脂１０を射出する。

次に、図１９（ｂ）に示すように、モールド金型９４の封止樹脂射出ゲート部９６から、Ｃｕ箔９１の封止部材導入口９２を介して、Ｃｕ箔９１と半導体チップ１が搭載されたチップ搭載基材２（４１）との間に封止樹脂１０を導入する。

次に、図１９（ｃ）に示すように、Ｃｕ箔９１の内面、チップ搭載基材２（４１）上の半導体チップ１、および各Ａｕボンディングワイヤ９等を略全て覆うまで、Ｃｕ箔９１とチップ搭載基材２（４１）との間に封止樹脂１０を流入（充填）させる。これにより、Ｃｕ箔９１の表面を露出させつつ、半導体チップ１や各Ａｕボンディングワイヤ９等の封止と、封止樹脂１０の表面（モールド封止面）上へのＣｕ箔９１の取り付けとを一括して行う。モールド封止面上に設けられたＣｕ箔９１は、第３の配線、すなわち上部配線（上部端子）やパッケージ搭載用配線（パッケージ搭載用端子）９９となる。これまでの工程により、半導体チップ１、フレキシブル基材２（４１）、封止樹脂１０、およびＣｕ箔９１等からなる樹脂封止パッケージ（モールド封止パッケージ）９８が作成される。この樹脂封止パッケージ９８は、本実施形態の半導体装置１０２の主要な構成部分となる。

このような本実施形態のトランスファモールディング工程によれば、箱形状のＣｕ箔９１は、その内側に流れ込んだ封止樹脂１０の圧力（射出圧）により、モールド上金型９４ａ側に押し付けられる。この結果、Ｃｕ箔９１は、さらにキャビティ部９５のモールド上金型９４ａ側の内面に沿う形状（金型形状）に成形される。前述したように、Ｃｕ箔９１の各側壁部９１ｂの高さは、それらが封止工程中および封止工程後にチップ搭載基材２（４１）に搭載された半導体チップ１等に接触するおそれがない大きさに設定されている。したがって、Ｃｕ箔９１は、半導体チップ１や各Ａｕボンディングワイヤ９等に接触することなく、モールド封止面上に取り付けられる。

また、前述したトランスファモールディング工程によれば、図１９（ｃ）に示すように、封止樹脂１０の圧力によりキャビティ部９５のモールド上金型９４ａ側の内面に沿って成形されたＣｕ箔９１が、封止樹脂（モールド樹脂）１０とモールド上金型９４ａとの間に設けられる。そのような位置に配置されたＣｕ箔９１は離型材の役割を果たすので、モールド金型８４と樹脂封止パッケージ９８との離型性向上に寄与する。これにより、モールド樹脂１０の組成材料全体に占める離型材の割合を低減させて、モールド樹脂１０とＣｕ箔９１との密着強度を向上させることができる。併せて、モールド樹脂１０と半導体チップ１やチップ搭載基材２（４１）との密着強度を向上させることができる。この結果、樹脂封止パッケージ９８全体の封止性（密封性）を向上させることができる。

なお、前述したトランスファモールディング工程を行うのに先立って、チップ搭載基材２（４１）のチップ搭載面２ａ（４１ａ）上には、各Ａｕボンディングワイヤ９を介して半導体チップ１が電気的に接続されるチップ接続配線（第１の配線）５が予め複数本形成される。そして、チップ搭載基材２を用いる場合には、トランスファモールディング工程後に、チップ搭載基材２のチップ非搭載面２ｂ上に第２の配線６が複数本形成される。これら各第２の配線６は、半導体チップ１を樹脂封止パッケージ９８の外部の部品等に電気的に接続するための外部接続配線（外部接続端子）や、半導体チップ１を実装基板に実装するための外部実装配線（外部実装端子）等となる。それとともに、チップ搭載基材２には、トランスファモールディング工程後に、前述した各第１の配線接続部（縦接続部）１６においてチップ搭載基材２を貫通して第４の配線が複数本形成される。これら各第４の配線は、各チップ接続配線５と各第２の配線６とをチップ搭載基材２の厚さ方向（縦方向）に沿って電気的に接続するための縦接続配線となる。

これに対して、チップ搭載基材４１を用いる場合には、トランスファモールディング工程を行うのに先立って、前述した各第１の配線接続部（第１の外部端子部、縦接続部）４５においてチップ搭載基材４１を貫通して第２の配線４３が予め複数本形成される。そして、これら各第２の配線４３自体が、縦接続配線の一部としての役割を果たす。

ただし、図１９（ａ）〜（ｃ）においては、図面を見易くするために、チップ搭載基材２（４１）の基材本体３，４２のみを図示し、チップ接続配線（第１の配線）５および第２の配線４３等の各配線の図示を省略している。

次に、図２０（ａ），（ｂ）を参照しつつ、前述したトランスファモールディング工程により作成された樹脂封止パッケージ９８に、上部配線（パッケージ搭載用配線）としての第３の配線９９や、縦接続配線としての第４の配線１００等を形成する工程について簡潔に説明する。以下、チップ搭載基材として両面銅貼テープであるチップ搭載基材２を用いる場合について説明する。この場合、第３の配線９９および第４の配線１００は、前述した第１および第３の各実施形態と略同様の方法により形成される。なお、チップ搭載基材の代わりにリードフレームを用いる場合については、第９実施形態において説明する。

先ず、図２０（ａ）に示すように、Ｃｕ箔９１が封止樹脂１０の表面上に一体化されて設けられた樹脂封止パッケージ９８の各第１の配線接続部（縦接続部）１６に、ドリルあるいはレーザーなどを用いてスルーホール１２を１個ずつ形成する。本実施形態においては、各スルーホール１２は、樹脂封止パッケージ９８の各縦接続部１６において、チップ搭載基材２のチップ非搭載面２ｂ上に設けられているＣｕ箔４（第２の配線６）を貫通せずに、Ｃｕ箔９１、封止樹脂１０、各チップ接続配線５、および基材本体３のみを貫通して形成される。この際、各スルーホール１２の径の大きさは、樹脂封止パッケージ９８の厚さとの比が約１：６以下となる大きさに設定されることが好ましい。また、チップ搭載基材２の各スルーホール１２が形成される部分（縦接続部１６）の径の大きさは、各スルーホール１２の径の大きさに約５〜１００μｍ程度加えた大きさに設定されることが好ましい。すなわち、各チップ接続配線（第１の配線）５や各第２の配線６となるＣｕ箔４のうち、第４の配線としてのスループラグ１００に電気的に接続される部分の径の大きさは、スルーホール１２の径の大きさに約５〜１００μｍ程度加えた大きさに設定されることが好ましい。

次に、図２０（ｂ）に示すように、無電解銅めっきを行うことにより、各スルーホール１２の内壁面に厚さ約０．０１〜３μｍ程度の無電解Ｃｕめっき膜を全面的に設ける。これにより、樹脂封止パッケージ９８のパッケージ搭載面（上面、表面）９８ａ上に設けられているＣｕ箔９１と樹脂封止パッケージ９８の基板実装面（下面、裏面）９８ｂ上に設けられているＣｕ箔４との導電性が、各スルーホール１２内の無電解Ｃｕめっき膜により確保される。なお、この無電解めっき工程を行うのに際して、樹脂封止パッケージ９８の露出面上に既にエッチング済み（パターン形成済み）の配線や端子等があれば、それらを図示しないマスクにより予め覆っておく。この後、各スルーホール１２内の無電解Ｃｕめっき膜をシード層として電解銅めっきを行うことにより、各スルーホール１２内のＣｕ膜の膜厚を一般的な配線の厚さと同程度の厚さまで厚くする。これにより、各スルーホール１２内に一体化された無電解Ｃｕめっき膜および電解Ｃｕめっき膜からなるＣｕ膜１００を設ける。これら各Ｃｕ膜１００は、そのまま縦接続配線としてのスループラグ（第４の配線）となる。

この後、図示は省略するが、感光性ドライフィルムなどのレジスト膜をＣｕ箔９１の表面上に貼り付ける。続けて、Ｃｕ箔９１側の複数個の縦接続端子（配線）、パッケージ搭載面９８ａ上に搭載する部品の接続端子に応じた実装端子、および複数本の第３の配線９９等のそれぞれのパターンが描画されている露光マスクを用いて露光作業を行う。これにより、Ｃｕ箔９１の表面に、前述した各端子や各第３の配線９９等のパターンを転写する。この後、Ｃｕ箔９１にエッチング処理や現像処理等を施す。これにより、樹脂封止パッケージ９８のパッケージ搭載面９８ａ上に複数本の第３の配線９９等が形成される。続けて、必要に応じて、各第３の配線９９の表面上にソルダーレジストを塗工したり、各縦接続端子や各実装端子等の表面にＮｉ／Ａｕめっきを施したりする。

同様に、図示は省略するが、感光性ドライフィルムなどのレジスト膜をチップ搭載基材２のチップ非搭載面２ｂ上に設けられているＣｕ箔４に貼り付ける。続けて、Ｃｕ箔４側の複数個の縦接続端子（配線）、基板実装面９８ｂ上に実装する基板の接続端子に応じた実装端子、および複数本の第２の配線６等のそれぞれのパターンが描画されている露光マスクを用いて露光作業を行う。これにより、Ｃｕ箔４の表面に、前述した各端子や各第２の配線６等のパターンを転写する。この後、Ｃｕ箔４にエッチング処理や現像処理等を施す。これにより、樹脂封止パッケージ９８の基板実装面９８ｂ上に複数本の第２の配線６等が形成される。続けて、必要に応じて、各第２の配線６の表面上にソルダーレジストを塗工したり、各縦接続端子や各実装端子等の表面にＮｉ／Ａｕめっきを施したりする。

これまでの工程により、図２０（ｂ）に示すように、樹脂封止パッケージ９８のパッケージ搭載面９８ａ上に、所望の配線パターンからなる複数本の第３の配線９９等を形成することができる。各第３の配線９９は、パッケージ搭載面９８ａ上にパッケージ等の部品を搭載するための部品搭載用配線（部品搭載用端子）となる。また、各第２の配線６には、例えば防錆処理やＮｉ／Ａｕめっき処理等、半田が濡れ易く、かつ、高温テスト時に各第２の配線６の表面に非溶融酸化膜が形成され難くなる表面処理が必要に応じて施される。それとともに、樹脂封止パッケージ９８の基板実装面９８ｂ上に、複数個の半田ボール１０１を各第２の配線６に接触（接合）させて搭載する。

続けて、これまでの工程により一括して作製された樹脂封止パッケージ９８の集合体を、ダイシング等によりテープ状態から個々のパッケージごとに切断して個片化する。この後、各樹脂封止パッケージ９８ごとに各種テストを実施する。そして、これらのテストに合格した樹脂封止パッケージ９８を良品とする。これにより、図２０（ｂ）に示す樹脂封止パッケージ９８を主要な構成部分とする、本実施形態に係る所望の半導体装置１０２を得る。すなわち、トランスファモールディング工程により、複数本の第３の配線９９と封止樹脂１０とが一体に、かつ、一括して設けられた樹脂封止パッケージ９８からなる半導体装置１０２を得る。

この後、半導体装置１０２のパッケージ搭載面９８ａ上には、必要に応じて図示しない受動部品等の所定の外部装置が搭載される。それとともに、半導体装置１０２の基板実装面９８ｂ上には、必要に応じて図示しない実装基板が実装される。あるいは、半導体装置１０２を必要に応じて複数個積層して、マルチチップパッケージとして用いる。

以上説明したように、この第８実施形態によれば、前述した第１および第３〜第５の各実施形態と同様の効果を得ることができる。また、本実施形態においては、トランスファモールディング工程により、第３の配線９９となるＣｕ箔９１と封止樹脂１０とを一体に、かつ、一括して設ける。これにより、各第３の配線９９と封止樹脂１０との密着強度を高めることができる。封止樹脂１０との密着強度を高められた各第３の配線９９は、それらの強度、耐久性、および信頼性も高められている。それとともに、各第３の配線９９と封止樹脂１０との密着強度を高めることにより、封止樹脂１０中の離型材の含有量を減らして、封止樹脂１０と半導体チップ１やチップ搭載基材２との密着強度を高めることができる。この結果、樹脂封止パッケージ９８全体の封止性（密封性）を高めて、半導体装置１０２全体の強度、耐久性、および信頼性を高めることができる。

また、Ｃｕ箔９１と封止樹脂１０とを一括して設けることにより、半導体装置１０２（樹脂封止パッケージ９８）の製造工程を簡略化することができる。さらに、トランスファモールディングを行う際に、Ｃｕ箔９１を半導体チップ１が搭載されたチップ搭載基材２とともにモールド金型９４のキャビティ９５内に配置するだけなので、一般の組立設備の流用も極めて容易である。したがって、設備費等の負担が増えるおそれは殆ど無い。このように、本実施形態によれば、汎用性、強度、信頼性、および耐久性がより高められた半導体装置１０２を効率良く低コストで、かつ、容易に製造することができる。

（第９の実施の形態）
次に、本発明に係る第９実施形態を図２１を参照しつつ説明する。図２１は、本実施形態に係る半導体装置の製造方法を示す工程断面図である。なお、第１実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。

本実施形態は、前述した第８実施形態に係る半導体装置およびその製造方法に関するバリエーションの一つである。具体的には、本実施形態では、チップ搭載基材の代わりにリードフレームに半導体チップを接続する。以下、詳しく説明する。

先ず、図２１（ａ）に示すように、１個の半導体チップ１をチップマウントアイランド１１１上に接着材３２を用いて接着して搭載する。続けて、半導体チップ１の各接続パッド（電極）と第１の配線としての複数本のリードフレーム１１２とを、それぞれＡｕボンディングワイヤ９を用いて電気的に接続する。各Ａｕボンディングワイヤ９は、チップ接続配線としての各リードフレーム１１２のパッド接続部１１２ａに接続される。

続けて、図示は省略するが、チップマウントアイランド１１１上に搭載された半導体チップ１、各リードフレーム１１２、および各Ａｕボンディングワイヤ９等をモールド金型のキャビティ部内に配置する。併せて、半導体チップ１や各Ａｕボンディングワイヤ９等をそれらの上方から覆うように、前述した箱形状のＣｕ箔９１を、その開口側を半導体チップ１に対向させてキャビティ部内に配置する。さらに、本実施形態においては、半導体チップ１や各Ａｕボンディングワイヤ９等をそれらの下方からも覆うように、他の箱形状のＣｕ箔９１を、その開口側をチップマウントアイランド１１１に対向させてキャビティ部内に配置する。すなわち、本実施形態においては、半導体チップ１、各Ａｕボンディングワイヤ９、およびチップマウントアイランド１１１等を半導体チップ１の上下（表裏）両主面側から覆うように、半導体チップ１や各リードフレーム１１２等を間に挟んで２枚の箱形状のＣｕ箔９１を対向させてキャビティ部内に配置する。この際、各Ｃｕ箔９１は、それらの封止部材導入口９２をモールド金型の封止樹脂射出ゲート部に対向させられて配置される。同様に、各Ｃｕ箔９１は、それらの各通気口９３をモールド金型のエアベント部に対向させられて配置される。

続けて、半導体チップ１、各リードフレーム１１２、および２枚のＣｕ箔９１等が収容されたキャビティ部内に向けて封止樹脂１０を射出する。封止樹脂１０は、モールド金型の封止樹脂射出ゲート部から、各Ｃｕ箔９１の封止部材導入口９２を介して、各Ｃｕ箔９１の間に導入される。封止樹脂１０は、各Ｃｕ箔９１の内面、チップマウントアイランド１１１上の半導体チップ１、各Ａｕボンディングワイヤ９、各リードフレーム１１２のパッド接続部１１２ａ等を略全て覆うまで、各Ｃｕ箔９１の間に流入（充填）させられる。これにより、各Ｃｕ箔９１の表面および各リードフレーム１１２のパッド接続部１１２ａ側とは反対側の端部を露出させつつ、半導体チップ１や各Ａｕボンディングワイヤ９等の封止と、封止樹脂１０の上下両主面（上下両モールド封止面）上への各Ｃｕ箔９１の取り付けとを一括して行う。

各Ｃｕ箔９１のうち、半導体チップ１に対向してモールド封止面上に設けられたＣｕ箔９１は、第３の配線、すなわち上部配線（上部端子）やパッケージ搭載用配線（パッケージ搭載用端子）１１７となる。また、各Ｃｕ箔９１のうち、チップマウントアイランド１１１に対向してモールド封止面上に設けられたＣｕ箔９１は、第２の配線、すなわち下部配線（下部端子）や基板実装用配線（基板実装用端子）１１６となる。なお、各Ｃｕ箔９１のうち少なくとも半導体チップ１に対向してモールド封止面上に設けられたＣｕ箔９１の各側壁部９１ｂの高さは、各側壁部９１ｂが封止工程中および封止工程後に各リードフレーム１１２に接続された各Ａｕボンディングワイヤ９等に接触するおそれがない大きさに設定されている。例えば、各側壁部９１ｂの高さは、各リードフレーム１１２の表面から各Ａｕボンディングワイヤ９の最も高い部分までの高さに、約１０〜２００μｍ加えた大きさに設定されることが好ましい。これにより、Ｃｕ箔９１は、各Ａｕボンディングワイヤ９等に接触することなく、モールド封止面上に取り付けられる。

これまでの工程により、図２１（ａ）に示すように、半導体チップ１、各リードフレーム１１２、封止樹脂１０、および上下２枚のＣｕ箔９１等からなる樹脂封止パッケージ（モールド封止パッケージ）１１３が作成される。この樹脂封止パッケージ１１３は、本実施形態の半導体装置１１９の主要な構成部分となる。このパッケージ１１３のように、チップ接続配線として複数本のリードフレーム１１２を使用する場合、トランスファモールディングを行う際に、半導体チップ１や各リードフレーム１１２等を間に挟んで、キャビティ部のモールド上金型側およびモールド下金型側にそれぞれ１枚ずつＣｕ箔９１を対向配置するとよい。このような設定でトランスファモールディングを行うことにより、半導体チップ１や各Ａｕボンディングワイヤ９等の封止と併せて、封止樹脂１０（パッケージ１１３）の上下両主面上に外部配線（外部端子）として利用する導電体（Ｃｕ箔）９１を一括して取り付けることができる。

次に、図２１（ｂ）に示すように、封止樹脂１０の上下両主面上にＣｕ箔９１が１枚ずつ一体化されて設けられた樹脂封止パッケージ１１３の各第１の配線接続部（縦接続部）１１４に、ドリルあるいはレーザーなどを用いてスルーホール１１５を１個ずつ形成する。本実施形態においては、各スルーホール１１５は、樹脂封止パッケージ１１３の各縦接続部１１４において、上下２枚の各Ｃｕ箔９１（第２の配線１１６、第３の配線１１７）、封止樹脂１０、および各リードフレーム（チップ接続配線）１１２を貫通して形成される。この際、前述した第８実施形態と同様に、各スルーホール１１５の径の大きさは、樹脂封止パッケージ１１３の厚さとの比が約１：６以下となる大きさに設定されることが好ましい。また、各リードフレーム１１２の各スルーホール１１５が形成される部分（縦接続部１１４）の径の大きさも、第８実施形態と同様に、各スルーホール１１５の径の大きさに約５〜１００μｍ程度加えた大きさに設定されることが好ましい。すなわち、各リードフレーム（チップ接続配線、第１の配線）１１２や各第２の配線１１６となるＣｕ箔９１のうち、第４の配線としてのスループラグ１１８に電気的に接続される部分の径の大きさは、スルーホール１１５の径の大きさに約５〜１００μｍ程度加えた大きさに設定されることが好ましい。

次に、図２１（ｂ）に示すように、無電解銅めっきを行うことにより、各スルーホール１１５の内壁面に厚さ約０．０１〜３μｍ程度の無電解Ｃｕめっき膜を全面的に設ける。これにより、樹脂封止パッケージ１１３のパッケージ搭載面（上面、表面）１１３ａ上に設けられているＣｕ箔９１と樹脂封止パッケージ１１３の基板実装面（下面、裏面）１１３ｂ上に設けられているＣｕ箔９１との導電性が、各スルーホール１１５内の無電解Ｃｕめっき膜により確保される。なお、この無電解めっき工程を行うのに際して、樹脂封止パッケージ１１３の露出面上に既にエッチング済み（パターン形成済み）の配線や端子等があれば、それらを図示しないマスクにより予め覆っておく。この後、各スルーホール１１５内の無電解Ｃｕめっき膜をシード層として電解銅めっきを行うことにより、各スルーホール１１５内のＣｕ膜の膜厚を一般的な配線の厚さと同程度の厚さまで厚くする。これにより、各スルーホール１１５内に一体化された無電解Ｃｕめっき膜および電解Ｃｕめっき膜からなるＣｕ膜１１８を設ける。これら各Ｃｕ膜１１８は、そのまま縦接続配線としてのスループラグ（第４の配線）となる。

この後、図示は省略するが、感光性ドライフィルムなどのレジスト膜を上下両Ｃｕ箔９１の表面上に貼り付ける。続けて、樹脂封止パッケージ１１３の基板実装面１１３ｂ上に設けられているＣｕ箔９１に対して露光作業を行う。この際、Ｃｕ箔９１側の複数個の縦接続端子（配線）、基板実装面１１３ｂ上に実装する基板の接続端子に応じた実装端子、および複数本の第２の配線１１６等のそれぞれのパターンが描画されている露光マスクを用いる。これにより、基板実装面１１３ｂ上のＣｕ箔９１の表面に、前述した各端子や各第２の配線１１６等のパターンを転写する。この後、Ｃｕ箔９１にエッチング処理や現像処理等を施す。これにより、樹脂封止パッケージ１１３の基板実装面１１３ｂ上に複数本の第２の配線１１６等が形成される。続けて、必要に応じて、各第２の配線１１６の表面上にソルダーレジストを塗工したり、各縦接続端子や各実装端子等の表面にＮｉ／Ａｕめっきを施したりする。

同様に、図示は省略するが、樹脂封止パッケージ１１３のパッケージ搭載面１１３ａ上に設けられているＣｕ箔９１に対して露光作業を行う。この際、Ｃｕ箔９１側の複数個の縦接続端子（配線）、パッケージ搭載面１１３ａ上に搭載する部品の接続端子に応じた実装端子、および複数本の第３の配線１１７等のそれぞれのパターンが描画されている露光マスクを用いる。これにより、パッケージ搭載面１１３ａ上のＣｕ箔９１の表面に、前述した各端子や各第３の配線１１７等のパターンを転写する。この後、Ｃｕ箔９１にエッチング処理や現像処理等を施す。これにより、樹脂封止パッケージ１１３のパッケージ搭載面１１３ａ上に複数本の第３の配線１１７等が形成される。続けて、必要に応じて、各第３の配線１１７の表面上にソルダーレジストを塗工したり、各縦接続端子や各実装端子等の表面にＮｉ／Ａｕめっきを施したりする。

これまでの工程により、図２１（ｂ）に示すように、樹脂封止パッケージ１１３の基板実装面１１３ｂ上に、所望の配線パターンからなる複数本の第２の配線１１６等を形成することができる。各第２の配線１１６は、基板実装面１１３ｂ上に実装基板を実装するための基板実装用配線（基板実装用端子）となる。同様に、樹脂封止パッケージ１１３のパッケージ搭載面１１３ａ上に、所望の配線パターンからなる複数本の第３の配線１１７等を形成することができる。各第３の配線１１７は、パッケージ搭載面１１３ａ上にパッケージ等の部品を搭載するための部品搭載用配線（部品搭載用端子）となる。なお、図示は省略するが、各第２の配線１１６には、例えば防錆処理やＮｉ／Ａｕめっき処理等、半田が濡れ易く、かつ、高温テスト時に各第２の配線１１６の表面に非溶融酸化膜が形成され難くなる表面処理が必要に応じて施される。それとともに、各第２の配線１１６の露出面上には、必要に応じて複数個の半田ボールが搭載される。

続けて、これまでの工程により一括して作製された樹脂封止パッケージ１１３の集合体を、ダイシング等によりテープ状態から個々のパッケージごとに切断して個片化する。この後、各樹脂封止パッケージ１１３ごとに各種テストを実施する。そして、これらのテストに合格した樹脂封止パッケージ１１３を良品とする。これにより、図２１（ｂ）に示す樹脂封止パッケージ１１３を主要な構成部分とする、本実施形態に係る所望の半導体装置１１９を得る。すなわち、トランスファモールディング工程により、封止樹脂１０を間に挟んでその上下両主面上に対向配置される複数本の第２の配線１１６および複数本の第３の配線１１７、ならびに封止樹脂１０が一体に、かつ、一括して設けられた樹脂封止パッケージ１１３からなる半導体装置１１９を得る。

この後、半導体装置１１９のパッケージ搭載面１１３ａ上には、必要に応じて図示しない受動部品等の所定の外部装置が搭載される。それとともに、半導体装置１１９の基板実装面１１３ｂ上には、必要に応じて図示しない実装基板が実装される。あるいは、半導体装置１１９を必要に応じて複数個積層して、マルチチップパッケージとして用いる。

以上説明したように、この第９実施形態によれば、前述した第１、第３〜第５、および第８の各実施形態と同様の効果を得ることができる。また、第２の配線１１６となるＣｕ箔９１、第３の配線１１７となるＣｕ箔９１、および封止樹脂１０を一括して設けることにより、半導体装置１１９（樹脂封止パッケージ１１３）の製造工程をさらに簡略化することができる。また、トランスファモールディングを行う際に、半導体チップ１が電気的に接続された各リードフレーム１１２を２枚のＣｕ箔９１の間に挟んでモールド金型のキャビティ内に配置するだけなので、一般の組立設備の流用も極めて容易である。したがって、設備費等の負担が増えるおそれは殆ど無い。このように、本実施形態によれば、汎用性、強度、信頼性、および耐久性がさらに高められた半導体装置１１９をより効率良くより低コストで、かつ、より容易に製造することができる。

（第１０の実施の形態）
次に、本発明に係る第１０実施形態を図２２を参照しつつ説明する。図２２は、本実施形態に係る半導体装置の製造方法を示す工程断面図である。なお、第１実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。

本実施形態においては、前述した第８および第９の各実施形態と同様に、封止樹脂の表面上に第３の配線となる導電体を設けた後、封止樹脂の内部に第４の配線を設ける。ただし、第８および第９の各実施形態と異なり、封止樹脂と導電体とを別工程により別体に設ける。以下、簡潔に説明する。

先ず、図２２（ａ）に示すように、ワイヤボンディング法により半導体チップ１が搭載されたチップ搭載基材２のチップ搭載面２ａ上に、半導体チップ１、各チップ接続配線５、およびＡｕボンディングワイヤ９等を覆って封止樹脂１０を設ける。封止樹脂１０は、第８および第９の各実施形態と同様に、トランスファモールディング法によりチップ搭載基材２のチップ搭載面２ａ上に設けられる。ただし、本実施形態のトランスファモールディング工程においては、第８および第９の各実施形態と異なり、封止樹脂１０のみをチップ搭載基材２のチップ搭載面２ａ上に設ける。

次に、図２２（ｂ）に示すように、封止樹脂１０の表面上に第３の配線となる導電体１２１を設ける。具体的には、導電体として、厚さが約５〜１２μｍ程度のＣｕ箔１２１を封止樹脂１０の表面上に設ける。本実施形態においては、第８および第９の各実施形態と異なり、Ｃｕ箔１２１を、トランスファモールディング工程の後工程において、封止樹脂１０とは別体に封止樹脂１０の表面上に設ける。このため、Ｃｕ箔１２１は、第８および第９の各実施形態で用いたＣｕ箔９１と異なり、必ずしも箱形状に形成される必要はない。それとともに、Ｃｕ箔１２１は、封止部材導入口９２や通気口９３を備える必要もない。ただし、本実施形態においては、第８および第９の各実施形態で用いたＣｕ箔９１と同じ形状からなるＣｕ箔１２１を使用することとする。このように、半導体装置の構成部品を共通化することにより、半導体装置の製造工程の相違に拘らず、半導体装置の製造設備の共通化や製造工程の簡略化を図ることができる。ひいては、半導体装置の製造コストを削減することができる。

また、図示は省略するが、Ｃｕ箔１２１の封止樹脂１０に接着される側の面上には、厚さが約８〜５０μｍ程度の接着材が塗工されている。この接着材には、例えばエポキシ系やイミド系の接着材が用いられる。このような接着材付きのＣｕ箔１２１を、例えば熱間ラミネート法や真空プレス法により、封止樹脂１０の表面（モールド封止面）上に貼り付ける。これまでの工程により、半導体チップ１、フレキシブル基材２、封止樹脂１０、およびＣｕ箔１２１等からなる樹脂封止パッケージ（モールド封止パッケージ）１２２が作成される。この樹脂封止パッケージ１２２は、本実施形態の半導体装置１２５の主要な構成部分となる。

次に、図２２（ｃ）に示すように、第８実施形態と同様の工程により、樹脂封止パッケージ１２２の各第１の配線接続部（縦接続部）１６に、複数個のスルーホール１２を形成する。続けて、各スルーホール１２内に、縦接続配線としてのスループラグ（第４の配線）１００を１本ずつ設ける。それとともに、各スループラグが設けられた樹脂封止パッケージ１２２に、下部配線（基板実装用配線）としての第２の配線６や、上部配線（パッケージ搭載用配線、部品搭載用端子）としての第３の配線１２３等を、それぞれ複数本ずつ形成する。各第３の配線１２３は、Ｃｕ箔１２１をエッチング工程等により所定のパターンに加工することにより形成される。この後、第８実施形態と同様に、各第２の配線６および各第３の配線１２３等に、必要に応じて所定の表面処理を施す。それとともに、樹脂封止パッケージ１２２の基板実装面１２２ｂ上に、複数個の半田ボール１０１を各第２の配線６に接触（接合）させて搭載する。

続けて、これまでの工程により一括して作製された樹脂封止パッケージ１２２の集合体を、ダイシング等によりテープ状態から個々のパッケージごとに切断して個片化する。この後、各樹脂封止パッケージ１２２ごとに各種テストを実施する。そして、これらのテストに合格した樹脂封止パッケージ１２２を良品とする。これにより、図２２（ｃ）に示す樹脂封止パッケージ１２２を主要な構成部分とする、本実施形態に係る所望の半導体装置１２５を得る。すなわち、複数本の第３の配線１２３となるＣｕ箔１２１と封止樹脂１０とが別体に、かつ、別工程で設けられた樹脂封止パッケージ１２２からなる半導体装置１２５を得る。

この後、半導体装置１２５のパッケージ搭載面１２２ａ上には、必要に応じて図示しない受動部品等の所定の外部装置が搭載される。それとともに、半導体装置１２５の基板実装面１２２ｂ上には、必要に応じて図示しない実装基板が実装される。あるいは、半導体装置１２５を必要に応じて複数個積層して、マルチチップパッケージとして用いる。

以上説明したように、この第１０実施形態によれば、前述した第１、第３〜第５、および第８の各実施形態と同様の効果を得ることができる。また、Ｃｕ箔１２１と封止樹脂１０とを、モールディング工程において一体に、かつ、一括して設ける必要がないので、Ｃｕ箔１２１をその内部に封止樹脂１０が流入し易い特殊な形状に形成する必要がない。したがって、Ｃｕ箔１２１の作成に掛かる工程を簡略化して、Ｃｕ箔１２１の作成コストを抑制することができる。ひいては、半導体装置１２５の製造工程を簡略化して、半導体装置１２５の製造コストを抑制することができる。また、本実施形態の半導体装置およびその製造方法は、Ｃｕ箔１２１の形状を、樹脂封止パッケージのモールド封止面に応じた適正な形状に形成することにより、いわゆるＳＯＰ、ＯＭＰＡＣ、あるいはStacked ＭＣＰ等の様々な樹脂封止パッケージの製造に適用することができる。すなわち、本実施形態の半導体装置およびその製造方法は、モールド金型のキャビティ部の形状に拘らず、様々な半導体装置の製造に適用することができる。したがって、本実施形態の半導体装置およびその製造方法は、その適用範囲が極めて広く、汎用性が極めて高い。

なお、本発明に係る半導体装置およびその製造方法は、前述した第１〜第１０の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。

例えば、第１および第４の各実施形態においては、各チップ搭載基材２，４１を、それぞれテープ状としたが、これに限定されるものではない。各チップ搭載基材２，４１は、フィルム状や板状に形成されても構わない。

また、半導体チップ１は、１種類の機能に限定されない。半導体チップ１としては、ＣＰＵ、メモリ、ＤＳＰ、画像処理エンジン等、様々な機能の半導体チップを用いることができる。

また、第２実施形態においては、第１実施形態の半導体装置２０を４個積層させて１個のマルチチップパッケージ２１を作製した。同様に、第６実施形態においては、第５実施形態の半導体装置６４を４個積層させて１個のマルチチップパッケージ７１を作製した。しかし、マルチチップパッケージは、同一の半導体装置２０，６４等を複数個積層して作製されるとは限らない。例えば、第１実施形態の半導体装置２０、第３実施形態の半導体装置３４、第４実施形態の半導体装置５２、第５実施形態の半導体装置６４、および第７実施形態の半導体装置８３，８５を混在させて積層することにより、１個のマルチチップパッケージを作製しても構わない。チップ積層型のマルチチップパッケージを作製する場合、各半導体装置２０，３４，５２，６４，８３，８５を所望の構成に応じて適宜、適正な個数ずつ、適正な位置に配置して用いればよい。また、各半導体装置２０，３４，５２，６４，８３，８５（各半導体チップ１）同士の電気的な接続、すなわち、第１〜第４の各配線５，６，１３，１５，４３，４７，４８も、所望の構成に応じて適宜、適正なパターンおよび本数に設定されればよい。

また、第４実施形態においては、フレキシブル基材４１のチップ搭載面４１ａ上に封止樹脂１０を設けた後、第３の配線４７と第４の配線４８とを一体に、かつ、一括して設けたが、これに限定されるものではない。例えば、第８実施形態と同様の工程により、半導体装置５２を作製しても構わない。すなわち、先ず、フレキシブル基材４１のチップ搭載面４１ａ上に封止樹脂１０と第３の配線４７となるＣｕ箔とを一体に、かつ、一括して設ける。この後、少なくともＣｕ箔およびこのＣｕ箔が設けられた封止部材１０をその厚さ方向に沿って一括して貫通させて、第４の配線としての非貫通ヴィアプラグ４８を設ける。このように、フレキシブル基材４１のチップ搭載面４１ａ上に封止樹脂１０と第３の配線４７となるＣｕ箔とを一体に、かつ、一括して設けた後、非貫通ヴィアプラグ４８を第３の配線４７とは別体に、かつ、別工程により設けても構わない。

あるいは、第１０実施形態と同様の工程により、半導体装置５２を作製しても構わない。すなわち、先ず、フレキシブル基材４１のチップ搭載面４１ａ上に封止樹脂１０を設ける。この後、第３の配線４７を、封止樹脂１０とは別体に、かつ、別工程により封止樹脂１０の表面上に設ける。続けて、少なくとも第３の配線４７および第３の配線４７が設けられた封止部材１０をその厚さ方向に沿って一括して貫通させて、第４の配線としての非貫通ヴィアプラグ４８を設ける。このように、フレキシブル基材４１のチップ搭載面４１ａ上に封止樹脂１０を設けた後、第３の配線４７と非貫通ヴィアプラグ４８とを別体に、かつ、別工程により設けても構わない。

また、第７実施形態の半導体装置８３，８５においては、複数個の半導体チップ１を全てワイヤボンディング法によりチップ搭載基材２，４１に搭載したが、これに限定されるものではない。例えば、各半導体チップ１のうち、チップ搭載基材２，４１に直接接触する最下層の半導体チップ１は、フリップチップ接続法によりチップ搭載基材２，４１に搭載されても構わない。さらに、半導体装置８３，８５においては、ＣＰＵ、メモリ、ＤＳＰ、画像処理エンジン等、様々な機能の半導体チップ１を積層してチップ搭載基材２，４１に混載することができるのはもちろんである。

また、第８実施形態においては、第４の配線１００を設けるための凹部をスルーホール１２として形成したが、これに限定されるものではない。例えば、チップ搭載基材として片面銅貼テープであるチップ搭載基材４１を用いるとともに、第４の配線９０を設けるための凹部を、第４実施形態のように、非貫通ヴィアホールとして形成しても構わない。この場合、各非貫通ヴィアホールの径の大きさを、樹脂封止パッケージ９８の厚さとの比が約１：１以上となる大きさに設定することが好ましい。これは、チップ搭載基材２，４１の代わりにリードフレーム１１２を用いる第９の実施形態の半導体装置１１９においても同様である。少なくとも、第２の配線１１６とリードフレーム１１２との電気的な接続、および第３の配線１１７とリードフレーム１１２との電気的な接続が確保できればよい。

また、第８および第９の各実施形態においては、Ｃｕ箔９１の形状を図１８（ａ），（ｂ）に示すような四角い箱形状としたが、これに限定されるものではない。Ｃｕ箔９１の形状は、モールド金型のキャビティ部の形状や、所望する樹脂封止パッケージ（半導体装置）のモールド封止面の形状などに応じて適宜、適正な形状に形成して構わない。これは、封止部材導入口９２および通気口９３の大きさ、形状、形成箇所、および個数などについても同様である。Ｃｕ箔９１と封止樹脂１０とを、トランスファモールディング工程において一体に、かつ、一括して設ける場合、封止部材導入口９２および通気口９３の大きさ、形状、形成箇所、および個数などは、第８および第９の各実施形態と同様の効果が得られるように適宜、適正な状態に設定されればよい。すなわち、封止部材導入口９２および通気口９３の大きさ、形状、形成箇所、および個数などは、トランスファモールディング工程においてＣｕ箔９１の表面（上面）が封止樹脂１０に覆われることなく、かつ、半導体チップ１やＡｕボンディングワイヤ９などが封止樹脂１０から露出することなく、Ｃｕ箔９１とチップ搭載基材２との間に封止樹脂１０が適正に充填される状態に設定されればよい。

また、第９実施形態においては、半導体チップ１をチップマウントアイランド１１１（リードフレーム１１２）の一方の主面上に１個だけ搭載したが、これに限定されるものではない。第７実施形態と同様に、チップマウントアイランド１１１の一方の主面上に、複数個の半導体チップ１を積層させて搭載しても構わない。あるいは、チップマウントアイランド１１１の上下両方の主面上に、半導体チップ１を１個ずつ対向させて搭載しても構わない。さらには、チップマウントアイランド１１１の上下両方の主面上に、半導体チップ１を複数個ずつ積層かつ対向させて搭載しても構わない。

また、第９実施形態においては、第２の配線１１６および第３の配線１１７となる２枚のＣｕ箔９１と封止樹脂１０とを一体に、かつ、一括して設けた後、第４の配線としてのスループラグ１０８を設けたが、これに限定されるものではない。例えば、第１実施形態と同様の工程により、半導体装置１１９を作製しても構わない。すなわち、先ず、半導体チップ１および半導体チップ１と第１の配線としてのリードフレーム１１２との接続部を覆って封止樹脂１０を設ける。この後、例えばめっき法により、封止樹脂１０および封止樹脂１０に覆われたリードフレーム１１２を半導体チップ１の厚さ方向に沿って一括して貫通させてスループラグ１１８を設けつつ、第２の配線１１６となるＣｕ箔９１および第３の配線１１７となるＣｕ箔９１の少なくとも一方をスループラグ１１８と一体に、かつ、一括して封止樹脂１０の表面上に設ける。続けて、この一方のＣｕ箔９１に対向させて、封止樹脂１０の反対側の表面上に他方のＣｕ箔９１を設ける。このように、半導体チップ１および半導体チップ１とリードフレーム１１２との接続部を覆って封止樹脂１０を設けた後、第２の配線１１６となるＣｕ箔９１および第３の配線１１７となるＣｕ箔９１の少なくとも一方とスループラグ１１８とを一体に、かつ、一括して設けても構わない。

あるいは、第１０実施形態と同様の工程により、半導体装置１１９を作製しても構わない。すなわち、先ず、半導体チップ１および半導体チップ１と第１の配線としてのリードフレーム１１２との接続部を覆って封止樹脂１０を設ける。この後、第２の配線１１６となるＣｕ箔９１および第３の配線１１７となるＣｕ箔９１の少なくとも一方を、封止樹脂１０とは別体に、かつ、別工程により封止樹脂１０の表面上に設ける。続けて、封止樹脂１０、封止樹脂１０に覆われたリードフレーム１１２、ならびに第２の配線１１６となるＣｕ箔９１および第３の配線１１７となるＣｕ箔９１の少なくとも一方を半導体チップ１の厚さ方向に沿って一括して貫通させてスループラグ１１８を設ける。続けて、一方のＣｕ箔９１に対向させて、封止樹脂１０の反対側の表面上に他方のＣｕ箔９１を設ける。このように、半導体チップ１および半導体チップ１とリードフレーム１１２との接続部を覆って封止樹脂１０を設けた後、第２の配線１１６となるＣｕ箔９１および第３の配線１０７となるＣｕ箔９１の少なくとも一方とスループラグ１１８とを別体に、かつ、別工程により設けても構わない。

さらに、第１および第３〜第５の各実施形態においては、第４の配線１５，４８を第３の配線１３，４７と併行して設けた。また、第８〜第１０の各実施形態においては、第４の配線１００，１１８を設けるのに先立って、第３の配線９９，１１７，１２３を設けた。しかし、第４の配線１５，４８，１００，１１８を設ける順番は、必ずしも前述した順番には限られない。例えば、第１、第３〜第５、第８、および第１０の各実施形態において、封止樹脂１０内に第４の配線１５，４８，１００を設けた後、封止樹脂１０の表面上に第３の配線１３，４７，９９，１２３を設けても構わない。あるいは、第９実施形態において、封止樹脂１０内に第４の配線１１８を設けた後、封止樹脂１０の表面上に第２の配線１１６および第３の配線１１７の少なくとも一方を設けても構わない。

第１実施形態に係る半導体装置の製造方法を示す工程断面図。 第１実施形態に係る半導体装置の製造方法を示す工程断面図。 第１実施形態に係る半導体装置の製造方法を示す工程断面図。 第２実施形態に係る半導体装置の製造方法を示す工程断面図。 第２実施形態に係る半導体装置の製造方法を示す工程断面図。 第３実施形態に係る半導体装置の製造方法を示す工程断面図。 第３実施形態に係る半導体装置の製造方法を示す工程断面図。 第４実施形態に係る半導体装置の製造方法を示す工程断面図。 第４実施形態に係る半導体装置の製造方法を示す工程断面図。 第４実施形態に係る半導体装置の製造方法を示す工程断面図。 第４実施形態に係る半導体装置の製造方法を示す工程断面図。 第５実施形態に係る半導体装置の製造方法を示す工程断面図。 第５実施形態に係る半導体装置の製造方法を示す工程断面図。 第５実施形態に係る半導体装置の製造方法を示す工程断面図。 第６実施形態に係る半導体装置の製造方法を示す工程断面図。 第６実施形態に係る半導体装置の製造方法を示す工程断面図。 第７実施形態に係る半導体装置を示す断面図。 第８実施形態に係る半導体装置が備える第３の配線となる導電体を示す斜視図および平面図。 第８実施形態に係る半導体装置の製造方法を示す工程断面図。 第８実施形態に係る半導体装置の製造方法を示す工程断面図。 第９実施形態に係る半導体装置の製造方法を示す工程断面図。 第１０実施形態に係る半導体装置の製造方法を示す工程断面図。 第１〜第７の各実施形態に係る半導体装置に対する比較例としての背景技術に係る半導体装置を示す断面図。 第１〜第７の各実施形態に係る半導体装置に対する比較例としての背景技術に係る他の半導体装置を示す断面図。 第８および第９の各実施形態に係る半導体装置に対する比較例としての背景技術に係る半導体装置を一部破断して示す斜視図。 第８および第９の各実施形態に係る半導体装置に対する比較例としての背景技術に係る他の半導体装置を示す断面図。 第８および第９の各実施形態に係る半導体装置に対する比較例としての背景技術に係るさらに他の半導体装置を一部破断して示す斜視図。

符号の説明

１…半導体チップ（半導体素子）、２…フレキシブル基材（両面銅貼テープ、チップ搭載基材）、２ａ…チップ搭載面（チップ搭載基材の一方の主面）、２ｂ…チップ非搭載面（チップ搭載基材の他方の主面）、３…基材本体、４…Ｃｕ箔（第１の配線、第２の配線）、５…チップ接続配線（第１の配線）、５ａ，１１２ａ…パッド接続部（半導体素子と第１の配線との接続部）、６，４３，１１６…基板実装用配線（基板実装用端子、下部配線、下部端子、第２の配線）、８…チップマウントアイランド（チップ接続配線、第１の配線）、１０…封止樹脂（封止部材）、１３，４７，９９，１１７，１２３…パッケージ搭載用配線（パッケージ搭載用端子、部品搭載用配線、上部配線、上部端子、第３の配線）、１４，５１…Ｃｕめっき膜（第３の配線、第４の配線）、１５，１００，１１８…スループラグ（第４の配線）、２０，２１，３４，５２，６４，７１，８３，８５，１０２，１１９，１２５…半導体装置、４１…フレキシブル基材（片面銅貼テープ、チップ搭載基材）、４１ａ…チップ搭載面（チップ搭載基材の一方の主面）、４１ｂ…チップ非搭載面（チップ搭載基材の他方の主面）、４２…基材本体、４８…非貫通ヴィアプラグ（第４の配線）、８２，１２１…Ｃｕ箔（第３の配線）、９１…Ｃｕ箔（第２の配線、第３の配線）、１１２…リードフレーム（チップ接続配線、第１の配線）

Claims (11)

1. 半導体素子と、
   一方の主面上に第１の配線が設けられているとともに、前記第１の配線に電気的に接続された第２の配線が基材本体を貫通して他方の主面側に露出されて設けられており、かつ、前記半導体素子が前記第１の配線に電気的に接続されて前記一方の主面上に搭載されたチップ搭載基材と、
   前記半導体素子および前記第１の配線を覆って前記チップ搭載基材の前記一方の主面上に設けられた封止部材と、
   この封止部材の表面上に設けられた第３の配線と、
   前記封止部材の内部に設けられて前記第１の配線および前記第３の配線に電気的に接続された第４の配線と、
   を具備してなり、前記封止部材の内部に形成された前記第４の配線を設けるための第４の配線用凹部の径の大きさと、前記半導体素子、前記チップ搭載基材、および前記封止部材からなるパッケージの厚さとの比が１：１以下に設定されていることを特徴とする半導体装置。
2. 第４の配線用凹部の径の大きさは、５０μｍ〜４００μｍに設定されているとともに、前記第１の配線の前記第４の配線に接続される部分の径の大きさは前記第４の配線用凹部の径の大きさよりも５〜１００μｍ大きく設定されていることを特徴とする請求項１に記載の半導体装置。
3. 前記半導体素子が前記封止部材内で前記チップ搭載基材上に複数個積層されて前記第１の配線に電気的に接続されているとともに、請求項１〜４のうちのいずれか１項に記載の半導体装置が複数個積層されているとともに、積層方向において隣接する前記各半導体装置の前記第２の配線同士、または前記第３の配線同士、あるいは前記第２の配線と前記第３の配線とが電気的に接続されていることを特徴とする半導体装置。
4. 単層または複数層からなる前記各半導体装置の上下各主面のうちの少なくとも一方の主面上には、汎用部品としての外部部品、外部基板、外部装置、受動部品、実装基板、および他の半導体装置のうちの少なくとも１つが接続されることを特徴とする請求項３に記載の半導体装置。
5. 前記各半導体装置の前記汎用部品が接続される側の主面上に設けられた前記第２の配線、前記第３の配線、および前記第４の配線のうち前記汎用部品が接続される配線の上、ならびに複数層からなる前記各半導体装置の上下各主面上に設けられた前記第２の配線、前記第３の配線、および前記第４の配線のうち積層方向において互いに対向し合う配線同士の間には、半導体層が設けられていることを特徴とする請求項４に記載の半導体装置。
6. 一方の主面上に第１の配線が設けられているとともに、他方の主面上に第２の配線が設けられているチップ搭載基材の前記一方の主面上に、半導体素子を前記第１の配線に電気的に接続して搭載し、
   前記半導体素子が搭載された前記一方の主面に対向させて第３の配線となる導電体を配置するとともに前記導電体と前記一方の主面との間に封止部材を導入して、前記封止部材の表面を覆いつつ、かつ、前記導電体の表面を露出しつつ、前記半導体素子および前記第１の配線の封止ならびに前記導電体の前記封止部材への取り付けを一括して行い、
   前記導電体をパターニングして前記第３の配線を形成するとともに、前記第１の配線、前記第２の配線、および前記第３の配線に電気的に接続するように前記第３の配線または前記導電体、前記封止部材、前記第１の配線、および前記チップ搭載基材をそれらの厚さ方向に沿って一括して貫通させて前記第４の配線を設ける、
   ことを特徴とする半導体装置の製造方法。
7. 一方の主面上に第１の配線が設けられているとともに、前記第１の配線に電気的に接続された第２の配線が基材本体を貫通して他方の主面側に露出されて設けられているチップ搭載基材の前記一方の主面上に、半導体素子を前記第１の配線に電気的に接続して搭載し、
   前記半導体素子が搭載された前記一方の主面に対向させて第３の配線となる導電体を配置するとともに前記導電体と前記一方の主面との間に封止部材を導入して、前記封止部材の表面を覆いつつ、かつ、前記導電体の表面を露出しつつ、前記半導体素子および前記第１の配線の封止ならびに前記導電体の前記封止部材への取り付けを一括して行い、
   前記導電体をパターニングして前記第３の配線を形成するとともに、前記第１の配線および前記第３の配線に電気的に接続するように前記第３の配線または前記導電体および前記封止部材をそれらの厚さ方向に沿って一括して貫通させて前記第４の配線を設ける、
   ことを特徴とする半導体装置の製造方法。
8. 前記導電体を前記半導体素子が搭載された前記チップ搭載基材とともに封止用金型の内部に配置した後、前記封止部材を前記導電体と前記一方の主面との間に圧力を掛けて射出することにより、前記導電体を前記封止部材へ取り付けつつ、外側から内側に前記封止部材が流入可能な封止部材導入口が設けられているとともに、前記封止部材導入口が設けられている箇所とは異なる箇所に内側と外側とで気体が出入り自在な通気口が設けられており、かつ、前記半導体素子に対向する側が開口されて前記チップ搭載基材に搭載された前記半導体素子を覆う箱形状に前記導電体を形成することを特徴とする請求項６または７に記載の半導体装置の製造方法。
9. 半導体素子を第１の配線に電気的に接続し、
   この第１の配線に接続された前記半導体素子を間に挟んで第２の配線となる導電体と第３の配線となる導電体とを互いに対向させて配置するとともに前記各導電体の間に封止部材を導入することにより、前記半導体素子と前記第１の配線との接続部を覆いつつ、かつ、この接続部とは反対側の前記第１の配線の端部および前記各導電体の表面を露出しつつ、前記半導体素子および前記接続部の封止ならびに前記導電体の前記封止部材への取り付けを一括して行い、
   前記各導電体をパターニングして前記第２の配線および前記第３の配線を形成するとともに、前記第１の配線、前記第２の配線、および前記第３の配線に電気的に接続するように前記第２の配線および前記第３の配線または前記導電体、ならびに前記封止部材をそれらの厚さ方向に沿って一括して貫通させて前記第４の配線を設ける、
   ことを特徴とする半導体装置の製造方法。
10. 前記各導電体を前記第１の配線に接続された前記半導体素子とともに封止用金型の内部に配置した後、前記封止部材を前記各導電体の間に圧力を掛けて射出することにより、前記各導電体を前記封止部材へ取り付けつつ、外側から内側に前記封止部材が流入可能な封止部材導入口が設けられているとともに、前記封止部材導入口が設けられている箇所とは異なる箇所に内側と外側とで気体が出入り自在な通気口が設けられており、かつ、前記半導体素子に対向する側が開口されて前記半導体素子を覆う箱形状に前記各導電体を形成することを特徴とする請求項９に記載の半導体装置の製造方法。
11. 前記導電体としてＣｕを含む箔形状の金属を用いることを特徴とする請求項８〜１０のうちのいずれか１項に記載の半導体装置の製造方法。

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