JPS6154656A - 半導体装置 - Google Patents

半導体装置

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JPS6154656A
JPS6154656A JP59176012A JP17601284A JPS6154656A JP S6154656 A JPS6154656 A JP S6154656A JP 59176012 A JP59176012 A JP 59176012A JP 17601284 A JP17601284 A JP 17601284A JP S6154656 A JPS6154656 A JP S6154656A
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JP
Japan
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package
chip
layer
hole
pin
Prior art date
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Pending
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JP59176012A
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English (en)
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Teruyuki Nabeta
鍋田　照行
Tetsushi Wakabayashi
哲史 若林
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明は、集積回路のパッケージングに係わり。
特に集積回路のチップを有効に利用できる半導体装置に
関するものである。
（２）発明の背景 回路基板の小型化に共なって、電気回路素子も集積化（
ＩＣ化）され１多くの回路素子がＩＣ内に組込まれる様
になった。さらに近年１回路基板の平面上を有効に利用
する為、数個のＩＣを上下に積層する技術が実現されて
いる。
（３）従来技術と問題点 第１図は従来の２個のＩＣを上下に積層した状態を示す
構成図である。
ＩＣパッケージ１と２は、各々パッケージ内部にチップ
３．４が設けられ、ＩＣパッケージ１゜２は半田５ａ、
５ｂにより接続されている。またチップ３はキャップ６
により密封され、千ツブ４はキャップ７により密封され
ている。
チップ３．４の回路はＩＣパッケージ１，２の内部配線
等を介してハンダ５ａ、５ｂにより接続されている。第
２図はＩ’　Ｃパッケージ２の内部構成を示す図であり
、チップ４は一度ポンデソングバンド部８にリード線９
を介して接続された後。
パッケージ２の内部配線を介して各々の半田付はパッド
部　１０ａに接続されている。
この様な従来の装置においては、ＩＣパッケージ２内に
キャップ７用のシール部１０を設ける必要があり、第１
図に示す幅■、のシール部１０を設ける為のスペースが
必要である。したがってＩＣパッケージ２内のチップ７
はＩＣパ・ノケージ１内のチップ３に比べて小さいサイ
ズのチ・ノブ４しか使用できず、集積回路内に含む素子
の容量が制限される欠点を有していた。
（４）発明の目的 本発明は、上述の従来の欠点に鑑み、上層のＩＣパッケ
ージの半田付はパッド部に、ピンを設け、下層のＩＣパ
ッケージの半田付はパ・ンド部にスルーボールを設げ、
スルーホールにピンを接続することにより下層のＩＣパ
ッケージ内のチ・ノブの形状を大きくすることを可能に
した半導体装置を提供することを目的とするものである
。
（５）発明の構成 上記目的は２本発明によれば、ＩＣパ・ノケージを上下
にｆｆＪｉした半導体装置において、一方の層のＩＣパ
ッケージの端子部に・導電性のピンを設け。
他方の層のＩＣパッケージの端子部にスルーホールを設
け、前記ピンを前記スルーホールに挿入して接続すると
共に前記一方層のＩＣパッケージ下面が他方層のＩＣパ
ッケージ内を機密対土していることを特徴とする半導体
装置を提供することによって達成される。
（６）発明の実施例 以下１本発明の実施例を添付図面にしたがって記述する
。
第３〜６図は本発明の半導体装置を説明する図である。
ＩＣパッケージ１１は第３図に示す様に従来の、ＩＣパ
ッケージ１１の半田付はパッド部と同一箇所に設けられ
たピン１２が複数個ろう付けされている。またＩＣパッ
ケージ１３の上面にｔ＋、ＩＣパッケージ１１のピン１
２と対応する箇所に第４図に示すスルーホール１４が開
孔されている。
第５図はピン１２ａ、１２ｂを所定のスルーホール１４
ａ、１４ｂに挿入し、接続した状態を示す図である。同
図において、ＩＣパッケージ１１及び１３は上下に積層
され、ＩＣパッケージ１１にはキャンプ１５が設けられ
ている。ＩＣパッケージ１１内には集積回路を有するチ
ップ１６が設けられ、ＩＣパッケージ１３内にはチップ
１６と同形状のチップ１７が設けられている。
第６図は、ピン１２ａとスルーホール１４ａの接続部を
拡大した図である。予めメタライズされたＩＣパッケー
ジ１３のスルーホール１’　４　ａに半田をつけ、予備
半田層１８を設け、このスルーホール１４．ａにＩＣパ
ッケージ１１のピン１２ａを挿入し、半田を用いて、リ
フローして接続されている。またＩＣパッケージ１１と
１３の他の接触部は、ＩＣパッケージ１３例のスルーボ
ール１４以外の部分は密封材２またとえばスクリーンマ
スクを利用して設けられたガラス材、またはシリコン樹
脂又はエポキシ樹脂等の樹脂印刷により密着され、ＩＣ
パッケージ１３内のチップ１７は。
ＩＣパッケージ１１の下面により密封されてその気密性
が保たれている。
各スルーホール１４には予備半田１８を介して内装パタ
ーン１９に各々接続され、リード線２０を介してチップ
１７内の各素子に接続されている。
−５＝ 本実施例の様に、２層のＩＣパッケージ１１及び１３を
構成することにより、下層のＩＣパッケージ１３のチッ
プの大きさは従来の半導体装置に比べてシール部の幅を
必要とすることがなく、上層のＩＣパッケージ１１のチ
ップ１６と同様の大きさとすることができる。
さらにＩＣパッケージ１３内のチップ１７の密封には専
用キャップを用いる必要がなく、ＩＣパッケージ１１を
使用でき、その密封性はＩＣパッケージ１３に予め設け
られた樹脂により完全なものである。
（７）発明の効果 以上詳細に説明した様に本発明によれば、ＩＣパッケー
ジ内のチップの形状を大きく構成することが可能となり
、同一形状のＩＣパッケージにさらに多くの回路素子を
集積することができる。また上層のＩＣパッケージを下
層のＩＣパッケージのキャンプとして利用することによ
り、下層のＩＣパッケージの専用キャンプを削除するこ
とが可能である。
６一
【図面の簡単な説明】
第１図は従来の半導体装置の構成図、第２図はＩＣパッ
ケージの内部構造を示す構成図、第３図は本発明の上層
のＩＣパッケージの斜視図、第４図は本発明の下層のＩ
Ｃパッケージの斜視図、第５図は本発明のＩＣパッケー
ジの構成図、第６図はピンとスルーホールの接続を示す
構成図である。 １１．１３・・・ＩＣパッケージ、　　　　１２゜１２
ａ、１２ｂ、　　・・・ピア、　　　　　１４．１４ａ
・・・スルーホール、　　　　１５・・・キャップ。 １６．１７・・・チップ、　　　１８・・・予備半田層
、　　　　１９・・・内装パターン。 ２０・・・リード線、　　　　２１・・・密封材。 第１図 第２図 第３図 第４図 第５図 第６図

Claims (1)

    【特許請求の範囲】
  1. （１）ＩＣパッケージを上下に積層した半導体装置にお
    いて、一方の層のＩＣパッケージの端子部に導電性のピ
    ンを設け、他方の層のＩＣパッケージの端子部にスルー
    ホールを設け、前記ピンを前記スルーホールに挿入して
    接続すると共に前記一方層のＩＣパッケージ下面が他方
    層のＩＣパッケージ内を機密封上していることを特徴と
    する半導体装置。
JP59176012A 1984-08-24 1984-08-24 半導体装置 Pending JPS6154656A (ja)

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