JPH0794674A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0794674A JPH0794674A JP23301693A JP23301693A JPH0794674A JP H0794674 A JPH0794674 A JP H0794674A JP 23301693 A JP23301693 A JP 23301693A JP 23301693 A JP23301693 A JP 23301693A JP H0794674 A JPH0794674 A JP H0794674A
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- JP
- Japan
- Prior art keywords
- external connection
- semiconductor device
- unit element
- package
- connection terminal
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
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- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 実装基板に対する投影面積を増大させること
なく、重ね合わせ構造の採用による実装密度の向上を実
現することが可能な半導体装置を提供する。 【構成】 その内部に半導体素子を封止したパッケージ
１の周辺部に略Ｌ字形に突設された複数のリード２を備
えた複数の単位要素１００ａ〜１００ｃを重ね合わせ、
最下段の単位要素１００ｃのリード２Ａはガルウィング
形に成形され、各単位要素のリード２は、その内側面２
ａが下側の単位要素のリード２における外側面２ｂに対
して面接触となるように当接され、各リード２における
接触領域には、半田メッキ３が施され、各単位要素１０
０ａ〜１００ｃを重ね合わせた状態で、赤外線等の照射
によるリフロー加熱によって互いに面接触状態のリード
２同士が半田接合されてなる半導体装置である。
なく、重ね合わせ構造の採用による実装密度の向上を実
現することが可能な半導体装置を提供する。 【構成】 その内部に半導体素子を封止したパッケージ
１の周辺部に略Ｌ字形に突設された複数のリード２を備
えた複数の単位要素１００ａ〜１００ｃを重ね合わせ、
最下段の単位要素１００ｃのリード２Ａはガルウィング
形に成形され、各単位要素のリード２は、その内側面２
ａが下側の単位要素のリード２における外側面２ｂに対
して面接触となるように当接され、各リード２における
接触領域には、半田メッキ３が施され、各単位要素１０
０ａ〜１００ｃを重ね合わせた状態で、赤外線等の照射
によるリフロー加熱によって互いに面接触状態のリード
２同士が半田接合されてなる半導体装置である。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造技術に関し、特に、高実装密度対応の半導体装置に適
用して有効な技術に関する。
造技術に関し、特に、高実装密度対応の半導体装置に適
用して有効な技術に関する。
【０００２】
【従来の技術】従来の半導体装置は、特開昭６１−２８
７２３７号公報に記載の様に、いずれもＩＣ等の半導体
素子（チップ）やリードの内端等をレジンで封止したレ
ジンパッケージ構造となっている。この構造では、チッ
プ搭載、ワイヤ張りが終了したリードフレームをモール
ド型の上型と下型との間に挾んで型締めした後、型内に
投入されたレジンタブレットを加圧加熱して溶融させ、
溶けたレジンによりリードフレーム部分を被うようにな
っている。
７２３７号公報に記載の様に、いずれもＩＣ等の半導体
素子（チップ）やリードの内端等をレジンで封止したレ
ジンパッケージ構造となっている。この構造では、チッ
プ搭載、ワイヤ張りが終了したリードフレームをモール
ド型の上型と下型との間に挾んで型締めした後、型内に
投入されたレジンタブレットを加圧加熱して溶融させ、
溶けたレジンによりリードフレーム部分を被うようにな
っている。
【０００３】
【発明が解決しようとする課題】半導体装置においては
従来から高実装密度化が主要な技術課題の中でも最重要
課題であった。従来、高実装密度化を目的とした技術例
として、図６に例示されるように、ＤＩＬＰ形の封止形
態を有する半導体装置を半田ディップにより上下に重ね
合わせる方法が知られている。しかし、近年急速に増加
している薄形パッケージではチップ上及びタブ下のレジ
ンが薄いため、半田ディップによる加熱によりパッケー
ジクラックの問題が有り、適用できなかった。
従来から高実装密度化が主要な技術課題の中でも最重要
課題であった。従来、高実装密度化を目的とした技術例
として、図６に例示されるように、ＤＩＬＰ形の封止形
態を有する半導体装置を半田ディップにより上下に重ね
合わせる方法が知られている。しかし、近年急速に増加
している薄形パッケージではチップ上及びタブ下のレジ
ンが薄いため、半田ディップによる加熱によりパッケー
ジクラックの問題が有り、適用できなかった。
【０００４】また、薄形パッケージに広く使用されてい
るガルウィングタイプのリード形状を有する半導体装置
を、図５に例示されるように単に重ね合わせたのでは、
リード先端部の水平部分に重ね合わせの為の接合しろが
必要となり、その分だけリード長、すなわち実装基板に
対する、リード領域を含む半導体装置の投影面積が増大
し、実装密度が低下するという問題があった。
るガルウィングタイプのリード形状を有する半導体装置
を、図５に例示されるように単に重ね合わせたのでは、
リード先端部の水平部分に重ね合わせの為の接合しろが
必要となり、その分だけリード長、すなわち実装基板に
対する、リード領域を含む半導体装置の投影面積が増大
し、実装密度が低下するという問題があった。
【０００５】本発明の目的は、実装基板に対する投影面
積を増大させることなく、重ね合わせ構造の採用による
実装密度の向上を実現することが可能な半導体装置およ
びその製造技術を提供することにある。
積を増大させることなく、重ね合わせ構造の採用による
実装密度の向上を実現することが可能な半導体装置およ
びその製造技術を提供することにある。
【０００６】本発明の他の目的は、パッケージの損傷を
懸念することなく、薄型のパッケージの重ね合わせ構造
の採用による実装密度の向上を実現することが可能な半
導体装置およびその製造技術を提供することにある。
懸念することなく、薄型のパッケージの重ね合わせ構造
の採用による実装密度の向上を実現することが可能な半
導体装置およびその製造技術を提供することにある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【０００９】すなわち、請求項１記載の発明は、所望の
機能を有する半導体素子を内部に封止してなるパッケー
ジおよび当該パッケージの外部に突設された複数の外部
接続端子からなる単位要素を、外部接続端子が相互に面
接触となるように二段以上重ね合わせ、外部接続端子の
面接触領域には半田メッキを施してなる半導体装置であ
る。
機能を有する半導体素子を内部に封止してなるパッケー
ジおよび当該パッケージの外部に突設された複数の外部
接続端子からなる単位要素を、外部接続端子が相互に面
接触となるように二段以上重ね合わせ、外部接続端子の
面接触領域には半田メッキを施してなる半導体装置であ
る。
【００１０】また、請求項２記載の発明は、請求項１記
載の半導体装置において、半田メッキのリフロー加熱に
より、外部接続端子を相互に接合してなるものである。
載の半導体装置において、半田メッキのリフロー加熱に
より、外部接続端子を相互に接合してなるものである。
【００１１】また、請求項３記載の発明は、請求項１ま
たは２記載の半導体装置において、最下段の単位要素に
おける外部接続端子はガルウィング形に成形され、当該
最下段の単位要素に重なりあう単位要素における外部接
続端子は、より下側の単位要素の外部接続端子の外側面
に面接触するように略Ｌ字形に成形されてなるものであ
る。
たは２記載の半導体装置において、最下段の単位要素に
おける外部接続端子はガルウィング形に成形され、当該
最下段の単位要素に重なりあう単位要素における外部接
続端子は、より下側の単位要素の外部接続端子の外側面
に面接触するように略Ｌ字形に成形されてなるものであ
る。
【００１２】また、請求項４記載の発明は、請求項１，
２または３記載の半導体装置において、外部接続端子
が、先端側に向かって幅寸法が漸減するテーパ形状をな
すようにしたものである。
２または３記載の半導体装置において、外部接続端子
が、先端側に向かって幅寸法が漸減するテーパ形状をな
すようにしたものである。
【００１３】また、請求項５記載の発明は、所望の機能
を有する半導体素子を内部に封止してなるパッケージお
よび当該パッケージの外部に突設された複数の外部接続
端子からなる単位要素の外部接続端子に半田メッキを施
す第１の段階と、外部接続端子が相互に面接触となるよ
うに二段以上重ね合わせる第２の段階と、半田メッキの
リフロー加熱により、単位要素における外部接続端子を
相互に接合する第３の段階とからなる半導体装置の製造
方法である。
を有する半導体素子を内部に封止してなるパッケージお
よび当該パッケージの外部に突設された複数の外部接続
端子からなる単位要素の外部接続端子に半田メッキを施
す第１の段階と、外部接続端子が相互に面接触となるよ
うに二段以上重ね合わせる第２の段階と、半田メッキの
リフロー加熱により、単位要素における外部接続端子を
相互に接合する第３の段階とからなる半導体装置の製造
方法である。
【００１４】
【作用】上記した手段によれば、重なりあう各単位要素
における外部接続端子が面接触するため、接合強度を向
上させることができる。
における外部接続端子が面接触するため、接合強度を向
上させることができる。
【００１５】また、半田メッキされた外部接続端子同士
をリフロー加熱によって接合することにより、加熱の影
響を受けやすい薄形パッケージでも、熱による損傷等を
懸念することなく、重ね合わせ構造の適用による実装面
積の低減が可能となる。
をリフロー加熱によって接合することにより、加熱の影
響を受けやすい薄形パッケージでも、熱による損傷等を
懸念することなく、重ね合わせ構造の適用による実装面
積の低減が可能となる。
【００１６】また、最下段の単位要素における外部接続
端子の形状を面付けタイプのガルウィング形状とするこ
とにより、実装基板に対する両面実装が可能となり、実
装密度を向上できる。
端子の形状を面付けタイプのガルウィング形状とするこ
とにより、実装基板に対する両面実装が可能となり、実
装密度を向上できる。
【００１７】
【実施例】以下、本発明の実施例を図面を参照しながら
詳細に説明する。
詳細に説明する。
【００１８】（実施例１）図１は本発明の一実施例であ
る半導体装置の構成の一例を示す略側面図である。
る半導体装置の構成の一例を示す略側面図である。
【００１９】本実施例の半導体装置１００は、各々が、
その内部に図示しない半導体素子を封止したパッケージ
１と、このパッケージ１の周辺部に略Ｌ字形に突設され
た複数のリード２とを備えた複数の単位要素１００ａ，
単位要素１００ｂ，単位要素１００ｃを重ね合わせた構
造となっており、最下段の単位要素１００ｃのリード２
Ａは、略クランク形状を呈する、いわゆるガルウィング
形に成形されている。
その内部に図示しない半導体素子を封止したパッケージ
１と、このパッケージ１の周辺部に略Ｌ字形に突設され
た複数のリード２とを備えた複数の単位要素１００ａ，
単位要素１００ｂ，単位要素１００ｃを重ね合わせた構
造となっており、最下段の単位要素１００ｃのリード２
Ａは、略クランク形状を呈する、いわゆるガルウィング
形に成形されている。
【００２０】各単位要素のリード２は、その内側面２ａ
が下側の単位要素のリード２における外側面２ｂに対し
て面接触となるように当接されている。また、各リード
２における接触領域には、半田メッキ３が施されてい
る。
が下側の単位要素のリード２における外側面２ｂに対し
て面接触となるように当接されている。また、各リード
２における接触領域には、半田メッキ３が施されてい
る。
【００２１】そして、各単位要素１００ａ〜１００ｃを
図１に例示されるように重ね合わせた状態で、たとえば
赤外線等の照射によるリード部の加熱によって半田メッ
キ３を溶融させる、いわゆるリフロー加熱によって互い
に面接触状態のリード２同士が半田接合される。
図１に例示されるように重ね合わせた状態で、たとえば
赤外線等の照射によるリード部の加熱によって半田メッ
キ３を溶融させる、いわゆるリフロー加熱によって互い
に面接触状態のリード２同士が半田接合される。
【００２２】なお、実装工程までを含めると、単位要素
１００ａ〜１００ｃの組み立ておよびリード２の接合の
タイミングは種々考えられる。
１００ａ〜１００ｃの組み立ておよびリード２の接合の
タイミングは種々考えられる。
【００２３】すなわち、その一つは、図３のフローチャ
ートに例示されるように、半導体装置メーカ側では、単
位要素１００ａ〜１００ｃの製作までを行い、アセンブ
リメーカまたは顧客側にて、各単位要素１００ａ〜１０
０ｃの組み立て、さらには図示しないプリント基板等に
対する実装を、リフロー加熱によって一括して行う方法
である。この場合には、半導体装置１００を構成するリ
ード２の半田メッキ３の半田Ａの融点と、当該半導体装
置１００のリード２Ａを実装基板に半田接続する半田Ｂ
の融点とは同じでよい。
ートに例示されるように、半導体装置メーカ側では、単
位要素１００ａ〜１００ｃの製作までを行い、アセンブ
リメーカまたは顧客側にて、各単位要素１００ａ〜１０
０ｃの組み立て、さらには図示しないプリント基板等に
対する実装を、リフロー加熱によって一括して行う方法
である。この場合には、半導体装置１００を構成するリ
ード２の半田メッキ３の半田Ａの融点と、当該半導体装
置１００のリード２Ａを実装基板に半田接続する半田Ｂ
の融点とは同じでよい。
【００２４】また、他の一つは、図４のフローチャート
に例示されるように、半導体装置メーカ側で、図１の状
態まで単位要素１００ａ〜１００ｃの組み立てを行って
所望の仕様を有する半導体装置１００とし、アセンブリ
メーカまたは顧客側にて、図示しないプリント基板等に
対する半導体装置１００のリード２Ａの半田付けによる
実装を行う方法である。
に例示されるように、半導体装置メーカ側で、図１の状
態まで単位要素１００ａ〜１００ｃの組み立てを行って
所望の仕様を有する半導体装置１００とし、アセンブリ
メーカまたは顧客側にて、図示しないプリント基板等に
対する半導体装置１００のリード２Ａの半田付けによる
実装を行う方法である。
【００２５】この場合には、単位要素１００ａ〜１００
ｃの組み立ての後に、半導体装置１００の実装基板に対
するリフロー加熱による取り付け操作が行われるので、
単位要素１００ａ〜１００ｃを相互に接合するための半
田メッキ３の半田Ａの融点は、実装基板に対して半導体
装置１００のリード２Ａを半田接合する半田Ｂの融点よ
りも高くする必要がある。
ｃの組み立ての後に、半導体装置１００の実装基板に対
するリフロー加熱による取り付け操作が行われるので、
単位要素１００ａ〜１００ｃを相互に接合するための半
田メッキ３の半田Ａの融点は、実装基板に対して半導体
装置１００のリード２Ａを半田接合する半田Ｂの融点よ
りも高くする必要がある。
【００２６】このように、本実施例の半導体装置１００
およびその製造方法によれば、重なりあう各単位要素１
００ａ〜１００ｃにおけるリード２が面接触するため、
接合強度を向上させることができるとともに、実装基板
に対するリード２を含めた半導体装置の投影面積が増大
することもない。
およびその製造方法によれば、重なりあう各単位要素１
００ａ〜１００ｃにおけるリード２が面接触するため、
接合強度を向上させることができるとともに、実装基板
に対するリード２を含めた半導体装置の投影面積が増大
することもない。
【００２７】また、半田メッキ３が施されたリード２同
士をリフロー加熱によって接合することにより、パッケ
ージ１が加熱の影響を受けやすい薄形パッケージでも適
用可能となる。
士をリフロー加熱によって接合することにより、パッケ
ージ１が加熱の影響を受けやすい薄形パッケージでも適
用可能となる。
【００２８】また、最下段の単位要素１００ｃにおける
リード２Ａの形状を面付けタイプのガルウィング形状と
することにより、実装基板に対する両面実装ができ、実
装密度を向上できる。
リード２Ａの形状を面付けタイプのガルウィング形状と
することにより、実装基板に対する両面実装ができ、実
装密度を向上できる。
【００２９】（実施例２）図２は、本発明の他の実施例
である半導体装置の構成の一例を示す略側面図である。
である半導体装置の構成の一例を示す略側面図である。
【００３０】この実施例２の場合には、先端側に向かっ
て幅寸法が漸減するテーパ形状をなすテーパ状リード２
０を半導体装置２００の単位要素２００ａ〜２００ｃの
各々に設けたところが、前記実施例１の場合と異なって
いる。
て幅寸法が漸減するテーパ形状をなすテーパ状リード２
０を半導体装置２００の単位要素２００ａ〜２００ｃの
各々に設けたところが、前記実施例１の場合と異なって
いる。
【００３１】これにより、各単位要素２００ａ〜２００
ｃが、図２の左右方向に互いに位置ずれを生じた場合で
も、各々のテーパ状リード２０の接合代（面積）が確実
に確保され、接合強度を大きくできる、という利点があ
る。
ｃが、図２の左右方向に互いに位置ずれを生じた場合で
も、各々のテーパ状リード２０の接合代（面積）が確実
に確保され、接合強度を大きくできる、という利点があ
る。
【００３２】いいかえれば、単位要素２００ａ〜２００
ｃの組み立て操作における要求精度を緩和できる。
ｃの組み立て操作における要求精度を緩和できる。
【００３３】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
【００３４】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００３５】すなわち、本発明の半導体装置によれば、
実装基板に対する投影面積を増大させることなく、重ね
合わせ構造の採用による実装密度の向上を実現すること
ができる、という効果が得られる。また、パッケージの
損傷を懸念することなく、薄型のパッケージの重ね合わ
せ構造の採用による実装密度の向上を実現することがで
きる、という効果が得られる。
実装基板に対する投影面積を増大させることなく、重ね
合わせ構造の採用による実装密度の向上を実現すること
ができる、という効果が得られる。また、パッケージの
損傷を懸念することなく、薄型のパッケージの重ね合わ
せ構造の採用による実装密度の向上を実現することがで
きる、という効果が得られる。
【００３６】また、本発明の半導体装置の製造方法によ
れば、実装基板に対する投影面積を増大させることな
く、重ね合わせ構造の採用による実装密度の向上を実現
することができる、という効果が得られる。また、パッ
ケージの損傷を懸念することなく、薄型のパッケージの
重ね合わせ構造の採用による実装密度の向上を実現する
ことができる、という効果が得られる。
れば、実装基板に対する投影面積を増大させることな
く、重ね合わせ構造の採用による実装密度の向上を実現
することができる、という効果が得られる。また、パッ
ケージの損傷を懸念することなく、薄型のパッケージの
重ね合わせ構造の採用による実装密度の向上を実現する
ことができる、という効果が得られる。
【図１】本発明の一実施例である半導体装置の構成の一
例を示す略側面図である。
例を示す略側面図である。
【図２】本発明の他の実施例である半導体装置の構成の
一例を示す略側面図である。
一例を示す略側面図である。
【図３】本発明の一実施例である半導体装置の製造方法
の一例を示すフローチャートである。
の一例を示すフローチャートである。
【図４】本発明の一実施例である半導体装置の製造方法
の一例を示すフローチャートである。
の一例を示すフローチャートである。
【図５】従来の半導体装置の構成の一例を示す略側面図
である。
である。
【図６】従来の半導体装置の構成の一例を示す略側面図
である。
である。
１ パッケージ ２ リード（外部接続端子） ２Ａ リード（外部接続端子） ２ａ 内側面 ２ｂ 外側面 ３ 半田メッキ ２０ テーパ状リード（外部接続端子） １００ 半導体装置 １００ａ〜１００ｃ 単位要素 ２００ 半導体装置 ２００ａ〜２００ｃ 単位要素
Claims (5)
- 【請求項１】 所望の機能を有する半導体素子を内部に
封止してなるパッケージおよび当該パッケージの外部に
突設された複数の外部接続端子からなる単位要素を、前
記外部接続端子が相互に面接触となるように二段以上重
ね合わせ、前記外部接続端子の前記面接触領域には半田
メッキを施してなることを特徴とする半導体装置。 - 【請求項２】 前記半田メッキのリフロー加熱により、
前記外部接続端子を相互に接合してなることを特徴とす
る請求項１記載の半導体装置。 - 【請求項３】 最下段の前記単位要素における前記外部
接続端子はガルウィング形に成形され、当該最下段の前
記単位要素に重なりあう前記単位要素における前記外部
接続端子は、より下側の前記単位要素の前記外部接続端
子の外側面に面接触するように略Ｌ字形に成形されてな
ることを特徴とする請求項１または２記載の半導体装
置。 - 【請求項４】 前記外部接続端子は、先端側に向かって
幅寸法が漸減するテーパ形状をなしていることを特徴と
する請求項１，２または３記載の半導体装置。 - 【請求項５】 所望の機能を有する半導体素子を内部に
封止してなるパッケージおよび当該パッケージの外部に
突設された複数の外部接続端子からなる単位要素の前記
外部接続端子に半田メッキを施す第１の段階と、前記外
部接続端子が相互に面接触となるように二段以上重ね合
わせる第２の段階と、前記半田メッキのリフロー加熱に
より、前記単位要素における前記外部接続端子を相互に
接合する第３の段階とからなることを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23301693A JPH0794674A (ja) | 1993-09-20 | 1993-09-20 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23301693A JPH0794674A (ja) | 1993-09-20 | 1993-09-20 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0794674A true JPH0794674A (ja) | 1995-04-07 |
Family
ID=16948496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23301693A Pending JPH0794674A (ja) | 1993-09-20 | 1993-09-20 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0794674A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990058460A (ko) * | 1997-12-30 | 1999-07-15 | 김영환 | 스택 칩 패키지 |
| KR100460285B1 (ko) * | 2002-05-10 | 2004-12-08 | 차기본 | 스택 패키지 및 그 제조방법 |
| US8299585B2 (en) | 2004-05-11 | 2012-10-30 | Infineon Technologies Ag | Power semiconductor device |
-
1993
- 1993-09-20 JP JP23301693A patent/JPH0794674A/ja active Pending
Cited By (3)
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|---|---|---|---|---|
| KR19990058460A (ko) * | 1997-12-30 | 1999-07-15 | 김영환 | 스택 칩 패키지 |
| KR100460285B1 (ko) * | 2002-05-10 | 2004-12-08 | 차기본 | 스택 패키지 및 그 제조방법 |
| US8299585B2 (en) | 2004-05-11 | 2012-10-30 | Infineon Technologies Ag | Power semiconductor device |
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