KR100322825B1 - 반도체장치 - Google Patents

반도체장치 Download PDF

Info

Publication number
KR100322825B1
KR100322825B1 KR1020000047727A KR20000047727A KR100322825B1 KR 100322825 B1 KR100322825 B1 KR 100322825B1 KR 1020000047727 A KR1020000047727 A KR 1020000047727A KR 20000047727 A KR20000047727 A KR 20000047727A KR 100322825 B1 KR100322825 B1 KR 100322825B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
lead
leads
suspension
chip
Prior art date
Application number
KR1020000047727A
Other languages
English (en)
Inventor
가지하라유지로
스즈키가즈나리
츠보사키구니히로
스즈키히로미치
미야키요시노리
나이토다카히로
가와이스에오
Original Assignee
가나이 쓰도무
가부시끼가이샤 히다치 세이사꾸쇼
요네야마 사다오
히다치 마이컴시스템가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가나이 쓰도무, 가부시끼가이샤 히다치 세이사꾸쇼, 요네야마 사다오, 히다치 마이컴시스템가부시키가이샤 filed Critical 가나이 쓰도무
Application granted granted Critical
Publication of KR100322825B1 publication Critical patent/KR100322825B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/741—Apparatus for manufacturing means for bonding, e.g. connectors
    • H01L24/743—Apparatus for manufacturing layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29005—Structure
    • H01L2224/29007—Layer connector smaller than the underlying bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205—Shape
    • H01L2224/32052—Shape in top view
    • H01L2224/32055—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/741—Apparatus for manufacturing means for bonding, e.g. connectors
    • H01L2224/743—Apparatus for manufacturing layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/8212—Aligning
    • H01L2224/82148—Aligning involving movement of a part of the bonding apparatus
    • H01L2224/82169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, e.g. nozzle
    • H01L2224/8218—Translational movements
    • H01L2224/82181—Translational movements connecting first on the semiconductor or solid-state body, i.e. on-chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83194—Lateral distribution of the layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8512—Aligning
    • H01L2224/85148—Aligning involving movement of a part of the bonding apparatus
    • H01L2224/85169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head, e.g. capillary or wedge
    • H01L2224/8518—Translational movements
    • H01L2224/85181—Translational movements connecting first on the semiconductor or solid-state body, i.e. on-chip, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/859—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving monitoring, e.g. feedback loop
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49121—Beam lead frame or beam lead device

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Die Bonding (AREA)
  • Wire Bonding (AREA)

Abstract

반도체장치에 관한 것으로서, 리이드프레임의 표준화 및 LSI패키지의 리플로균열 내성의 향상을 실현하기 위해서, 주면 및 주면과 대향하는 이면을 갖고 주면상에는 반도체 집적회로와 여러개의 본딩패드가 형성된 반도체칩; 반도체칩을 지지하고 제1 방향으로 연장하는 제1 서스펜션리이드, 반도체칩을 지지하고 제1 방향과는 다른 제2 방향으로 연장하고 또한 제1 서스펜션리이드와 교차하도록 형성된 제2 서스펜션리이드, 제1 서스펜션리이드와 제2 서스펜션리이드의 교차부를 둘러싸도록 배치되고 또한 각각이 내부리이드부 및 이 내부리이드부와 일체로 형성된 외부리이드부를 갖는 여러개의 리이드를 갖는 리이드프레임; 여러개의 리이드의 내부리이드부와 여러개의 본딩패드의 각각을 전기적으로 접속하는 여러개의 본딩와이어 및; 반도체칩, 여러개의 리이드의 내부리이드부, 제1 및 제2 서스펜션리이드 및 여러개의 본딩와이어를 봉지하는 수지체를 갖고, 반도체칩을 제1 및 제2 서스펜션리이드의 교차부상에 배치하고, 교차부 근방에 있어서의 제1 및 제2 서스펜션리이드의 각각의 폭을 반도체칩의 외측에 위치하는 제1 및 제2 서스펜션리이드의 각각의 폭보다 넓게 형성하고, 반도체칩의 이면을 교차부 근방에 있어서의 제1 및 제2 서스펜션리이드에 접착제에 의해 고정시키는 구성으로 하였다.
이렇게 하는 것에 의해, 리플로균열 내성이 향상된 LSI패키지를 제공할 수 있고, LSI패키지의 소량다품종화에 대응한 리이드프레임을 제공할 수 있으므로 LSI패키지의 제조코스트를 저감할 수 있다는 효과가 얻어진다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체장치에 관한 것으로서, 특히 리이드프레임의 표준화 및 LSI패키지의 리플로균열 내성의 향상에 적용해서 유효한 기술에 관한 것이다.
QFP(Quad Flat Package) 등의 표면실장형 수지봉지장치(Surface Mount Device)의 수지체 즉 LSI패키지는 리플로 납땜공정에 있어서의 패키지균열(수지체 균열)의 발생을 어떻게 억제하는가가 중요한 과제로 되고 있다.
LSI패키지의 수지체가 흡습한 경우, LSI패키지 전체를 가열하는 리플로납땜공정에서의 고온에 기인하는 내부응력에 의해서 수지와 다이패드의 계면 등에 박리가 발생한다. 패키지 균열(package cracking)이라는 것은 이 박리가 다이패드 계면에 결로한 수분의 팽창 즉 수증기압에 의해서 확대되어 수지체가 균열되는 현상이다. 이것에 의해서, 내습성의 열화, 패키지본체의 팽창에 의한 납땜불량이 발생하고 있었다. 또, 이 패키지균열이 반도체칩의 상면에서 발생하면, 와이어절단 등의 심각한 불량을 초래하게 된다.
종래, 수지와 다이패드의 계면 박리를 방지하는 대책으로서는 다이패드의 일부에 관통구멍을 마련하고, 이 관통구멍을 통해서 반도체칩의 이면을 수지와 밀착시키는 방법(일본국 특허공개공보 평성2-83961호)나 다이패드의 이면에 딤플가공(dimpling)을 실시하는 것에 의해서 수지와 다이패드의 접착력을 향상시키는 방법 등이 알려져 있다.
한편, 핀수가 동일하고 칩사이즈가 다른 제품 예를 들면 1품종당 제품수량이 적은 ASIC(Application Specific Integrated Circuit)제품에 있어서도 고밀도실장이 가능한 제품이 요구되고 있으며, 상기 QFP 등의 표면실장형 LSI패키지에 칩을 탑재하는 경향에 있다. 그래서, 종래는 칩사이즈에 대응한 리이드프레임을 작성해서 제품을 제조하고 있었으므로, 그 제조비용의 상승을 초래하고 있었다.
그래서, 생산수량이 적은 각종 칩사이즈의 ASIC에 대응할 수 있는 리이드프레임으로서 '닛케이마이크로디바이시스, 1987년 12월호' pp. 76∼78에는 폴리이미드수지계의 테이프를 다이패드로서 내부리이드에 부착하고 이 테이프상에 반도체칩을 탑재하는 것이 개시되어 있다.
그러나, 최근의 LSI패키지는 패키지본체에서 차지하는 반도체칩의 면적비율이 증가하고 있다. 또, 수지의 두께가 종래보다 매우 얇아지고 있기 때문에, 상술한 대책 즉 다이패드에 관통구멍이나 딤플을 형성하는 방법에서는 패키지 균열의 발생을 유효하게 방지하는 것이 곤란하게 되고 있다.
또, 칩사이즈에 대응한 리이드프레임을 작성하지 않고 종래의 리이드프레임 즉 다이패드의 외형치수(칩탑재면의 면적)가 반도체칩의 외형치수(칩주면 또는 이면의 면적)보다 큰 리이드프레임을 사용하는 것을 검토했지만, 다이패드에 탑재하는 칩의 크기에 상당한 제한이 있다는 것을 알 수 있었다. 즉, 다이패드의 외형치수보다 1∼2㎜이상 작은 반도체칩을 탑재하면, 와이어가 쳐져(늘어져) 다이패드단과 접촉하여 와이어본딩 불량을 일으킨다. 따라서, 비교적 작은 칩은 사용할 수가 없다. 또, 내부리이드선단의 위치가 다이패드에 의해서 제한되며 또한 와이어의 길이에도 제한(와이어길이는 와이어본더의 성능이나 전기적 특성 등에 의해결정되고, 1.0∼5. 0㎜정도가 적당하다)이 있기 때문에 비교적 작은 칩을 사용할 수 없다. 한편, 다이패드의 외형치수까지의 크기의 칩밖에 탑재할 수 없기 때문에 큰 쪽의 칩사이즈도 제한이 생긴다.
또, 상술한 다이패드로서 폴리이미드 수지계의 테이프를 내부리이드에 부착한 것은 칩의 크기에 제한은 없어지지만, 테이프의 열팽창계수가 리이드프레임이나 반도체칩의 그것과 다르기 때문에 납땜리플로 공정에 있어서 상호의 열팽창계수의 차이 때문에 그들의 계면에 박리가 발생하여 패키지균열이 발생한다. 따라서, 계면 박리나 패키지균열을 방지하고 또한 각종 칩사이즈를 탑재할 수 있는 패키지가 필요하다.
본 발명의 목적은 LSI패키지의 리플로균열 내성을 향상시킬 수 있고 LSI의 소량 다품종화에 대응한 리이드프레임을 사용하는 반도체장치를 제공하는 것이다.
도 1은 본 발명의 1실시예인 리이드프레임의 평면도,
도 2는 본 발명의 리이드프레임의 프레스공정을 도시한 평면도,
도 3은 본 발명의 리이드프레임의 프레스공정을 도시한 설명도,
도 4는 본 발명의 리이드프레임의 도금공정을 도시한 평면도,
도 5는 본 발명의 리이드프레임의 다운세트공정을 도시한 설명도,
도 6은 본 발명의 리이드프레임의 다운세트공정을 도시한 평면도,
도 7은 본 발명의 리이드프레임의 테이프 접착공정을 도시한 설명도,
도 8은 본 발명의 리이드프레임의 테이프 접착공정을 도시한 평면도,
도 9는 도 8의 Ⅸ-Ⅸ선에 있어서의 단면도,
도 10은 도 8의 Ⅹ-Ⅹ선에 있어서의 단면도,
도 11a는 리이드프레임의 리이드 절단공정을 도시한 평면도,
도 11b는 도 11a의 ⅩⅠ-ⅩⅠ선에 있어서의 단면도,
도 12는 리이드프레임의 리이드 절단공정을 도시한 평면도,
도 13은 리이드프레임의 접착제 도포공정을 도시한 평면도,
도 14는 리이드프레임의 접착제 도포공정을 도시한 단면도,
도 15는 리이드프레임의 접착제 도포공정을 도시한 평면도,
도 16은 리이드프레임의 접착제 도포공정을 도시한 평면도,
도 17은 리이드프레임의 칩탑재공정을 도시한 단면도,
도 18은 리이드프레임의 칩탑재공정을 도시한 평면도,
도 19는 리이드프레임의 칩탑재공정을 도시한 주요부 확대단면도,
도 20의 (a)∼(c)는 리이드프레임의 칩탑재공정을 도시한 주요부 확대사시도,
도 21은 리이드프레임의 칩탑재공정을 도시한 평면도,
도 22는 리이드프레임의 칩탑재공정을 도시한 단면도,
도 23은 리이드프레임의 칩탑재공정을 도시한 평면도,
도 24는 리이드프레임의 와이어 본딩공정을 도시한 평면도,
도 25는 리이드프레임의 와이어 본딩공정을 도시한 단면도,
도 26은 리이드프레임의 와이어 본딩공정을 도시한 단면도,
도 27은 와이어 본딩장치의 히트스테이지를 도시한 평면도,
도 28a 및 도 28b는 와이어 본딩장치의 히트스테이지를 도시한 단면도,
도 29는 본 발명의 리이드프레임을 사용한 QFP의 평면도,
도 30은 본 발명의 리이드프레임을 사용한 QFP의 단면도,
도 31은 리이드프레임의 다른 실시예를 도시한 주요부 확대평면도,
도 32는 리이드프레임의 다른 실시예를 도시한 주요부 확대평면도.
본원에서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
[1] 본 발명에 관한 반도체장치는 주면 및 상기 주면과 대향하는 이면을 갖는 반도체칩으로서, 상기 주면상에 반도체 집적회로와 여러개의 본딩패드가 형성된 반도체칩; 상기 반도체칩을 지지하기 위한 제1 서스펜션리이드로서 제1 방향으로 연장하는 제1 서스펜션리이드, 상기 반도체칩을 지지하기 위한 제2 서스펜션리이드로서 상기 제1 방향과는 다른 제2 방향으로 연장하고 또한 상기 제1 서스펜션리이드와 교차하도록 형성된 제2 서스펜션리이드, 상기 제1 서스펜션리이드와 상기 제2서스펜션리이드의 교차부를 둘러싸도록 배치되고 또한 각각이 내부리이드부 및 상기 내부리이드부와 일체로 형성된 외부리이드부를 갖는 여러개의 리이드를 갖는 리이드프레임; 상기 여러개의 리이드의 내부리이드부와 상기 여러개의 본딩패드의 각각을 전기적으로 접속하는 여러개의 본딩와이어 및; 상기 반도체칩, 상기 여러개의 리이드의 내부리이드부, 상기 제1 및 제2 서스펜션리이드 및 상기 여러개의 본딩와이어를 봉지하는 수지체를 갖고, 상기 반도체칩은 상기 제1 및 제2 서스펜션리이드의 교차부상에 배치되고, 상기 교차부 근방에 있어서의 상기 제1 및 제2 서스펜션리이드의 각각의 폭은 상기 반도체칩의 외측에 위치하는 상기 제1 및 제2 서스펜션리이드의 각각의 폭보다 넓게 형성되고, 상기 반도체칩의 이면은 상기 교차부 근방에 있어서의 상기 제1 및 제2 서스펜션리이드에 접착제에 의해 고정되어 있는 것을 특징으로 한다.
[2] 또, 본 발명에 관한 반도체장치는 주면 및 상기 주면과 대향하는 이면을 갖는 반도체칩으로서, 상기 주면상에 반도체 집적회로와 여러개의 본딩패드가 형성된 반도체칩; 상기 반도체칩을 탑재하기 위한 칩탑재부, 상기 칩탑재부와 일체로 형성된 여러개의 서스펜션리이드, 상기 칩탑재부를 둘러싸도록 배치되고 또한 각각이 내부리이드부 및 상기 내부리이드부와 일체로 형성된 외부리이드부를 갖는 여러개의 리이드를 갖는 리이드프레임; 상기 여러개의 리이드의 내부리이드부와 대응하는 상기 여러개의 본딩패드를 전기적으로 접속하는 여러개의 본딩와이어 및; 상기 반도체칩, 상기 여러개의 리이드의 내부리이드부, 상기 여러개의 서스펜션리이드 및 상기 여러개의 본딩와이어를 봉지하는 수지체를 갖고, 상기 칩탑재부는 제1 방향으로 연장하는 제1 부분 및 상기 제1 방향과는 다른 제2 방향으로 연장하고 또한 상기 제1 부분과 교차하도록 형성된 제2 부분을 갖고, 상기 칩탑재부의 제1 부분 및 제2 부분의 각각의 폭은 상기 여러개의 서스펜션리이드의 각각의 폭보다 넓고, 상기 칩탑재부의 제1 부분 및 제2 부분의 각각의 양끝부는 상기 여러개의 서스펜션리이드에 접속되고, 상기 칩탑재부의 제1 부분과 제2 부분의 교차부는 상기 반도체칩의 중도부에 배치되고, 상기 칩탑재부의 제1 부분 및 제2 부분의 각각의 양끝부는 상기 반도체칩의 주변부에 배치되고, 상기 반도체칩은 상기 중도부 및 상기 주변부에 있어서 상기 칩탑재부에 접착제에 의해 고정되어 있는 것을 특징으로 한다.
상술한 수단에 의하면, 다이패드의 외형치수를 그 위에 탑재할 반도체칩의 그것보다 작게 하고 또한 다이패드상에 탑재할 반도체칩의 외형치수에 따라서 리이드의 선단을 소정의 길이로 절단할 수 있도록 한 것에 의해서, 외형치수가 매우 넓은 범위에 걸쳐 다른 각종 반도체칩에서 공용할 수 있기 때문에 LSI패키지의 소량다품종화에 대응한 리이드프레임을 제공할 수가 있다.
더욱 상세하게 설명하면, 종래의 리이드프레임 즉 다이패드의 외형치수가 칩사이즈보다 큰 리이드프레임을 사용하는 경우, 상술한 바와 같이 매우 좁은 범위(탭외형에서 칩단까지가 1∼2㎜)의 사이즈의 칩만을 공용할 수 있으므로, 내부리이드선단을 절단할 필요가 없다. 이에 대해서, 본 발명의 리이드프레임은 다이패드가 칩사이즈보다 작기 때문에 넓은 범위(본원에서 설명하는 리이드프레임에서는 5∼15㎟의 칩)의 사이즈의 칩을 공용할 수 있으므로, 와이어길이의 제한에 맞춰 내부리이드 선단위치를 변경할 필요가 있는 경우에도 충분히 대응할 수 있다.
또, LSI패키지의 소량다품종화에 대응한 리이드프레임을 제공할 수 있음과 동시에, 다이패드의 외형치수를 반도체칩의 외형치수보다 작게 하고 있으므로 다이패드상에 탑재된 반도체칩 주변부의 이면이 수지와 접착한다. 그리고, 반도체칩(실리콘)과 수지의 계면의 접착력은 다이패드(금속)와 수지의 계면의 접착력보다 크기 때문에, 다이패드와 수지의 계면에 수분이 침입하는 것을 방지할 수 있어 LSI패키지를 납땜리플로에 의해서 기판에 실장할 때의 패키지균열을 억제할 수 있다.
도 1은 본 발명의 1실시예인 QFP의 제조에 사용되는 리이드프레임의 평면도이다.
리이드프레임(1)의 중도부(중앙부)에는 주면에 집적회로 및 본딩패드가 형성된 반도체칩(2)를 탑재하기 위한 원형의 다이패드(3)이 형성되어 있다. 다이패드(3)은 4개의 서스펜션(지지용) 리이드(4)에 의해서 지지되어 있다. 다이패드(3)의 칩탑재면의 면적은 그 위에 탑재되는 반도체칩(2)의 주면의 면적보다 작게 설정되어 있다는 것이 특징이다.
다이패드(3)의 주위에는 여러개의 리이드(5)가 다이패드(3)을 둘러싸도록 배치되어 있다. 서스펜션리이드(4)의 폭이 넓은 부분 및 리이드(5)의 중도부에는 절연성의 얇은 합성수지막으로 이루어지는 테이프(6)이 틀형상으로 형성되어 접착되어 있다. 이 테이프(6)의 외측에는 리이드(5)의 지지와 몰드시에 있어서의 수지의 흘러나옴(오버플로) 방지를 겸한 댐바(7)이 틀형상으로 각 리이드(5) 사이를 연결하도록 형성되어 있다.
리이드프레임(1)의 최외주부(가장 바깥쪽 둘레부)는 단위프레임을 여러개 연결하고 있는 외부프레임(8) 및 각 리이드프레임 사이를 분리하도록 형성되어 있는 내부프레임(9)로 이루어지고, 외부프레임(8)의 일부에는 리이드프레임(1)을 몰드금형에 위치결정할 때의 가이드로 되는 가이드구멍(10)이 마련되어 있다.
리이드프레임(1)을 구성하는 상기 다이패드(3), 서스펜션리이드(4), 리이드(5), 댐바(7), 외부프레임(8) 및 내부프레임(9)는 42합금이나 동 등의 도전재료로 이루어진다. 리이드(5)의 일부에서 나중에 수지로 봉지되는 내부리이드부(5a)의 선단에는 Ag도금이 실시되어 있다. 도시하지는 않지만, 리이드프레임(1)은 이들 각 부로 구성되는 단위프레임을 1방향으로 여러개 연결해서 마련한 구성으로 되어 있다.
다음에, 상기 리이드프레임(1)의 제조방법의 1예를 도 2∼도 10을 사용해서 설명한다.
우선, 도 2에 도시한 바와 같이 후프(hoop)재를 프레스가공해서 다이패드(3), 서스펜션리이드(4), 리이드(5)(내부리이드부(5a), 외부리이드부(5b)로 이루어진다), 댐바(7), 외부프레임(8), 내부프레임(9) 및 가이드구멍(10)을 일체로 형성한다. 1예로서 후프재는 판두께 0. 15㎜정도의 42합금으로 이루어진다. 또, 다이패드(3)의 직경은 3㎜정도, 서스펜션리이드(4)의 폭은 0. 3㎜ 정도이다. 내부리이드부(5a) 사이의 피치는 가공한계를 고려해서, 예를 들면 132핀의 리이드프레임에서는 약 0. 22㎜, 168핀에서는 0. 25㎜이다. 또, 다이패드(3)의 중심에서 내부리이드부(5a)의 선단까지의 거리는 최대 132핀에서 약 5㎜, 168핀에서 약 6. 2㎜이다.
상기의 각 부를 프레스로 형성하는 경우에는 도 3에 도시한 바와 같이 절단개소의 이면측에 버르(burr)(11)이 생긴다. 본 실시예의 리이드프레임(1)은 다이패드(3)의 면적이 그 위에 탑재되는 반도체칩(2)의 면적보다 작기 때문에, 다이패드(3)의 칩탑재면에 버르(11)이 생기면 반도체칩(2)를 접착할 수 없게 된다. 따라서, 다이패드(3)을 프레스가공할 때에는 칩탑재면을 위로 향하게해서 위에서 천공(펀칭)하여 버르(11)이 칩탑재면과는 반대의 이면에 생기도록 한다.
한편, 내부리이드부(5a)의 선단은 와이어본딩시에 버르(11)이 하측에 있으면, 와이어가 본딩되기 어려워 본딩불량이 발생하는 경우가 있다. 따라서, 내부리이드부(5a)를 프레스가공할 때에는 본딩면을 아래로 향하게해서 위에서 천공하여 버르(11)이 와이어본딩면측에 생기도록 한다.
다음에, 도 4에 도시한 바와 같이 내부리이드부(5a)의 와이어본딩영역(32)에 Ag 도금을 실시한다. 후술하는 바와 같이, 본 실시예의 리이드프레임(1)은 다이패드(3)상에 탑재하는 반도체칩(2)의 외형치수에 따라서 리이드(5)의 선단을 소정의 길이로 절단해서 사용하기 때문에, 종래의 리이드프레임에 비해 Ag도금을 실시하는 영역의 면적을 크게 하고 있다. 예를 들면, 종래의 경우에는 와이어본딩 오차, 도금층 형성시의 오차를 고려해서 내부리이드 선단으로부터의 거리가 1㎜정도의 범위이면 좋았지만, 본 발명에서는 제1 절단, 제2 절단을 고려하면 1. 5∼2㎜이상 필요하다.
다음에, 리이드프레임(1)의 다운세트가공을 실행한다. 다운세트가공은 도5에 도시한 바와 같이 프레스틀(12)를 사용해서 서스펜션리이드(4)의 중도부(도 5의 S로 표시한 부분)를 아래쪽으로 구부리는 것에 의해서, 수평방향에서 본 다이패드(3)의 높이를 리이드(5)의 높이보다 낮게 하는 작업이다. 즉, 다이패드(3)의 칩탑재면측과 내부리이드부(5a)의 와이어본딩면을 제1 면으로 하고 제1 면과 대향하는 면을 제2 면으로 하면, 다이패드(3)의 제1 면이 내부리이드부(5a)의 제1 면보다 제2 면측에 위치하도록 가공하고 있다.
도 6은 다운세트가공을 실시한 리이드프레임(1)의 평면도이다. 1예로서 다이패드(3)의 중심에서 각 서스펜션리이드(4)의 다운세트위치(S)까지의 거리는 8. 5∼9. 0㎜정도이며, 다운세트량(다이패드(3)의 주면에서 리이드(5)의 주면까지의 높이)은 0. 2㎜정도이다.
상기의 다운세트가공을 실시하는 것에 의해서 반도체칩(2)를 탑재한 리이드프레임(1)을 몰드금형에 장착해서 패키지를 성형할 때, 반도체칩(2)의 상면측과 다이패드(3)의 하면측에서 수지의 두께를 거의 동일하게 할 수 있다.
다음에, 다이패드(3)을 지지하는 서스펜션리이드(4)의 중도부 서스펜션리이드(4)의 폭이 넓게 되어 있는 부분) 및 내부리이드(5a)에 테이프(6)을 접착한다.
테이프(6)의 접착은 도 7에 도시한 바와 같이, 히트스테이지(heat stage)(13)상에 탑재한 리이드프레임(1)상에 테이프(6)을 위치결정하고, 위쪽에서 공구(14)를 압착해서 실행한다.
1예로서 테이프(6)은 외형치수 18. 5㎜×18. 5㎜정도, 폭 1. 5㎜정도, 두께 0. 05㎜정도의 폴리이미드수지로 이루어지는 막(6a)의 한쪽면에 아크릴수지계의 접착제(6b)를 두께 0. 02㎜정도 도포한 구성으로 되어 있다.
도 8은 테이프(6)을 접착한 리이드프레임(1)의 평면도, 도 9는 도 8의 Ⅸ-Ⅸ선에 있어서의 단면도, 도 10은 도 8의 Ⅹ-Ⅹ선에 있어서의 단면도이다. 테이프(6)의 접착면적을 확보하기 위해서, 도 8에 도시한 바와 같이 서스펜션리이드(4)의 중도부는 다른 부분보다 폭을 넓게 하고 있다(서스펜션리이드(4)의 폭이 넓은 부분).
서스펜션리이드(4)의 중도부에 테이프(6) 즉 절연성 막을 접착해서 다이패드(3)을 고정시키는 것에 의해, 반도체칩(2)를 탑재한 리이드프레임(1)을 몰드금형에 장착해서 패키지를 성형할 때 용융수지의 유동에 의한 다이패드(3)의 변동을 방지할 수 있으므로, 반도체칩(2)의 상면측과 다이패드(3)의 하면측에서 용융수지의 유속이 거의 동일하게 되어 관통보이드 등의 성형불량을 방지할 수가 있다.
이와 같이 해서 얻어지는 실시예의 리이드프레임(1)은 다이패드(3)의 칩탑재면의 면적이 그 위에 탑재되는 반도체칩(2)의 주면 또는 상기 주면과 대향하는 이면의 면적보다 작으므로, 외형치수가 다른 반도체칩을 탑재하는 것이 가능하다. 또, 리이드(5)의 선단을 절단해서 리이드(5)를 짧게 하는 것에 의해서, 더욱 큰 면적의 반도체칩(2a) 또는 (2b)를 탑재할 수도 있다.
도 11a는 큰 면적 즉 도 1중에 2점쇄선으로 표시되는 반도체칩보다 큰 면적의 반도체칩(2a)를 탑재하기 위해 리이드(5)의 선단을 절단한 리이드프레임(1a)의 평면도이고, 도 11b는 도 11a의 ⅩⅠ-ⅩⅠ선에 있어서의 단면도이다. 도 11a중의 점선은 절단전의 리이드(5)의 선단위치를 나타내고 있다. 도 12는 리이드(5)의 선단을 또 절단한 리이드프레임(1b)의 평면도이다. 이 경우에는 반도체칩(2a)보다 더욱 큰 면적의 반도체칩(2b)를 탑재할 수 있다.
이와 같이 해서, 예를들면 다이패드(3)의 직경이 3㎜정도인 경우는 외형치수가 5㎜×5㎜정도에서 15㎜×15㎜정도의 범위까지의 각종 반도체칩을 탑재할 수 있다. 리이드(5)의 절단은 프레스로 실행하지만 와이어본딩영역(32)에 실시한 Ag도금의 박리를 방지하기 위해 와이어본딩영역(32)를 아래로 향해서 실행한다. 따라서, 도 11b에 도시한 바와 같이 내부리이드부(5a)의 선단은 위쪽으로 향하도록 성형된다.
다음에 상기 리이드프레임(1)을 사용한 QFP의 제조방법의 1예를 도 13∼도 30을 사용해서 설명한다.
우선, 도 13에 도시한 바와 같이, 리이드프레임(1)의 다이패드(3)상에 반도체칩(2)를 접착하기 위한 접착제(15)를 도포한다. 또, 도 13에는 리이드(5)의 선단을 절단하고 있지 않은 리이드프레임(1)을 도시하고 있지만, 큰 면적의 반도체칩(2a) 또는 (2b)를 탑재하는 경우는 다이패드(3)상에 접착제(15)를 도포하는 공정에 전에 미리 리이드(5)의 선단을 소정의 길이로 절단해 둔다. 즉, 리이드프레임(1a) 또는 (1b)를 형성해 둔다. 리이드선단의 절단(커트)은 칩이 탑재되는 경우에 그 칩외주부와 내부리이드부(5a)의 선단이 접속하지 않은 거리 이상(예를들면 0.5㎜이상)떨어져 있는 위치를 고려해서 실행한다.
접착제(15)의 도포는 도 14에 도시한 바와 같이 스테이지(16)상에 탑재한 리이드프레임(1)의 다이패드(3)상에 디스펜서(17)을 사용해서 접착제(15)를 적하하는것에 의해 실행한다. 접착제(15)는 1예로써 열경화성의 에폭시수지에 Ag분말을 혼입시킨 것으로 이루어진다. 또, 도면중의 (18)은 노즐, (19)는 실린지(sylinge)이다. 다이패드(3)의 크기는 접착제(15)가 도포되는 분만큼이면 좋다.
상기 리이드프레임(1)은 다이패드(3)의 면적이 작으므로, 접착제(15)를 다이패드(3)의 주면의 1점에 도포하는 것만으로 좋다. 그 때문에 다이패드의 면적이 큰 종래의 리이드프레임에 비하면 사용하는 노즐(18)의 구조가 간단하게 되고, 또한 접착제(15)의 도포도 단시간에 실행할 수 있다는 이점이 있다.
도 15에 도시한 바와 같이 다이패드(3)의 주위에 서스펜션리이드(4)보다도 어느정도 폭이 넓은 소(小)패드(또는 접착제 도포부라고도 한다)(20)을 형성하고, 다이패드(3) 및 소패드(20)의 각각의 주면상에 접착제(15)를 도포하도록 해도 좋다.
이와 같이 하면 충분한 접착강도를 얻을 수 있으므로 다이패드(3)상에서 반도체칩(2)가 회전어긋남을 일으키는 불합리를 방지할 수 있다. 또, 소패드(20)(접착제 도포부)을 형성한 것에 의해 실질적으로 서스펜션리이드(4)의 강성이 증대하므로 반도체칩(2)를 탑재한 리이드프레임(1)을 몰드금형에 장착해서 패키지를 성형할 때 용융수지의 유동에 의한 다이패드(3)의 변동을 방지할 수 있다.
상기 소패드(20)은 도 16에 도시한 바와 같이 각각의 서스펜션리이드(4)의 도중, 예를들면 다이패드(3)과 중도부S 사이에 형성해도 좋다. 이 경우도 상기한 것과 동일한 효과를 얻을 수 있다.
다음에 도 17에 도시한 바와 같이, 접착제(15)를 도포한 다이패드(3)상에 콜릿(collet)(21)을 사용해서 반도체칩(2)를 위치결정한다. 1예로써, 반도체칩(2)는 외형치수5.34㎜×5.34㎜정도, 두께0.4㎜정도의 실리콘단결정으로 이루어진다.
도 18은 다이패드(3)을 지지하는 서스펜션리이드(4)의 일부에 V홈(22)를 형성한 리이드프레임(1)의 평면도이다. 이 V홈(22)는 다이패드(3) 상에 반도체칩(2)를 정확하게 위치결정하기 위한 눈금으로써 이용되는 것으로써, 도 19에 그 단면을 확대해서 도시한 바와 같이 각 서스펜션리이드(4)의 주면상에 일정한 간격을 두고 여러개 형성된다.
그리고, 다이패드(3)상에 반도체칩(2)를 위치결정할 때에는 도 20의 (a)∼(c)에 도시한 바와 같이, 리이드프레임(1)의 위쪽에서 카메라(도시하지 않음) 등을 사용해서 V홈(22)의 위치를 검출하고, 그 정보에 따라서 각종 외형치수의 반도체칩(2)를 정확한 위치로 이동시킨다.
또, 도 21에 도시한 바와 같이 각 서스펜션리이드(4)의 도중, 즉 다이패드(3)과 중도부S 사이에 여러개의 돌기(23)을 일정한 간격으로 형성하고, 이것을 다이패드(3)상에 반도체칩(2)를 위치결정하기 위한 눈금으로써 이용해도 좋다. 이들 V홈(22)나 돌기(23)은 다이패드(3)상에 반도체칩(2)를 위치결정한 후의 외관검사공정에서 이용할 수도 있다.
다음에, 도 22에 도시한 바와 같이, 다이패드(3)상에 반도체칩(2)를 위치결정한 리이드프레임(1)을 히트스테이지(24)상에서 가열해서 접착제(15)를 경화시킨다.
1예로서 가열조건은 200∼250℃, 30초∼1분정도이다.
또, 접착제(15)의 경화는 오븐을 사용해서 실행할 수도 있다.
도 23은 다이패드(3)상에 반도체칩(2)를 탑재하는 공정이 완료한 리이드프레임(1)의 평면도이다.
다음에 도 24∼도 26에 도시한 바와 같이, 다이패드(3)상에 탑재된 반도체칩(2)의 본딩패드(25)와 리이드(5)사이를 Au의 와이어(26)에 의해 본딩하여 전기적으로 접속한다. 도 25는 내부리이드부(5a)와 반도체칩(2)의 접속관계를 도시한 단면도, 도 26은 서스펜션리이드(4)와 반도체칩(2)의 관계를 도시한 단면도이다.
도 24에 도시한 바와 같이, 본 실시예의 리이드프레임(1)은 반도체칩(2)의 각 변을 따라서 리이드(5)의 선단을 V자형상으로 배열하고 있다(반도체칩(2)의 코너부 근방의 즉 서스펜션리이드(4)에 가까운 쪽의 리이드(5)를 길게 하고, 각 변중도부 근방의 즉 서스펜션리이드(4)로부터 먼곳에 위치하는 리이드(5)를 짧게 하고 있다). 이것에 의해 와이어(26)의 길이가 모든 본딩패드(25)와 리이드(5)사이에서 거의 동일하게 되므로 와이어의 길이를 변경할 필요가 없어 와이어본딩작업이 용이하게 된다.
도 27은 본 실시예에서 사용하는 와이어본딩장치의 히트스테이지(27)의 주면을 도시한 평면도이다. 이 히트스테이지(27)의 주면에는 리이드프레임(1)의 다이패드(3)과 서스펜션리이드(4)의 일부(상기 다운세트위치(S)보다 내측 부분)가 끼워넣어지는 릴리이프홈(28)이 형성되어 있다.
히트스테이지(27)의 주면에 상기와 같은 릴리이프홈(28)을 형성한 것에 의해 도 28에 도시한 바와 같이 다이패드(3)상에 큰 면적의 반도체칩(2b)를 탑재한 리이드프레임(1)(도 28(a))에서도 작은 면적의 반도체칩(2)를 탑재한 리이드프레임(1)(도 28(b))에서도 와이어본딩이 가능하게 되므로, 반도체칩(2)의 외형치수가 바뀔때마다 히트스테이지(27)을 교환하는 수고가 불필요하게 된다. 또, 도 28a중의 t1은 리이드프레임(1)의 판두께(본 실시예에서는 0.15㎜정도)를 나타내고, t2는 다이패드(3)의 다운세트량(본 실시예에서는 0.2㎜정도)를 나타내고 있다. 와이어의 길이는 본딩패드에서 내부리이드부(5a)의 본딩점까지의 직선거리로 1.0∼5.0㎜정도이다.
다음에 상기 리이드프레임(1)을 몰드금형에 장착하고, 도 29 및 도 30에 도시한 바와 같이 반도체칩(2), 다이패드(3), 내부리이드부(5a) 및 와이어(26)을 에폭시수지 등으로 몰드하는 것에 의해 패키지본체(29)를 성형한 후 리이드프레임(1)이 불필요한 장소, 즉 패키지본체(29)의 외부에 노출된 댐바(7), 외부프레임(8) 및 내부프레임(9) 등을 프레스로 절단제거하고, 마지막으로 패키지본체(29)의 외부에 노출된 리이드(5)를 소정의 형상으로 성형하는 것에 의해 QFP형의 표면실장형 반도체장치(30)이 완성된다. 그후, 배선기판(34)상에 리플로납땜법으로 QFP형 표면실장형 LSI를 실장한다. (33)은 리이드(5)를 탑재하는 랜드패드, (36)은 땜납이다.
본 실시예의 리이드프레임(1)을 사용해서 제조된 QFP(30)은 다이패드(3)의면적이 그 위에 탑재된 반도체칩(2)의 면적보다도 작으므로, 반도체칩(2)의 주변부의 이면이 봉지수지와 밀착되어 있다.
이것에 의해 봉지수지와 다이패드(3)의 계면은 접착이 강력하므로, 수분이 침입하더라도 리플로납땜공정의 고온에 기인하는 수분팽창에 의한 상기 계면의 박리를 억제할 수 있어 리플로균열 내성이 향상된 QFP(30)을 제공할 수 있다.
또, 본 실시예의 리이드프레임(1)은 외형치수가 다른 각종 반도체칩(2)를 탑재할 수 있으므로, 외형치수가 다른 반도체칩마다 리이드프레임을 작성하는 수고가 불필요하게 된다. 이것에 의해 리이드프레임(1)을 표준화할 수 있으므로, 그 제조코스트가 저감되어 QFP(30)을 저가로 제공할 수 있다.
또, 본 실시예의 리이드프레임(1)은 다이패드(3)의 외형치수를 작게한 것에 의해, 반도체칩(2)를 다이패드(3)상에 탑재할 때 사용하는 접착제(15)의 사용량을 적게할 수 있으므로, 이 점에서도 QFP(30)을 저가로 제공할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니며, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.
다이패드의 형상은 원형에 한정되지 않고 칩의 다이패드로의 접착강도나 접착제의 최저 도포영역을 확보하고 있으면 예를들면 직사각형이라도 좋다. 또, 도 31에 도시한 바와 같이, 칩(2)의 면적보다도 작은 면적의 다이패드(3)의 일부에 관통구멍(31)을 형성하고, 반도체칩(2)와 수지의 접착면적을 더욱 크게 하는 것에 의해 리플로균열 내성을 더욱 향상시킬 수 있다.
또, 도 32에 도시한 바와 같이, 4개의 서스펜션리이드(4)가 교차하는 부분의 폭을 넓게 형성하고, 이 부분을 다이패드(3)으로써 이용해도 좋다.
상기 실시예에서는 QFP의 제조리이드프레임에 본 발명을 적용한 경우에 대해서 설명했지만, 표면실장형 LSI패키지의 조립에 사용하는 리이드프레임 전반에 적용할 수 있다. 또, DIP(Dual Inline Package)와 같은 핀삽입형 LSI패키지의 제조에 사용하는 리이드프레임에 적용할 수도 있다.
본원에서 개시되는 발명중 대표적인 것에 의해서 얻을 수 있는 효과를 간단히 설명하면 다음과 같다.
[1] 본 발명에 의하면 리플로균열 내성이 향상된 LSI패키지를 제공할 수 있다.
[2] 본 발명에 의하면 LSI패키지의 소량다품종화에 대응한 리이드프레임을 제공할 수 있으므로, LSI패키지의 제조코스트를 저감할 수 있다.

Claims (10)

  1. 주면 및 상기 주면과 대향하는 이면을 갖는 반도체칩으로서, 상기 주면상에 반도체 집적회로와 여러개의 본딩패드가 형성된 반도체칩;
    상기 반도체칩을 지지하기 위한 제1 서스펜션리이드로서 제1 방향으로 연장하는 제1 서스펜션리이드, 상기 반도체칩을 지지하기 위한 제2 서스펜션리이드로서 상기 제1 방향과는 다른 제2 방향으로 연장하고 또한 상기 제1 서스펜션리이드와 교차하도록 형성된 제2 서스펜션리이드, 상기 제1 서스펜션리이드와 상기 제2 서스펜션리이드의 교차부를 둘러싸도록 배치되고 또한 각각이 내부리이드부 및 상기 내부리이드부와 일체로 형성된 외부리이드부를 갖는 여러개의 리이드를 갖는 리이드프레임;
    상기 여러개의 리이드의 내부리이드부와 상기 여러개의 본딩패드의 각각을 전기적으로 접속하는 여러개의 본딩와이어 및;
    상기 반도체칩, 상기 여러개의 리이드의 내부리이드부, 상기 제1 및 제2 서스펜션리이드 및 상기 여러개의 본딩와이어를 봉지하는 수지체를 갖고,
    상기 반도체칩은 상기 제1 및 제2 서스펜션리이드의 교차부상에 배치되고,
    상기 교차부 근방에 있어서의 상기 제1 및 제2 서스펜션리이드의 각각의 폭은 상기 반도체칩의 외측에 위치하는 상기 제1 및 제2 서스펜션리이드의 각각의 폭보다 넓게 형성되고,
    상기 반도체칩의 이면은 상기 교차부 근방에 있어서의 상기 제1 및 제2 서스펜션리이드에 접착제에 의해 고정되어 있는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서,
    상기 제1 방향과 제2 방향은 직각으로 교차하고 있는 것을 특징으로 하는 반도체장치.
  3. 제2항에 있어서,
    상기 수지체는 사각형상이고, 상기 여러개의 리이드의 외부리이드는 상기 수지체의 4변에서 외측으로 돌출하고, 상기 제1 및 제2 서스펜션리이드는 상기 교차부에서 상기 수지체의 4개의 코너부를 향해 연장하고 있는 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서,
    상기 반도체칩의 이면의 일부가 상기 제1 및 제2 서스펜션리이드의 교차부에 접속되고, 상기 반도체칩의 이면의 그밖의 부분은 상기 수지체와 접촉하고 있는 것을 특징으로 하는 반도체장치.
  5. 제4항에 있어서,
    상기 반도체칩은 사각형상이고, 상기 교차부 근방의 상기 제1 및 제2 서스펜션리이드의 폭이 넓은 부분은 상기 반도체칩의 이면의 중심부에서 상기 반도체칩의4개의 코너부를 향해 연장하고 있는 것을 특징으로 하는 반도체장치.
  6. 주면 및 상기 주면과 대향하는 이면을 갖는 반도체칩으로서, 상기 주면상에 반도체 집적회로와 여러개의 본딩패드가 형성된 반도체칩;
    상기 반도체칩을 탑재하기 위한 칩탑재부, 상기 칩탑재부와 일체로 형성된 여러개의 서스펜션리이드, 상기 칩탑재부를 둘러싸도록 배치되고 또한 각각이 내부리이드부 및 상기 내부리이드부와 일체로 형성된 외부리이드부를 갖는 여러개의 리이드를 갖는 리이드프레임;
    상기 여러개의 리이드의 내부리이드부와 대응하는 상기 여러개의 본딩패드를 전기적으로 접속하는 여러개의 본딩와이어 및;
    상기 반도체칩, 상기 여러개의 리이드의 내부리이드부, 상기 여러개의 서스펜션리이드 및 상기 여러개의 본딩와이어를 봉지하는 수지체를 갖고,
    상기 칩탑재부는 제1 방향으로 연장하고 있는 제1 부분 및 상기 제1 방향과는 다른 제2 방향으로 연장하고 또한 상기 제1 부분과 교차하도록 형성된 제2 부분을 갖고,
    상기 칩탑재부의 제1 부분 및 제2 부분의 각각의 폭은 상기 여러개의 서스펜션리이드의 각각의 폭보다 넓고,
    상기 칩탑재부의 제1 부분 및 제2 부분의 각각의 양끝부는 상기 여러개의 서스펜션리이드에 접속되고,
    상기 칩탑재부의 제1 부분과 제2 부분의 교차부는 상기 반도체칩의 중앙부에배치되고,
    상기 칩탑재부의 제1 부분 및 제2 부분의 각각의 양끝부는 상기 반도체칩의 주변부에 배치되고,
    상기 반도체칩은 상기 중앙부 및 상기 주변부에 있어서 상기 칩탑재부에 접착제에 의해 고정되어 있는 것을 특징으로 하는 반도체장치.
  7. 제6항에 있어서,
    상기 제1 방향과 제2 방향은 직각으로 교차하고 있는 것을 특징으로 하는 반도체장치.
  8. 제7항에 있어서,
    상기 수지체는 사각형상이고, 상기 여러개의 리이드의 외부리이드는 상기 수지체의 4변에서 외측으로 돌출하고, 상기 여러개의 서스펜션리이드는 상기 칩탑재부의 제1 및 제2 부분의 각각의 양끝부에서 상기 수지체의 4개의 코너부를 향해 연장하고 있는 것을 특징으로 하는 반도체장치.
  9. 제6항에 있어서,
    상기 반도체칩의 이면의 일부가 상기 칩탑재부의 제1 부분 및 제2 부분에 접착되고, 상기 반도체칩의 이면의 그 이외의 부분은 상기 수지체와 접촉하고 있는 것을 특징으로 하는 반도체장치.
  10. 제9항에 있어서,
    상기 반도체칩은 사각형상이고, 상기 칩탑재부의 제1 및 제2 부분의 각각의 양끝부는 상기 반도체칩의 이면의 4개의 코너부 근방에 배치되어 있는 것을 특징으로 하는 반도체장치.















KR1020000047727A 1992-03-27 2000-08-18 반도체장치 KR100322825B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP1992-071116 1992-03-27
JP7111692 1992-03-27
JP32009892 1992-11-30
JP1992-320098 1992-11-30

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1019930004078A Division KR100552353B1 (ko) 1992-03-27 1993-03-17 리이드프레임및그것을사용한반도체집적회로장치와그제조방법

Publications (1)

Publication Number Publication Date
KR100322825B1 true KR100322825B1 (ko) 2002-03-18

Family

ID=26412246

Family Applications (13)

Application Number Title Priority Date Filing Date
KR1019930004078A KR100552353B1 (ko) 1992-03-27 1993-03-17 리이드프레임및그것을사용한반도체집적회로장치와그제조방법
KR1020000047727A KR100322825B1 (ko) 1992-03-27 2000-08-18 반도체장치
KR1020000047726A KR100693241B1 (ko) 1992-03-27 2000-08-18 반도체장치
KR1020050087296A KR100548093B1 (ko) 1992-03-27 2005-09-20 반도체 장치의 제조 방법
KR1020050087297A KR100548091B1 (ko) 1992-03-27 2005-09-20 반도체 장치
KR1020050087298A KR100548092B1 (ko) 1992-03-27 2005-09-20 반도체 장치
KR1020060099265A KR100753749B1 (ko) 1992-03-27 2006-10-12 반도체 집적 회로 장치 및 그 제조 방법
KR1020060099270A KR100753751B1 (ko) 1992-03-27 2006-10-12 반도체 집적 회로 장치
KR1020060099264A KR100753750B1 (ko) 1992-03-27 2006-10-12 반도체 집적 회로 장치의 제조 방법
KR1020060099274A KR100680668B1 (ko) 1992-03-27 2006-10-12 반도체 집적 회로 장치
KR1020060099269A KR100862439B1 (ko) 1992-03-27 2006-10-12 반도체 집적 회로 장치
KR1020070032288A KR100730259B1 (ko) 1992-03-27 2007-04-02 반도체 집적 회로 장치
KR1020080028197A KR20080031248A (ko) 1992-03-27 2008-03-27 반도체 집적 회로 장치

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1019930004078A KR100552353B1 (ko) 1992-03-27 1993-03-17 리이드프레임및그것을사용한반도체집적회로장치와그제조방법

Family Applications After (11)

Application Number Title Priority Date Filing Date
KR1020000047726A KR100693241B1 (ko) 1992-03-27 2000-08-18 반도체장치
KR1020050087296A KR100548093B1 (ko) 1992-03-27 2005-09-20 반도체 장치의 제조 방법
KR1020050087297A KR100548091B1 (ko) 1992-03-27 2005-09-20 반도체 장치
KR1020050087298A KR100548092B1 (ko) 1992-03-27 2005-09-20 반도체 장치
KR1020060099265A KR100753749B1 (ko) 1992-03-27 2006-10-12 반도체 집적 회로 장치 및 그 제조 방법
KR1020060099270A KR100753751B1 (ko) 1992-03-27 2006-10-12 반도체 집적 회로 장치
KR1020060099264A KR100753750B1 (ko) 1992-03-27 2006-10-12 반도체 집적 회로 장치의 제조 방법
KR1020060099274A KR100680668B1 (ko) 1992-03-27 2006-10-12 반도체 집적 회로 장치
KR1020060099269A KR100862439B1 (ko) 1992-03-27 2006-10-12 반도체 집적 회로 장치
KR1020070032288A KR100730259B1 (ko) 1992-03-27 2007-04-02 반도체 집적 회로 장치
KR1020080028197A KR20080031248A (ko) 1992-03-27 2008-03-27 반도체 집적 회로 장치

Country Status (3)

Country Link
US (3) US5378656A (ko)
JP (17) JP2891607B2 (ko)
KR (13) KR100552353B1 (ko)

Families Citing this family (119)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5451813A (en) * 1991-09-05 1995-09-19 Rohm Co., Ltd. Semiconductor device with lead frame having different thicknesses
KR100552353B1 (ko) * 1992-03-27 2006-06-20 가부시키가이샤 히타치초엘에스아이시스템즈 리이드프레임및그것을사용한반도체집적회로장치와그제조방법
JP2866572B2 (ja) * 1994-02-07 1999-03-08 三菱電機株式会社 半導体製造方法
JPH0878605A (ja) * 1994-09-01 1996-03-22 Hitachi Ltd リードフレームおよびそれを用いた半導体集積回路装置
JP2542795B2 (ja) * 1994-09-22 1996-10-09 九州日本電気株式会社 樹脂封止型半導体装置
US5789280A (en) * 1994-10-11 1998-08-04 Motorola, Inc. Leadframe having secured outer leads, semiconductor device using the leadframe and method of making them
JP2767404B2 (ja) * 1994-12-14 1998-06-18 アナムインダストリアル株式会社 半導体パッケージのリードフレーム構造
US5608260A (en) * 1994-12-30 1997-03-04 International Business Machines Corporation Leadframe having contact pads defined by a polymer insulating film
JP2663897B2 (ja) * 1995-01-26 1997-10-15 日本電気株式会社 リードフレームおよびその製造方法
JPH08204107A (ja) * 1995-01-27 1996-08-09 Rohm Co Ltd 樹脂封止型半導体装置
US5708295A (en) * 1995-04-28 1998-01-13 Matsushita Electronics Corporation Lead frame and method of manufacturing the same, and resin sealed semiconductor device and method of manufacturing the same
TW359880B (en) * 1995-08-30 1999-06-01 Samsung Electronics Co Ltd Method of manufacturing semiconductor chip package
DE19536525B4 (de) * 1995-09-29 2005-11-17 Infineon Technologies Ag Leiterrahmen für integrierte Schaltungen
JPH09153586A (ja) * 1995-12-01 1997-06-10 Texas Instr Japan Ltd 半導体装置、その製造方法、及びリードフレーム
US5917236A (en) * 1995-12-08 1999-06-29 Hewlett-Packard Company Packaging system for field effects transistors
US5672547A (en) * 1996-01-31 1997-09-30 Industrial Technology Research Institute Method for bonding a heat sink to a die paddle
KR100443484B1 (ko) * 1996-02-19 2004-09-18 마츠시타 덴끼 산교 가부시키가이샤 반도체장치및그제조방법
DE19717780A1 (de) * 1996-05-01 1997-11-13 Nat Semiconductor Corp Leiterrahmen für eine Halbleiterkomponente
DE19652395A1 (de) * 1996-06-13 1997-12-18 Samsung Electronics Co Ltd Integrierte Schaltkreisanordnung
KR980006164A (ko) * 1996-06-20 1998-03-30 황인길 패키지와의 몰딩성을 증대시킨 반도체패키지의 리드프레임 탑재판
US5863805A (en) * 1996-07-08 1999-01-26 Industrial Technology Research Institute Method of packaging semiconductor chips based on lead-on-chip (LOC) architecture
DE19629767C2 (de) * 1996-07-23 2003-11-27 Infineon Technologies Ag Anschlußrahmen für Halbleiter-Chips und Halbeiter-Modul
KR100216991B1 (ko) * 1996-09-11 1999-09-01 윤종용 접착층이 형성된 리드 프레임
JP3012816B2 (ja) * 1996-10-22 2000-02-28 松下電子工業株式会社 樹脂封止型半導体装置およびその製造方法
US5939775A (en) * 1996-11-05 1999-08-17 Gcb Technologies, Llc Leadframe structure and process for packaging intergrated circuits
JP2936062B2 (ja) * 1996-11-11 1999-08-23 富士通株式会社 半導体装置の製造方法
JP3535328B2 (ja) * 1996-11-13 2004-06-07 株式会社ルネサステクノロジ リードフレームとこれを用いた半導体装置
TW351008B (en) * 1996-12-24 1999-01-21 Matsushita Electronics Corp Lead holder, manufacturing method of lead holder, semiconductor and manufacturing method of semiconductor
US6692989B2 (en) 1999-10-20 2004-02-17 Renesas Technology Corporation Plastic molded type semiconductor device and fabrication process thereof
KR20040045045A (ko) * 1996-12-26 2004-05-31 가부시키가이샤 히타치세이사쿠쇼 반도체장치
US6001672A (en) * 1997-02-25 1999-12-14 Micron Technology, Inc. Method for transfer molding encapsulation of a semiconductor die with attached heat sink
US6049972A (en) * 1997-03-04 2000-04-18 Tessera, Inc. Universal unit strip/carrier frame assembly and methods
US6687980B1 (en) 1997-03-04 2004-02-10 Tessera, Inc. Apparatus for processing flexible tape for microelectronic assemblies
US6084311A (en) * 1997-05-22 2000-07-04 Micron Technology, Inc. Method and apparatus for reducing resin bleed during the formation of a semiconductor device
KR100235308B1 (ko) * 1997-06-30 1999-12-15 윤종용 2중 굴곡된 타이바와 소형 다이패드를 갖는 반도체 칩 패키지
US6157074A (en) * 1997-07-16 2000-12-05 Hyundai Electronics Industries Co., Ltd. Lead frame adapted for variable sized devices, semiconductor package with such lead frame and method for using same
JP3019821B2 (ja) * 1997-10-22 2000-03-13 日本電気株式会社 半導体装置
JP2904274B2 (ja) * 1997-10-28 1999-06-14 日本電気株式会社 Ｌｓｉパッケージの実装方法
US6008528A (en) * 1997-11-13 1999-12-28 Texas Instruments Incorporated Semiconductor lead frame with channel beam tie bar
US6121674A (en) 1998-02-23 2000-09-19 Micron Technology, Inc. Die paddle clamping method for wire bond enhancement
US6169322B1 (en) * 1998-03-06 2001-01-02 Cypress Semiconductor Corporation Die attach pad adapted to reduce delamination stress and method of using same
US5929520A (en) * 1998-03-10 1999-07-27 General Electric Company Circuit with small package for mosfets
WO1999049512A1 (fr) * 1998-03-20 1999-09-30 Hitachi, Ltd. Dispositif a semi-conducteur et procede de fabrication associe
JP3892139B2 (ja) * 1998-03-27 2007-03-14 株式会社ルネサステクノロジ 半導体装置
US6404067B1 (en) 1998-06-01 2002-06-11 Intel Corporation Plastic ball grid array package with improved moisture resistance
US6201186B1 (en) 1998-06-29 2001-03-13 Motorola, Inc. Electronic component assembly and method of making the same
US6239480B1 (en) 1998-07-06 2001-05-29 Clear Logic, Inc. Modified lead frame for improved parallelism of a die to package
JP2000058735A (ja) * 1998-08-07 2000-02-25 Hitachi Ltd リードフレーム、半導体装置及び半導体装置の製造方法
JP2000077435A (ja) * 1998-08-31 2000-03-14 Hitachi Ltd 半導体装置及びその製造方法
US6977214B2 (en) * 1998-12-11 2005-12-20 Micron Technology, Inc. Die paddle clamping method for wire bond enhancement
SG91808A1 (en) * 1999-02-09 2002-10-15 Inst Of Microelectronics Lead frame for an integrated circuit chip (small window)
US6331728B1 (en) 1999-02-26 2001-12-18 Cypress Semiconductor Corporation High reliability lead frame and packaging technology containing the same
JP2001024132A (ja) * 1999-06-30 2001-01-26 Texas Instr Inc <Ti> 半導体デバイス用変形吸収形リードフレーム
MY133357A (en) * 1999-06-30 2007-11-30 Hitachi Ltd A semiconductor device and a method of manufacturing the same
US6221748B1 (en) * 1999-08-19 2001-04-24 Micron Technology, Inc. Apparatus and method for providing mechanically pre-formed conductive leads
FR2805082B1 (fr) * 2000-02-11 2003-01-31 3D Plus Sa Procede d'interconnexion en trois dimensions et dispositif electronique obtenu par ce procede
JP2001230360A (ja) 2000-02-18 2001-08-24 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP3403699B2 (ja) 2000-05-31 2003-05-06 宮崎沖電気株式会社 半導体装置および半導体装置の製造方法
DE10038120A1 (de) * 2000-08-04 2001-10-18 Infineon Technologies Ag Systemträger zum Verpacken von Halbleiterchips zu elektronischen Bauteilen und Verfahren zur Herstellung von Systemträgern und elektronischen Bauteilen
US7288833B2 (en) * 2000-09-13 2007-10-30 Carsem (M) Sdn. Bhd. Stress-free lead frame
US6867483B2 (en) * 2000-09-13 2005-03-15 Carsen Semiconductor Sdn. Bhd. Stress-free lead frame
JP4523138B2 (ja) 2000-10-06 2010-08-11 ローム株式会社 半導体装置およびそれに用いるリードフレーム
JP2002134847A (ja) * 2000-10-20 2002-05-10 Mitsubishi Electric Corp 半導体装置モジュール用フレームおよびその群
US6479893B2 (en) * 2000-12-04 2002-11-12 Semiconductor Components Industries Llc Ball-less clip bonding
US6700186B2 (en) * 2000-12-21 2004-03-02 Mitsui High-Tec, Inc. Lead frame for a semiconductor device, a semiconductor device made from the lead frame, and a method of making a semiconductor device
US6720207B2 (en) * 2001-02-14 2004-04-13 Matsushita Electric Industrial Co., Ltd. Leadframe, resin-molded semiconductor device including the leadframe, method of making the leadframe and method for manufacturing the device
US6661083B2 (en) 2001-02-27 2003-12-09 Chippac, Inc Plastic semiconductor package
JP2002299540A (ja) 2001-04-04 2002-10-11 Hitachi Ltd 半導体装置およびその製造方法
US6608375B2 (en) 2001-04-06 2003-08-19 Oki Electric Industry Co., Ltd. Semiconductor apparatus with decoupling capacitor
JP2002368156A (ja) * 2001-06-11 2002-12-20 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
US7220615B2 (en) * 2001-06-11 2007-05-22 Micron Technology, Inc. Alternative method used to package multimedia card by transfer molding
US7122884B2 (en) * 2002-04-16 2006-10-17 Fairchild Semiconductor Corporation Robust leaded molded packages and methods for forming the same
KR100861511B1 (ko) * 2002-07-24 2008-10-02 삼성테크윈 주식회사 리이드 프레임과 그것을 구비한 반도체 팩키지 및, 반도체팩키지의 제조 방법
JP2004095572A (ja) * 2002-08-29 2004-03-25 Hitachi Ltd 半導体装置およびその製造方法
US20040042183A1 (en) * 2002-09-04 2004-03-04 Alcaria Vicente D. Flex circuit package
US7135760B2 (en) * 2002-09-30 2006-11-14 St Assembly Test Services Ltd. Moisture resistant integrated circuit leadframe package
US6879028B2 (en) * 2003-02-21 2005-04-12 Freescale Semiconductor, Inc. Multi-die semiconductor package
US6867481B2 (en) * 2003-04-11 2005-03-15 Fairchild Semiconductor Corporation Lead frame structure with aperture or groove for flip chip in a leaded molded package
EP1473763A1 (en) * 2003-04-30 2004-11-03 STMicroelectronics S.r.l. Manufacturing method of a lead frame for power semiconductor electronic devices, separating the leads and downsetting the die pad in one step
JP4055158B2 (ja) 2003-05-28 2008-03-05 ヤマハ株式会社 リードフレーム及びリードフレームを備えた半導体装置
JP2005079181A (ja) * 2003-08-28 2005-03-24 Matsushita Electric Ind Co Ltd リードフレーム、それを用いた樹脂封止型半導体装置およびその製造方法
US20050146057A1 (en) * 2003-12-31 2005-07-07 Khor Ah L. Micro lead frame package having transparent encapsulant
JP4307362B2 (ja) * 2004-11-10 2009-08-05 パナソニック株式会社 半導体装置、リードフレーム及びリードフレームの製造方法
US7192809B2 (en) * 2005-02-18 2007-03-20 Texas Instruments Incorporated Low cost method to produce high volume lead frames
US8536689B2 (en) * 2005-10-03 2013-09-17 Stats Chippac Ltd. Integrated circuit package system with multi-surface die attach pad
US7808087B2 (en) * 2006-06-01 2010-10-05 Broadcom Corporation Leadframe IC packages having top and bottom integrated heat spreaders
JP4757790B2 (ja) * 2006-12-22 2011-08-24 富士通コンポーネント株式会社 半導体素子の実装構造及びプリント回路基板
DE102007021904A1 (de) 2007-02-28 2008-09-04 Osram Opto Semiconductors Gmbh Optoelektronische Vorrichtung mit Gehäusekörper
WO2008114374A1 (ja) * 2007-03-19 2008-09-25 Renesas Technology Corp. 半導体装置及びその製造方法
WO2008130028A1 (ja) 2007-04-19 2008-10-30 Sumitomo Chemical Company, Limited エポキシ組成物
JP2008300587A (ja) * 2007-05-31 2008-12-11 Renesas Technology Corp 半導体装置およびその製造方法
US7847376B2 (en) * 2007-07-19 2010-12-07 Renesas Electronics Corporation Semiconductor device and manufacturing method of the same
JP2009076658A (ja) 2007-09-20 2009-04-09 Renesas Technology Corp 半導体装置及びその製造方法
JP2009099709A (ja) * 2007-10-16 2009-05-07 Nec Electronics Corp 半導体装置
TWI456707B (zh) * 2008-01-28 2014-10-11 Renesas Electronics Corp 半導體裝置及其製造方法
JP5001872B2 (ja) * 2008-02-13 2012-08-15 ルネサスエレクトロニクス株式会社 半導体装置
JP2009231322A (ja) * 2008-03-19 2009-10-08 Renesas Technology Corp 半導体装置の製造方法
CN101685809B (zh) * 2008-09-22 2012-07-04 晶致半导体股份有限公司 半导体封装件及其导线架
JP2010109234A (ja) * 2008-10-31 2010-05-13 Renesas Technology Corp 半導体装置
JP5425461B2 (ja) * 2008-12-26 2014-02-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5068776B2 (ja) * 2009-01-21 2012-11-07 株式会社野毛電気工業 Ｉｃリードフレームのリード検査方法及びその装置
JP5149854B2 (ja) 2009-03-31 2013-02-20 ルネサスエレクトロニクス株式会社 半導体装置
CN101866903B (zh) * 2009-04-20 2013-01-02 日月光半导体制造股份有限公司 开窗型球栅数组封装结构
CN101894761B (zh) * 2009-05-21 2012-07-18 日月光半导体制造股份有限公司 开窗型球栅阵列封装结构的基板及其制造方法
US8492887B2 (en) * 2010-03-25 2013-07-23 Stats Chippac Ltd. Integrated circuit packaging system with leadframe and method of manufacture thereof
JP5569097B2 (ja) 2010-03-29 2014-08-13 富士通セミコンダクター株式会社 半導体装置及びリードフレーム
JP5511487B2 (ja) * 2010-04-26 2014-06-04 ローム株式会社 半導体装置
JP5634149B2 (ja) * 2010-07-16 2014-12-03 ルネサスエレクトロニクス株式会社 半導体装置
US8587099B1 (en) * 2012-05-02 2013-11-19 Texas Instruments Incorporated Leadframe having selective planishing
TW201347135A (zh) * 2012-05-03 2013-11-16 Wintek Corp 線路板
CN103428984A (zh) * 2012-05-14 2013-12-04 联胜（中国）科技有限公司 线路板
JP5994720B2 (ja) * 2013-04-19 2016-09-21 株式会社デンソー 半導体装置、および半導体装置の製造方法
CN103903996B (zh) * 2014-04-14 2016-06-29 中国兵器工业集团第二一四研究所苏州研发中心 一种适应多种不同封装要求的芯片焊盘版图设计方法
US10029327B2 (en) * 2014-10-29 2018-07-24 Western Digital Technologies, Inc. Solder ball jet nozzle having improved reliability
CN104465599B (zh) * 2014-12-19 2018-03-23 日月光封装测试(上海)有限公司 导线框架条及使用该导线框架条的半导体封装体
US9906067B1 (en) 2015-06-30 2018-02-27 Garrity Power Services Llc Apparatus, system and method to wirelessly charge/discharge a battery
DE112016006376B4 (de) 2016-02-08 2024-01-04 Mitsubishi Electric Corporation Halbleitervorrichtung
TWI676252B (zh) * 2018-07-23 2019-11-01 長華科技股份有限公司 導線架及其製造方法
JP7089995B2 (ja) * 2018-09-14 2022-06-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0314262A (ja) * 1989-06-13 1991-01-22 Nec Corp 樹脂封止型半導体装置の製造方法
JPH0467663A (ja) * 1990-07-09 1992-03-03 Nec Kyushu Ltd リードフレーム

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5487023A (en) * 1977-12-22 1979-07-11 Fujitsu Ltd Address setting method for memory unit
JPS5664458A (en) * 1980-07-14 1981-06-01 Hitachi Ltd Metallic body
JPS5795637A (en) 1980-12-04 1982-06-14 Seiko Epson Corp Fixing method for semiconductor chip
JPS5866346A (ja) * 1981-10-16 1983-04-20 Nec Kyushu Ltd 半導体装置
JPS58123743A (ja) * 1982-01-18 1983-07-23 Toshiba Corp リ−ドフレ−ムの側面バリ取り方法
JPS593779A (ja) 1982-06-29 1984-01-10 Fujitsu Ltd 磁気バブルチツプの実装方法
JPS5992535A (ja) * 1982-11-18 1984-05-28 Toshiba Corp 半導体装置
US4534105A (en) * 1983-08-10 1985-08-13 Rca Corporation Method for grounding a pellet support pad in an integrated circuit device
US4663650A (en) * 1984-05-02 1987-05-05 Gte Products Corporation Packaged integrated circuit chip
US4829362A (en) * 1986-04-28 1989-05-09 Motorola, Inc. Lead frame with die bond flag for ceramic packages
US4857989A (en) 1986-09-04 1989-08-15 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US4835120A (en) * 1987-01-12 1989-05-30 Debendra Mallik Method of making a multilayer molded plastic IC package
JP2534251B2 (ja) * 1987-02-20 1996-09-11 日東電工株式会社 半導体装置
US5150193A (en) * 1987-05-27 1992-09-22 Hitachi, Ltd. Resin-encapsulated semiconductor device having a particular mounting structure
JPS63308358A (ja) * 1987-06-10 1988-12-15 Mitsui Haitetsuku:Kk リ−ドフレ−ム
JPS6439740A (en) * 1987-08-05 1989-02-10 Mitsubishi Electric Corp Resin sealer for semiconductor device
JPS6476745A (en) * 1987-09-17 1989-03-22 Hitachi Ltd Lead frame
US4868635A (en) * 1988-01-13 1989-09-19 Texas Instruments Incorporated Lead frame for integrated circuit
JP2706077B2 (ja) * 1988-02-12 1998-01-28 株式会社日立製作所 樹脂封止型半導体装置及びその製造方法
JPH01216563A (ja) 1988-02-25 1989-08-30 Mitsui High Tec Inc リードフレームの製造方法
US4849538A (en) 1988-03-23 1989-07-18 The Boc Group, Inc. Process for the production of nitriles
US4937656A (en) 1988-04-22 1990-06-26 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
JPH0274065A (ja) * 1988-09-09 1990-03-14 Matsushita Electron Corp リードフレーム
JP2873009B2 (ja) * 1988-09-20 1999-03-24 株式会社日立製作所 半導体装置およびその製造方法
JP2700902B2 (ja) * 1988-09-30 1998-01-21 株式会社 三井ハイテック リードフレームの製造方法
JPH02265721A (ja) * 1989-04-06 1990-10-30 Nec Corp 半導体装置用封入金型
JPH0332048A (ja) * 1989-06-29 1991-02-12 Seiko Epson Corp 半導体装置
DE3924869A1 (de) 1989-07-27 1991-01-31 Basf Ag Flammgeschuetzte thermoplastische formmassen
JPH0368164A (ja) * 1989-08-07 1991-03-25 Sumitomo Electric Ind Ltd トランスファモールド型混成集積回路
JP2589184B2 (ja) * 1989-08-10 1997-03-12 三洋電機株式会社 半導体装置の製造方法
JPH03110858A (ja) * 1989-09-26 1991-05-10 Seiko Epson Corp リードフレーム
KR100192871B1 (ko) * 1989-09-28 1999-06-15 기타지마 요시도시 리드프레임 및 그 제조방법
JPH03293756A (ja) * 1990-04-12 1991-12-25 Mitsubishi Electric Corp 半導体装置用リードフレーム及びその製造方法
JP2538717B2 (ja) * 1990-04-27 1996-10-02 株式会社東芝 樹脂封止型半導体装置
KR930003839B1 (ko) * 1990-05-31 1993-05-13 삼성전자 주식회사 리드 프레임
US5177032A (en) * 1990-10-24 1993-01-05 Micron Technology, Inc. Method for attaching a semiconductor die to a leadframe using a thermoplastic covered carrier tape
US5205878A (en) 1990-11-15 1993-04-27 Dowa Mining Co., Ltd. Copper-based electric and electronic parts having high strength and high electric conductivity
JPH04258156A (ja) * 1991-02-13 1992-09-14 Sharp Corp 半導体装置
JP2509422B2 (ja) * 1991-10-30 1996-06-19 三菱電機株式会社 半導体装置及びその製造方法
KR100552353B1 (ko) * 1992-03-27 2006-06-20 가부시키가이샤 히타치초엘에스아이시스템즈 리이드프레임및그것을사용한반도체집적회로장치와그제조방법
US5256598A (en) * 1992-04-15 1993-10-26 Micron Technology, Inc. Shrink accommodating lead frame
US5327008A (en) * 1993-03-22 1994-07-05 Motorola Inc. Semiconductor device having universal low-stress die support and method for making the same
JP2838483B2 (ja) 1994-06-20 1998-12-16 株式会社サンブレス ブロック及びブロックを用いた面の施工法
JPH09153586A (ja) * 1995-12-01 1997-06-10 Texas Instr Japan Ltd 半導体装置、その製造方法、及びリードフレーム
JP3716101B2 (ja) * 1998-07-31 2005-11-16 株式会社日立製作所 リードフレーム及びそれを用いた半導体装置の製造方法並びに半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0314262A (ja) * 1989-06-13 1991-01-22 Nec Corp 樹脂封止型半導体装置の製造方法
JPH0467663A (ja) * 1990-07-09 1992-03-03 Nec Kyushu Ltd リードフレーム

Also Published As

Publication number Publication date
JP2005354115A (ja) 2005-12-22
KR100680668B1 (ko) 2007-02-09
KR20070108326A (ko) 2007-11-09
JP3730412B2 (ja) 2006-01-05
KR100693241B1 (ko) 2007-03-12
JP2004048024A (ja) 2004-02-12
JP2005354117A (ja) 2005-12-22
KR930020649A (ko) 1993-10-20
JP2000286374A (ja) 2000-10-13
JP3710633B2 (ja) 2005-10-26
JP3718181B2 (ja) 2005-11-16
JP2004048023A (ja) 2004-02-12
JP2004048022A (ja) 2004-02-12
KR100753749B1 (ko) 2007-08-31
US5378656A (en) 1995-01-03
JP2005354116A (ja) 2005-12-22
JP2891607B2 (ja) 1999-05-17
JP3971433B2 (ja) 2007-09-05
US5637913A (en) 1997-06-10
KR100548091B1 (ko) 2006-02-02
JPH11224929A (ja) 1999-08-17
JP4246243B2 (ja) 2009-04-02
KR100552353B1 (ko) 2006-06-20
USRE43443E1 (en) 2012-06-05
KR20080031248A (ko) 2008-04-08
JP3685792B2 (ja) 2005-08-24
KR100753750B1 (ko) 2007-08-31
JP2007311830A (ja) 2007-11-29
JP2002329829A (ja) 2002-11-15
JP2002329830A (ja) 2002-11-15
JP2007110173A (ja) 2007-04-26
JP3679101B2 (ja) 2005-08-03
JP2002329832A (ja) 2002-11-15
JPH11224928A (ja) 1999-08-17
JP3971434B2 (ja) 2007-09-05
JPH10326859A (ja) 1998-12-08
JPH11224930A (ja) 1999-08-17
KR100753751B1 (ko) 2007-08-31
JP3685793B2 (ja) 2005-08-24
KR100730259B1 (ko) 2007-06-20
KR100548092B1 (ko) 2006-02-02
KR100862439B1 (ko) 2008-10-08
JPH06216303A (ja) 1994-08-05
KR100548093B1 (ko) 2006-02-02
JP3971435B2 (ja) 2007-09-05

Similar Documents

Publication Publication Date Title
KR100322825B1 (ko) 반도체장치
JP5564392B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121227

Year of fee payment: 12

EXPY Expiration of term