JPH0332048A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0332048A JPH0332048A JP1167390A JP16739089A JPH0332048A JP H0332048 A JPH0332048 A JP H0332048A JP 1167390 A JP1167390 A JP 1167390A JP 16739089 A JP16739089 A JP 16739089A JP H0332048 A JPH0332048 A JP H0332048A
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- 238000000465 moulding Methods 0.000 abstract description 9
- 239000011347 resin Substances 0.000 abstract description 3
- 229920005989 resin Polymers 0.000 abstract description 3
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- 238000005516 engineering process Methods 0.000 description 7
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- 238000000034 method Methods 0.000 description 2
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- 239000003292 glue Substances 0.000 description 1
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- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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-
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- H01L2224/783—Means for applying energy, e.g. heating means by means of pressure
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
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- Die Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置の構造に関する。
【発明の概要］
本発明は、半導体素子が載置されるアイランド部の面積
を、半導体素子の底面積よりも小さくすることにより、
モールド時、アイランド部と、半導体素子の熱膨張係数
の違いによって生ずる、アイランド部と半導体素子間の
歪を小さくシ、もって半導体素子の破損を低減するちの
である。
を、半導体素子の底面積よりも小さくすることにより、
モールド時、アイランド部と、半導体素子の熱膨張係数
の違いによって生ずる、アイランド部と半導体素子間の
歪を小さくシ、もって半導体素子の破損を低減するちの
である。
従来技術における半導体装置は、技術とその高信頼化・
全自動化（応用技術出版株式会社発行。
全自動化（応用技術出版株式会社発行。
１９８８年５月２９日発行）のＰ１２５等に記載されて
いる。その概要は、搭載する半導体素子の大きさよりも
、少なくと６片側数分の一ミリメートル以上を加えたア
イランド部を有する。
いる。その概要は、搭載する半導体素子の大きさよりも
、少なくと６片側数分の一ミリメートル以上を加えたア
イランド部を有する。
〔発明が解決しようとする課題Ｊ
近年、高集密化にと６なう半導体素子の大型化によって
、その半導体素子が載置されるリードフレームのアイラ
ンド部ら大きくなる傾向がある。
、その半導体素子が載置されるリードフレームのアイラ
ンド部ら大きくなる傾向がある。
しかり前述の従来技術では、モールド時、アイランド部
と半導体素子の熱膨張係数の違いによって、アイランド
部と半導体素子間の歪ら大きくなり、アイランド部に比
べて機械的強度が弱い半導体素子側の破損が生ずるとい
う課題を有する。そこで本発明は、このような課題を解
決しようとするもので、その目的とするところは載置さ
れる半導体素子が大きくなった場合で６．半導体素子の
破損が低減できる半導体装置を提供するところにある。
と半導体素子の熱膨張係数の違いによって、アイランド
部と半導体素子間の歪ら大きくなり、アイランド部に比
べて機械的強度が弱い半導体素子側の破損が生ずるとい
う課題を有する。そこで本発明は、このような課題を解
決しようとするもので、その目的とするところは載置さ
れる半導体素子が大きくなった場合で６．半導体素子の
破損が低減できる半導体装置を提供するところにある。
本発明の半導体装置は、半導体素子を載置するリードフ
レーム中のアイランド部の面積かつ、前記半導体素子の
底面積よりち小さいことを特徴とする。
レーム中のアイランド部の面積かつ、前記半導体素子の
底面積よりち小さいことを特徴とする。
前述した構成によれば、モールド時、半導体素子とアイ
ランド部の熱膨張係数の違いによって、半導体素子の膨
張、収縮の度合と、アイランド部の膨張、収縮の度合が
異なる為、両者の間には。
ランド部の熱膨張係数の違いによって、半導体素子の膨
張、収縮の度合と、アイランド部の膨張、収縮の度合が
異なる為、両者の間には。
歪が生ずるが、アイランド部の面積が、半導体素子の面
積よりち大きいものに比べ、歪量を小さくできる。それ
ゆえ、機械的強度が弱い半導体素子例の破損を低減でき
るものである。
積よりち大きいものに比べ、歪量を小さくできる。それ
ゆえ、機械的強度が弱い半導体素子例の破損を低減でき
るものである。
［実 施 例］
以下本発明の実施例を図面に基づいて説明する。第１図
は本発明の実施例を示す半導体装置の断面図である。先
ず本発明の半導体装置１３の構成について詳述すると、
２はリードアイランド部を示し、リードフレーム２はリ
ード３とアイランド部７とから構成されている。４は半
導体素子でありアイランド部７に搭載されており、アイ
ランド部７の面積は半導体素子４の底面積より小さく形
成されている。６はワイヤであり半導体素子４の端子５
とリード３とを電気的に接続している。
は本発明の実施例を示す半導体装置の断面図である。先
ず本発明の半導体装置１３の構成について詳述すると、
２はリードアイランド部を示し、リードフレーム２はリ
ード３とアイランド部７とから構成されている。４は半
導体素子でありアイランド部７に搭載されており、アイ
ランド部７の面積は半導体素子４の底面積より小さく形
成されている。６はワイヤであり半導体素子４の端子５
とリード３とを電気的に接続している。
１４は半導体素子４．アイランド部７、リード３および
ワイヤ等をモールドする樹脂である。
ワイヤ等をモールドする樹脂である。
次に本発明の半導体装置の製造装置及び製造方法につい
て説明する。
て説明する。
第２図は、本発明の一実施例である半導体装置の製造技
術における、ワイヤボンディング装置の、ボンディング
部を示す概略断面図である。
術における、ワイヤボンディング装置の、ボンディング
部を示す概略断面図である。
第１図において、ｌは１図示しないワイヤボンディング
装置の、ボンディング部を示す、２は。
装置の、ボンディング部を示す、２は。
リードフレームを示し、ワイヤボンディング後のもので
ある。３は、リードであり、後述するアイランド部を囲
むように配置され、後述する半導体素子の内部と、その
外部との導通をとる為のちのである。４は、半導体素子
であり、半導体装置の心臓部となるものである。５は、
端子であり、前記半導体素子４の主表面に複数設けられ
るものである。６は、ワイヤであり、前記半導体素子４
の端子５と、所定のリード３とを電気的に接続する為の
６のである。７は、アイランド部であり、半導体素子４
が載置されるもので、前記半導体素子４の、底面積より
６小さい主表面積になっている。８は、ヒートブロック
であり、ワイヤボンディング時に、半導体素子４、アイ
ランド部７及びリード３を支持すると共に、それらを加
熱するための６ので、上下動可能になっている。９は、
凹部であり、ワイヤボンディング時に、前記アイランド
部７が入り込む大きさになっている。特に本実施例では
、ヒートブロック８によって、半導体素子４の裏面外周
部分を、直接支持（加熱）し得るようになっている。１
０は、キャピラリーであり、ワイヤボンディング時、ワ
イヤをガイドする為のもので１図示しないボンディング
アームに取付けられている。１１はワイヤであり、前記
キャピラリｌＯを通って、その先端部には１図示しない
放電トーチによって、ボール１２が形成されている。
ある。３は、リードであり、後述するアイランド部を囲
むように配置され、後述する半導体素子の内部と、その
外部との導通をとる為のちのである。４は、半導体素子
であり、半導体装置の心臓部となるものである。５は、
端子であり、前記半導体素子４の主表面に複数設けられ
るものである。６は、ワイヤであり、前記半導体素子４
の端子５と、所定のリード３とを電気的に接続する為の
６のである。７は、アイランド部であり、半導体素子４
が載置されるもので、前記半導体素子４の、底面積より
６小さい主表面積になっている。８は、ヒートブロック
であり、ワイヤボンディング時に、半導体素子４、アイ
ランド部７及びリード３を支持すると共に、それらを加
熱するための６ので、上下動可能になっている。９は、
凹部であり、ワイヤボンディング時に、前記アイランド
部７が入り込む大きさになっている。特に本実施例では
、ヒートブロック８によって、半導体素子４の裏面外周
部分を、直接支持（加熱）し得るようになっている。１
０は、キャピラリーであり、ワイヤボンディング時、ワ
イヤをガイドする為のもので１図示しないボンディング
アームに取付けられている。１１はワイヤであり、前記
キャピラリｌＯを通って、その先端部には１図示しない
放電トーチによって、ボール１２が形成されている。
第１図において、半導体素子４の底面積よりも小さい面
積を有するアイランド部７に半導体素子４を載置したも
のを、図示しないワイヤボンディング装置のボンディン
グ部ｌに搬送する。ボンディング部ｌにおいて、ヒート
ブロック８が上昇し、リード３．アイランド部７．さら
に半導体素子４の裏面外周部分を支持し、加熱する。リ
ード３、及び半導体素子が所定温度まで加熱されると、
先端にポール１２が形成されたワイヤ１１を通したキャ
ピラリｌＯが、第一ボンディング点である半導体素子４
の端子５に向けて下降し、端子５上にワイヤが圧着され
る。この時、端子５の下には、アイランド部７がない状
態であるが、その部分は、ヒートブロック８に支持され
ている為。
積を有するアイランド部７に半導体素子４を載置したも
のを、図示しないワイヤボンディング装置のボンディン
グ部ｌに搬送する。ボンディング部ｌにおいて、ヒート
ブロック８が上昇し、リード３．アイランド部７．さら
に半導体素子４の裏面外周部分を支持し、加熱する。リ
ード３、及び半導体素子が所定温度まで加熱されると、
先端にポール１２が形成されたワイヤ１１を通したキャ
ピラリｌＯが、第一ボンディング点である半導体素子４
の端子５に向けて下降し、端子５上にワイヤが圧着され
る。この時、端子５の下には、アイランド部７がない状
態であるが、その部分は、ヒートブロック８に支持され
ている為。
半導体素子４の底面積よりも大きいアイランド部に載置
されたものと何ら変りなく、ワイヤがボンディングされ
る。それゆえ、半導体素子に破損が生じることを低減し
て、ワイヤボンディングできるものである。
されたものと何ら変りなく、ワイヤがボンディングされ
る。それゆえ、半導体素子に破損が生じることを低減し
て、ワイヤボンディングできるものである。
ところで、第一ボンディング点としての端子５にワイヤ
がボンディングされると、キャピラリ１０は上昇した後
、第二ボンディング点としてのり−ド３側に移動して第
二ボンディング点にワイヤがボンディングされる０次に
キャピラリ１ｏが若干上昇した後、キャピラリ１０の上
方に設けられたクランパ（図示せず）でワイヤ１１をク
ランプし、キャピラリ１０と共にクランパが上昇して、
第二ボンディング点としてのリード３がら、ワイヤが引
きちぎられる。その後、キヤピラリ１ｏ先端から突出し
たワイヤ１１に対し、図示しない放電トーチからの放電
で、ボール１２が形成され、次のボンディング点である
端子５上方にキャピラリが移動して、＠記と同様にして
ワイヤボンディングが繰り返される。このようにして、
順次ワイヤがボンディングされ、ワイヤボンディングが
終了する。
がボンディングされると、キャピラリ１０は上昇した後
、第二ボンディング点としてのり−ド３側に移動して第
二ボンディング点にワイヤがボンディングされる０次に
キャピラリ１ｏが若干上昇した後、キャピラリ１０の上
方に設けられたクランパ（図示せず）でワイヤ１１をク
ランプし、キャピラリ１０と共にクランパが上昇して、
第二ボンディング点としてのリード３がら、ワイヤが引
きちぎられる。その後、キヤピラリ１ｏ先端から突出し
たワイヤ１１に対し、図示しない放電トーチからの放電
で、ボール１２が形成され、次のボンディング点である
端子５上方にキャピラリが移動して、＠記と同様にして
ワイヤボンディングが繰り返される。このようにして、
順次ワイヤがボンディングされ、ワイヤボンディングが
終了する。
次に、モールド工程でモールドされることになるが、第
２図に示すように、アイランド部７の主表面（半導体素
子４が載置される面）の面積が。
２図に示すように、アイランド部７の主表面（半導体素
子４が載置される面）の面積が。
半導体素子４の底面（アイランド部７と接する面）の面
積より６小さくなっている。それゆえ。
積より６小さくなっている。それゆえ。
半導体素子４の底面積よりも大きいアイランド部を有す
るリードフレームを用いて組立てられたものに比べ、モ
ールド時、半導体素子とアイランド部の熱膨張係数が違
う為、半導体素子の膨張、収縮の度合と、アイランド部
の膨張、収縮の度合が異なることによって生ずる、半導
体素子とアイランド部の間の歪を小さくできる。それゆ
え、アイランド部に比べて機械的強度が弱′い半導体素
子の破損を低減できるちのである。これにより、半導体
素子が大きくなった場合でも、半導体素子に加わる歪を
低減して、半導体装置の製造を行なうことができること
になる。
るリードフレームを用いて組立てられたものに比べ、モ
ールド時、半導体素子とアイランド部の熱膨張係数が違
う為、半導体素子の膨張、収縮の度合と、アイランド部
の膨張、収縮の度合が異なることによって生ずる、半導
体素子とアイランド部の間の歪を小さくできる。それゆ
え、アイランド部に比べて機械的強度が弱′い半導体素
子の破損を低減できるちのである。これにより、半導体
素子が大きくなった場合でも、半導体素子に加わる歪を
低減して、半導体装置の製造を行なうことができること
になる。
［発明の効果］
以上述べたように本発明によれば、半導体素子が載置さ
れるアイランド部の面積を、半導体素子の底面積よりも
小さくしたことで、モールド時に生ずる。半導体素子と
アイランド部の開の歪が低減できないこととなり、アイ
ランド部に比べて機械的強度が弱い半導体素子の破損が
低減できるという効果を有する。
れるアイランド部の面積を、半導体素子の底面積よりも
小さくしたことで、モールド時に生ずる。半導体素子と
アイランド部の開の歪が低減できないこととなり、アイ
ランド部に比べて機械的強度が弱い半導体素子の破損が
低減できるという効果を有する。
また、前述したように、半導体素子が大型化してち、半
導体素子に加わるモールド時の歪を低減できる為、半導
体素子が大きいちのであってち、半導体素子の破損を低
減して、製造できるという効果ら有する。
導体素子に加わるモールド時の歪を低減できる為、半導
体素子が大きいちのであってち、半導体素子の破損を低
減して、製造できるという効果ら有する。
第１図は、本発明の一実施例である半導体装置を示す、
概略断面図。 第２図は、本発明の一実施例である半導体装置の製造技
術における、ワイヤボンディング装置の、ボンディング
部を示す概略断面図。 １・・・ボンディング部 ２・・ ・リードフレーム ３・ ・ ・リード ４・・・半導体素子 ５ ・ ６ ・ ７ ・ ８ ・ １３ ・ １４ ・ ・端子 ・ワイヤ ・アイランド部 ・ヒートブロック ・半導体装置 ・モールド樹脂
概略断面図。 第２図は、本発明の一実施例である半導体装置の製造技
術における、ワイヤボンディング装置の、ボンディング
部を示す概略断面図。 １・・・ボンディング部 ２・・ ・リードフレーム ３・ ・ ・リード ４・・・半導体素子 ５ ・ ６ ・ ７ ・ ８ ・ １３ ・ １４ ・ ・端子 ・ワイヤ ・アイランド部 ・ヒートブロック ・半導体装置 ・モールド樹脂
Claims (1)
- 半導体素子を載置するリードフレーム中のアイランド部
が、前記半導体素子の底面積よりも小さいことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167390A JPH0332048A (ja) | 1989-06-29 | 1989-06-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167390A JPH0332048A (ja) | 1989-06-29 | 1989-06-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0332048A true JPH0332048A (ja) | 1991-02-12 |
Family
ID=15848817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1167390A Pending JPH0332048A (ja) | 1989-06-29 | 1989-06-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0332048A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0628997A3 (en) * | 1993-06-10 | 1995-09-06 | Texas Instruments Inc | Semiconductor device with a thin support and method of manufacturing it. |
| KR980006164A (ko) * | 1996-06-20 | 1998-03-30 | 황인길 | 패키지와의 몰딩성을 증대시킨 반도체패키지의 리드프레임 탑재판 |
| US6600216B1 (en) * | 2002-01-16 | 2003-07-29 | Orient Semiconductor Electronics Limited | Structure of a pin platform for integrated circuit |
| KR100693241B1 (ko) * | 1992-03-27 | 2007-03-12 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체장치 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS574226B2 (ja) * | 1979-08-06 | 1982-01-25 | ||
| JPS5867035A (ja) * | 1981-10-19 | 1983-04-21 | Toshiba Corp | 半導体装置の製造方法 |
| JPS59194443A (ja) * | 1983-04-19 | 1984-11-05 | Toshiba Corp | 半導体装置 |
| JPS6480055A (en) * | 1987-09-21 | 1989-03-24 | Nec Corp | Resin sealed semiconductor device |
-
1989
- 1989-06-29 JP JP1167390A patent/JPH0332048A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS574226B2 (ja) * | 1979-08-06 | 1982-01-25 | ||
| JPS5867035A (ja) * | 1981-10-19 | 1983-04-21 | Toshiba Corp | 半導体装置の製造方法 |
| JPS59194443A (ja) * | 1983-04-19 | 1984-11-05 | Toshiba Corp | 半導体装置 |
| JPS6480055A (en) * | 1987-09-21 | 1989-03-24 | Nec Corp | Resin sealed semiconductor device |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100693241B1 (ko) * | 1992-03-27 | 2007-03-12 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체장치 |
| KR100730259B1 (ko) * | 1992-03-27 | 2007-06-20 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체 집적 회로 장치 |
| KR100753750B1 (ko) * | 1992-03-27 | 2007-08-31 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체 집적 회로 장치의 제조 방법 |
| KR100753749B1 (ko) * | 1992-03-27 | 2007-08-31 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체 집적 회로 장치 및 그 제조 방법 |
| USRE43443E1 (en) | 1992-03-27 | 2012-06-05 | Renesas Electronics Corporation | Leadframe semiconductor integrated circuit device using the same, and method of and process for fabricating the two |
| EP0628997A3 (en) * | 1993-06-10 | 1995-09-06 | Texas Instruments Inc | Semiconductor device with a thin support and method of manufacturing it. |
| KR100331666B1 (ko) * | 1993-06-10 | 2002-08-14 | 텍사스 인스트루먼츠 인코포레이티드 | 소형다이패드를갖고있는반도체디바이스및이의제조방법 |
| KR980006164A (ko) * | 1996-06-20 | 1998-03-30 | 황인길 | 패키지와의 몰딩성을 증대시킨 반도체패키지의 리드프레임 탑재판 |
| US6600216B1 (en) * | 2002-01-16 | 2003-07-29 | Orient Semiconductor Electronics Limited | Structure of a pin platform for integrated circuit |
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