JPS59194443A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59194443A JPS59194443A JP6860083A JP6860083A JPS59194443A JP S59194443 A JPS59194443 A JP S59194443A JP 6860083 A JP6860083 A JP 6860083A JP 6860083 A JP6860083 A JP 6860083A JP S59194443 A JPS59194443 A JP S59194443A
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- island
- semiconductor device
- mounting surface
- adhesive layer
- mounting
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
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- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置に関する。
従来、半導体装置は、第1図囚及び同図(B)に示す如
く、半導体素子1をその下面の取付面よシも大きい面積
を有するアイランド2上に、ニブキシペースト等からな
る接着層3を介して装着した構造を有している。アイラ
ンド2には、これを支える支持リード4が導出されてい
る。
く、半導体素子1をその下面の取付面よシも大きい面積
を有するアイランド2上に、ニブキシペースト等からな
る接着層3を介して装着した構造を有している。アイラ
ンド2には、これを支える支持リード4が導出されてい
る。
アイランド2、支持リード4は、銅等の材質で形成され
ている。而して、半導体素子1を装着した後に、キーア
ー処理を施し、接着層3を硬化させて半導体素子1の固
定を確実にしている。
ている。而して、半導体素子1を装着した後に、キーア
ー処理を施し、接着層3を硬化させて半導体素子1の固
定を確実にしている。
しかしながら、このように構成された半導体装置!では
、接着層3を構成する樹脂の熱収縮率が太きいため、キ
ュアー処理後に接着層3が大きく収縮する。その結果、
半導体素子1にクラックが入る問題があった。
、接着層3を構成する樹脂の熱収縮率が太きいため、キ
ュアー処理後に接着層3が大きく収縮する。その結果、
半導体素子1にクラックが入る問題があった。
本発明は、素子にクラックが発生するの全阻止して品質
の向上を図った半導体装置を提供することをその目的と
するものである。
の向上を図った半導体装置を提供することをその目的と
するものである。
本発明は、素子の取付面よシも小さいアイランド上に素
子を装着して、装着後の収縮率を小さくし、素子にクラ
ックが発生するのを阻止して品質の向上を図った半導体
装置である。
子を装着して、装着後の収縮率を小さくし、素子にクラ
ックが発生するのを阻止して品質の向上を図った半導体
装置である。
以下、本発明の実施例について図面を参照して説明する
。
。
第2図(4)は、本発明の一実施例の平面図である。図
中IOは、半導体素子である。半導体素子10は、その
下面の取付面上シ面積の小さい略棒状のアイランド11
上に、エポキシペースト等からなる接着層12を介して
装着されている。アイランド11の両端部は、装着され
た半導体素子10よシも外側に導出して支持リード13
になっている。アイランド11は、銅、銅合金、或はこ
れらに金属メッキを施したもの等で形成されている。ア
イランド11は、装着する半導体素子10の下面の取付
面よシ面積の小さいものであれば如伺なる形状のもので
も良い。
中IOは、半導体素子である。半導体素子10は、その
下面の取付面上シ面積の小さい略棒状のアイランド11
上に、エポキシペースト等からなる接着層12を介して
装着されている。アイランド11の両端部は、装着され
た半導体素子10よシも外側に導出して支持リード13
になっている。アイランド11は、銅、銅合金、或はこ
れらに金属メッキを施したもの等で形成されている。ア
イランド11は、装着する半導体素子10の下面の取付
面よシ面積の小さいものであれば如伺なる形状のもので
も良い。
例えば、第3図(4)に示す如く、素子の取付面が装着
される枠部11a′を有して中央部が中空になったアイ
ランド11 a、同図(B)に示す如く、支持リード1
1b′とで略十字形をなすアイランド11b1同図(C
’lに示す如く、素子の取付面よシ小さい円形のアイラ
ンド11c1或は同図(ロ)に示す如く、円形のアイラ
ンドllcの中央部を中空にしたアイランド11d1同
図■に示すb間昭59−194443 (2) 如く、略ひし形をなし素子の取付面よりも小さいアイラ
ンド11 e、更には、同図(ト)に示す如く、このひ
し形のアイランド1113の中央部を中空にしたアイラ
ンドllfでも良い。
される枠部11a′を有して中央部が中空になったアイ
ランド11 a、同図(B)に示す如く、支持リード1
1b′とで略十字形をなすアイランド11b1同図(C
’lに示す如く、素子の取付面よシ小さい円形のアイラ
ンド11c1或は同図(ロ)に示す如く、円形のアイラ
ンドllcの中央部を中空にしたアイランド11d1同
図■に示すb間昭59−194443 (2) 如く、略ひし形をなし素子の取付面よりも小さいアイラ
ンド11 e、更には、同図(ト)に示す如く、このひ
し形のアイランド1113の中央部を中空にしたアイラ
ンドllfでも良い。
このように構成された半導体装置工15−によれば、第
2図(B)に示す如く、アイランドll上に接着層12
を介して半導体素子10を装着した後に、ヒーター14
の加熱部14・aにアイランド11及び支持υ〜ド13
を嵌入してキュアー処理を施す。しかしながら、アイラ
ンド11は、半導体素子10の取付面よシも小さい面積
で形成されているので、接着層12の接着面積は極めて
小さい。キュアー処理の際に生じる接着層12の収縮に
伴う収縮力は、接着面積に比例する。その結果、この収
縮力を著しく小さくしてキュアー処理後に半導体素子1
0にクランクが入るのを阻止することができる。
2図(B)に示す如く、アイランドll上に接着層12
を介して半導体素子10を装着した後に、ヒーター14
の加熱部14・aにアイランド11及び支持υ〜ド13
を嵌入してキュアー処理を施す。しかしながら、アイラ
ンド11は、半導体素子10の取付面よシも小さい面積
で形成されているので、接着層12の接着面積は極めて
小さい。キュアー処理の際に生じる接着層12の収縮に
伴う収縮力は、接着面積に比例する。その結果、この収
縮力を著しく小さくしてキュアー処理後に半導体素子1
0にクランクが入るのを阻止することができる。
以上説明した如く、本発明に係る半導体装置によれば、
素子にクラックが発生するのを阻止して品質を向上させ
ることができるものである。
素子にクラックが発生するのを阻止して品質を向上させ
ることができるものである。
第1図(4)は、従来の半導体装置の平面図、同図(B
)は、同半導体装置B−B線に沿う断面図、第2図(4
)は、本発明の一実施例の平面図、同図(13)は、同
半導体装置をヒーター上、に設けた状態を示す断面図、
第3図(4)乃至同図(乃は、本発明にて用いるアイラ
ンド部の変形例を示す説明図である。 10−・・半導体素子、11.11h、11b。 11 c 、 11 d 、 11 e 、 11 f
・−・アイランド、12・・・接着層、13・・・支
持リード、14甲ヒーター、14m・・・加熱部、15
・・・半導体装置。 出願人代理人 弁理士 鈴 江 武 彦第 1 図 (A) (B)第2図 CB) 第 3 (A) (C) (E) CB) (D) (F) 1f
)は、同半導体装置B−B線に沿う断面図、第2図(4
)は、本発明の一実施例の平面図、同図(13)は、同
半導体装置をヒーター上、に設けた状態を示す断面図、
第3図(4)乃至同図(乃は、本発明にて用いるアイラ
ンド部の変形例を示す説明図である。 10−・・半導体素子、11.11h、11b。 11 c 、 11 d 、 11 e 、 11 f
・−・アイランド、12・・・接着層、13・・・支
持リード、14甲ヒーター、14m・・・加熱部、15
・・・半導体装置。 出願人代理人 弁理士 鈴 江 武 彦第 1 図 (A) (B)第2図 CB) 第 3 (A) (C) (E) CB) (D) (F) 1f
Claims (1)
- 、 素子の取付面の面積よシも小さいrfi積からなる
アイランド上に、接着層を介して前記素子を前記取付面
の一部分で装着してなることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6860083A JPS59194443A (ja) | 1983-04-19 | 1983-04-19 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6860083A JPS59194443A (ja) | 1983-04-19 | 1983-04-19 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59194443A true JPS59194443A (ja) | 1984-11-05 |
Family
ID=13378440
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6860083A Pending JPS59194443A (ja) | 1983-04-19 | 1983-04-19 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59194443A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS635647U (ja) * | 1986-06-27 | 1988-01-14 | ||
JPS63204753A (ja) * | 1987-02-20 | 1988-08-24 | Nitto Electric Ind Co Ltd | 半導体装置 |
JPH0332048A (ja) * | 1989-06-29 | 1991-02-12 | Seiko Epson Corp | 半導体装置 |
-
1983
- 1983-04-19 JP JP6860083A patent/JPS59194443A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS635647U (ja) * | 1986-06-27 | 1988-01-14 | ||
JPS63204753A (ja) * | 1987-02-20 | 1988-08-24 | Nitto Electric Ind Co Ltd | 半導体装置 |
JPH0332048A (ja) * | 1989-06-29 | 1991-02-12 | Seiko Epson Corp | 半導体装置 |
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