JPS63137464A - 半導体装置用リ−ドフレ−ム - Google Patents
半導体装置用リ−ドフレ−ムInfo
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- JPS63137464A JPS63137464A JP28477886A JP28477886A JPS63137464A JP S63137464 A JPS63137464 A JP S63137464A JP 28477886 A JP28477886 A JP 28477886A JP 28477886 A JP28477886 A JP 28477886A JP S63137464 A JPS63137464 A JP S63137464A
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- JP
- Japan
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- lead
- resin
- lead frame
- frame
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は樹脂モールドされて成る半導体装置用リードフ
レームに係シ、特に薄型パッケージに使用されるリード
フレームに関する。
レームに係シ、特に薄型パッケージに使用されるリード
フレームに関する。
従来のこの種の半導体装置用リードフレームは、第４図
に示す様に、半導体素子の搭載部１′、それを支える吊
シリード２′、半導体素子と金ワイヤーで結線されるイ
ンナリード３′が、後で樹脂封入される。そして、外部
電気回路と電気的コンタクトをとるアウターリード４、
及びこれらすべてを支える外部フレーム５から成るパタ
ーンが連続して形成されている。その断面は、第５図で
示すように、同一平面上にある。
に示す様に、半導体素子の搭載部１′、それを支える吊
シリード２′、半導体素子と金ワイヤーで結線されるイ
ンナリード３′が、後で樹脂封入される。そして、外部
電気回路と電気的コンタクトをとるアウターリード４、
及びこれらすべてを支える外部フレーム５から成るパタ
ーンが連続して形成されている。その断面は、第５図で
示すように、同一平面上にある。
前述した従来の半導体装置用リードフレームを用いて作
られた半導体装置を、リフロー等でプリント基板に実装
する場合、はんだ実装時に加わる熱ストレスのため、樹
脂にクラックが入る事故が発生している。
られた半導体装置を、リフロー等でプリント基板に実装
する場合、はんだ実装時に加わる熱ストレスのため、樹
脂にクラックが入る事故が発生している。
最近のように、半導体素子の多機能化による半導体素子
の大型化、実装密度を上げるための半導体パッケージの
小型化、薄型化が進み、この傾向が顕著になっている。
の大型化、実装密度を上げるための半導体パッケージの
小型化、薄型化が進み、この傾向が顕著になっている。
この樹脂り２ツクは、半導体パッケージの保護機能を阻
害し、水分及び不純物を半導体素子表面に達し易くさせ
、半導体素子的導通不良等の問題が発生している。
害し、水分及び不純物を半導体素子表面に達し易くさせ
、半導体素子的導通不良等の問題が発生している。
本発明の目的は、前記問題が解決され、樹脂クラックが
生じることのないようにした半導体装置用リードフレー
ムを提供することにある。
生じることのないようにした半導体装置用リードフレー
ムを提供することにある。
本発明の構成は、半導体の搭載部と、インナーリードと
、このインナーリードに続くアウターリードとを備え、
樹脂で封止される半導体装置用リードフレームにおいて
、前記樹脂で封止される前記搭載部分屯インナーリード
部分は、前記アウターリードより厚さが薄く形成され、
前記半導体素子が搭載されるがわと反対の主面において
、前記搭載部、インナーリード、アウターリードが同一
平面上になるように配置されていることを特徴とする。
、このインナーリードに続くアウターリードとを備え、
樹脂で封止される半導体装置用リードフレームにおいて
、前記樹脂で封止される前記搭載部分屯インナーリード
部分は、前記アウターリードより厚さが薄く形成され、
前記半導体素子が搭載されるがわと反対の主面において
、前記搭載部、インナーリード、アウターリードが同一
平面上になるように配置されていることを特徴とする。
次に本発明について図面を参照して詳細に説明する。
第１図は本発明の第１の実施例の半導体装置用リードフ
レームを示す平面図である。四重において、本リードフ
レームは、樹脂で封止される部分６内の半導体素子の搭
載部１と、それを吊シ支える吊シリード２と、半導体素
子と金（Ａｕ）ワイヤーでコンタクトをとるインナーリ
ード３とは、エツチング法等でハーフエツチングにより
、肉厚を薄くしである。アウターリード４及びこれらを
支 。
レームを示す平面図である。四重において、本リードフ
レームは、樹脂で封止される部分６内の半導体素子の搭
載部１と、それを吊シ支える吊シリード２と、半導体素
子と金（Ａｕ）ワイヤーでコンタクトをとるインナーリ
ード３とは、エツチング法等でハーフエツチングにより
、肉厚を薄くしである。アウターリード４及びこれらを
支 。
える外部フレーム５は、一般の半導体装置用フレームと
同じ肉厚を有してよい。その断面図を、第２図に示す。
同じ肉厚を有してよい。その断面図を、第２図に示す。
第２図で、破線は、樹脂封入される部分６ｔ−示すもの
である。
である。
第３図は本発明の第２の実施例リードフレームを示す断
面図である。同図において、インナーリード３′の先端
部に突起物７ｔ−残し、エツチングして形成する。Ａｕ
線は、突起物７の傍にボンディングされ、Ａｕワイヤー
のタレ防止になる。
面図である。同図において、インナーリード３′の先端
部に突起物７ｔ−残し、エツチングして形成する。Ａｕ
線は、突起物７の傍にボンディングされ、Ａｕワイヤー
のタレ防止になる。
第１表
第１表は、従来のもの（Ｎａｌ ）と、フラットパッケ
ージに半導体素子の厚さを小さくシ、改善を加えたもの
（Ｎ１２ ）と、さらに前記第１の本実施例のリードフ
レームを使用したもの（ｒｌ＆Ｌ３）とを、ＨＨ（ａｓ
／ｓｓ）、７２Ｈ処理を行い、その後はんだリフロー炉
に通し、外観を検査した試験結果を示す表である。用い
た半導体素子は、３００μｍ位までしか裏面を削ること
ができない丸め、本発明のリードフレームを用いたとこ
ろ、り２ツク発生はなく、樹脂り２ツクを防止すること
ができた。
ージに半導体素子の厚さを小さくシ、改善を加えたもの
（Ｎ１２ ）と、さらに前記第１の本実施例のリードフ
レームを使用したもの（ｒｌ＆Ｌ３）とを、ＨＨ（ａｓ
／ｓｓ）、７２Ｈ処理を行い、その後はんだリフロー炉
に通し、外観を検査した試験結果を示す表である。用い
た半導体素子は、３００μｍ位までしか裏面を削ること
ができない丸め、本発明のリードフレームを用いたとこ
ろ、り２ツク発生はなく、樹脂り２ツクを防止すること
ができた。
尚、アウターリードは、通常品と同じ板厚であるので、
強度的問題はない。
強度的問題はない。
以上説明したように、本発明によれば、樹脂封入内のリ
ードフレーム板厚を他部より薄くすることにより、はん
だ実装時に発生する樹脂クラックを減少させるという効
果が得られる。
ードフレーム板厚を他部より薄くすることにより、はん
だ実装時に発生する樹脂クラックを減少させるという効
果が得られる。
第１図は本発明の第１の実施例の半導体装置用リードフ
レームの平面図、第２図は第１図の１７−ドフレームの
断面図、第３図は本発明の第２の実施例のリードフレー
ムの断面図、第４図は従来の半導体装置用リードフレー
ムの平面図、第５図は第４図の断面図である。 １．１′・・・・・・半導体素子搭載部、２，２′・・
・・・・吊りリード、３，３’・・・・・・インナーリ
ード、４・・・・・・アウターリード、５・・・・・・
半導体装置用リードフレームの外部フレーム、６・・・
・・・樹脂封止される外形部分、７・・・・・・インナ
ーリード先端の突起物。
レームの平面図、第２図は第１図の１７−ドフレームの
断面図、第３図は本発明の第２の実施例のリードフレー
ムの断面図、第４図は従来の半導体装置用リードフレー
ムの平面図、第５図は第４図の断面図である。 １．１′・・・・・・半導体素子搭載部、２，２′・・
・・・・吊りリード、３，３’・・・・・・インナーリ
ード、４・・・・・・アウターリード、５・・・・・・
半導体装置用リードフレームの外部フレーム、６・・・
・・・樹脂封止される外形部分、７・・・・・・インナ
ーリード先端の突起物。
Claims (1)
- 半導体素子の搭載部と、インナーリードと、このインナ
ーリードに続くアウターリードとを備え、樹脂で封止さ
れる半導体装置用リードフレームにおいて、前記樹脂で
封止される前記搭載部分及び前記インナーリード部分は
、前記アウターリードより厚さが薄く形成され、前記半
導体素子が搭載される側と反対の主面において、前記搭
載部、前記インナーリード、前記アウターリードが同一
平面上になるように配置されていることを特徴とする半
導体装置用リードフレーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28477886A JPS63137464A (ja) | 1986-11-28 | 1986-11-28 | 半導体装置用リ−ドフレ−ム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28477886A JPS63137464A (ja) | 1986-11-28 | 1986-11-28 | 半導体装置用リ−ドフレ−ム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63137464A true JPS63137464A (ja) | 1988-06-09 |
Family
ID=17682890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28477886A Pending JPS63137464A (ja) | 1986-11-28 | 1986-11-28 | 半導体装置用リ−ドフレ−ム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63137464A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03283647A (ja) * | 1990-03-30 | 1991-12-13 | Mitsui High Tec Inc | リードフレームおよびその製造方法 |
| US5521429A (en) * | 1993-11-25 | 1996-05-28 | Sanyo Electric Co., Ltd. | Surface-mount flat package semiconductor device |
| DE10144468A1 (de) * | 2001-09-10 | 2003-04-03 | Infineon Technologies Ag | Elektronisches Bauteil mit auf der Unterseite verteilten Außenkontakten |
-
1986
- 1986-11-28 JP JP28477886A patent/JPS63137464A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03283647A (ja) * | 1990-03-30 | 1991-12-13 | Mitsui High Tec Inc | リードフレームおよびその製造方法 |
| US5521429A (en) * | 1993-11-25 | 1996-05-28 | Sanyo Electric Co., Ltd. | Surface-mount flat package semiconductor device |
| DE10144468A1 (de) * | 2001-09-10 | 2003-04-03 | Infineon Technologies Ag | Elektronisches Bauteil mit auf der Unterseite verteilten Außenkontakten |
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