JPH041503B2 - - Google Patents

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JPH041503B2
JPH041503B2 JP57177353A JP17735382A JPH041503B2 JP H041503 B2 JPH041503 B2 JP H041503B2 JP 57177353 A JP57177353 A JP 57177353A JP 17735382 A JP17735382 A JP 17735382A JP H041503 B2 JPH041503 B2 JP H041503B2
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JP
Japan
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stage
lead
frame
semiconductor element
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Akihiro Kubota
Rikio Sugiura
Tsuyoshi Aoki
Michio Ono
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Priority to IE2368/83A priority patent/IE55078B1/en
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Publication of JPH041503B2 publication Critical patent/JPH041503B2/ja
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    • Y10S257/916—Narrow band gap semiconductor material, <<1ev

Description

【発明の詳細な説明】 (1) 発明の技術分野 本発明は半導体装置とその製造方法、詳しく
は、半導体素子を搭載する一方のフレーム、金属
細線を接続する内部リードおよびパツケージ外部
端子とから成る他方のリードフレーム２枚によつ
て構成される半導体装置とその製造方法に関す
る。
(2) 技術の背景 集積回路（IC）が形成された半導体素子（チ
ツプ）をプラスチツク材で封止したパツケージは
一般にプラスチツクモールドICと呼称され、そ
の典型例は第１図に断面図で示される。同図にお
いて、１はプラスチツクモールドIC、３は半導
体素子（以下においては半導体チツプと略称す
る）、４はプラスチツクモールド、５は半導体チ
ツプ３上の電極３ａと内部リード６ａとを接続す
るワイヤ（金属細線）、６ｂは外部リード、７は
半導体チツプ３が固着されるステージを示す。
第１図のICに於いて使用される従来のリード
フレーム２は第２図の平面図に示される構造のも
ので、破線で囲まれた領域内がプラスチツクモー
ルドされる。同図において、８はタイバー、９は
クレードル、１０はピンチバーを示す。リードフ
レーム２には図示の構成のものが例えば10個横に
並んで形成されるが、図には簡略のためその１つ
の構成のみを示す。
(3) 従来技術と問題点 上記したプラスチツクモールドICにおいて、
内部リード６ａの第１図に示す長さｄ１は各寸法
のプラスチツクモールドICにおいて所定の引抜
き強度を確保するために必要な長さであり、ま
た、内部リード６ａとステージ７との間には、リ
ードフレームの作成におけるスタンピング（打抜
き）またはエツチングにおいて必要な長さｄ２を
保たなければならない。その結果、ステージ７の
寸法、特にその長さ方向（外部リードの出る方
向）の寸法には一定の制約がある。
すなわち、パツケージの外形寸法は外部リード
の本数に応じて規格化されており、その規格に反
してパツケージの外形寸法を大きくするわけには
いかない。他方、半導体チツプ３はそれに形成さ
れるICが複雑化するため寸法が大型化する傾向
にある。プラスチツクモールドICにおいては、
前記したｄ１，ｄ２の長さは最小限確保しなけれ
ばならないのでステージ７の最大寸法はパツケー
ジの外形寸法からおのずと決定されてしまう。
従つて、所定の寸法よりも大なる寸法の半導体
チツプは規格化されたパツケージ内に収容されえ
ないことになる。この様に、従来技術によるリー
ドフレーム２を使用していたのでは、半導体チツ
プ３の大型化に対処することができない。
(4) 発明の目的 本発明は上記従来の問題点に鑑み、半導体チツ
プの大型化の要請に答えうるリードフレームによ
つて、パツケージの外形寸法を変えずにより大き
な半導体チツプを収容することを可能とする半導
体装置及びその製造方法を提供することを目的と
する。
(5) 発明の構成 そしてこの目的は本発明によれば、半導体素子
上に複数のリードの先端が該半導体素子と電気的
に絶縁された状態でオーバラツプする様に配置さ
れ、且つ該半導体素子の電極が該リードにワイヤ
接続された構造体がプラスチツク封止されてなる
ことを特徴とする半導体装置および、半導体素子
を搭載するステージを備えたフレームに半導体素
子を搭載する工程、複数のリードを有するリード
フレームと前記ステージを備えたフレームとを重
ね合せて前記半導体素子上に複数のリードの先端
がオーバラツプする様に配置させて一体化する工
程、前記リードフレームの内部リードと半導体素
子の電極とを接続する工程、および一体化された
前記ステージを備えたフレームとリードフレーム
とをプラスチツク封止する工程を含むことを特徴
とする半導体装置の製造方法を提供することによ
つて実現される。
(6) 発明の実施例 以下本発明の参考例及び実施例を図面によつて
詳述スル。
第３図にリードフレームを２枚用いて作られた
本発明の参考例のプラスチツクモールドICが断
面図で示され、同図において、１１はプラスチツ
クモールドIC、１２ａは第１のリードフレーム、
１２ｂは第２のリードフレーム、１３は半導体チ
ツプ、１４は半導体チツプ１３を封止するプラス
チツクモールド、１５は半導体チツプ１３の電極
とリードフレーム１２ｂの内部リード１６ａとを
接続するワイヤ（例えば金の細線）、１６ａは内
部リード、１６ｂは外部リード、１７は第１のフ
レーム１２ａのステージ、１８は内部リード１６
ａとステージ１７とを絶縁する絶縁材、１９は半
導体チツプ１３上の電極をそれぞれ示し、半導体
チツプ１３はステージ１７上に固着されている。
第３図に示すプラスチツクモールドIC１１に
おいては、内部リード１６ａの引抜き強度を得る
ため、ステージ１７と、内、外部リード１６ａ，
１６ｂとをそれぞれ別のフレームに形成し、内部
リード１６ａをステージ１７上にオーバラツプさ
せる様にして、第１図の長さｄ１にに等しい長さ
ｄ１１を確保する。従来例のｄ２の長さについて
は、ステージ１７は第１のフレーム１２ａに設け
られるのであるから、この参考例においては長さ
ｄ２の確保は全く考慮する必要がない。もつと
も、半導体１３の縁と内部リード１６ａの先端部
分との間には僅かの空間を残しておき、短絡を防
止しなければならない。従つて、この参考例にお
いて、搭載可能な半導体チツプ１３は、従来例に
比べ２×ｄ２にほぼ等しい長さだけ大なるものと
なすことが可能となる。
第４図ａとｂは第３図の参考例及び後述する第
５図の実施例に於いて使用する第１と第２のリー
ドフレーム１２ａ，１２ｂの平面図である。これ
らの図において２０はピンチバー、９はクレード
ル、１６ａは内部リード、１６ｂは外部リードを
示す。
尚、第２図の場合と同様、第４図にはリードフ
レームはその一部のみ示されるが、実際には同様
のものが並んで配置されるものである。このリー
ドフレーム１２ａ，１２ｂは、ステージとリード
とが各々別のフレームに形成されている点及び両
者を一体化したときに内部リード１６ａを先端が
ステージ上にオーバラツプする点が従来と異なつ
ている。
第５図には本発明の第一実施例が示され、同図
ａは断面図、ｂは封止前の平面図である。同図に
おいて、２１はプラスチツクモールドIC、２２
ａは第１フレーム、２２ｂは第２リードフレー
ム、２３は半導体チツプ、２４は半導体チツプ２
３を封止するプラスチツクモールド、２５は半導
体チツプの電極と内部リードとを接続するワイヤ
（例えば金の細線）、２６ａは内部リード、２６ｂ
は外部リード、２７は半導体チツプ２３が固着さ
れるステージ、２８は半導体チツプ（ただし電極
は除く）をカバーする絶縁材、２９は半導体チツ
プ２３の電極を示す。図示の実施例においては、
第５図ｂの如く内部リード２６ａが半導体チツプ
２３上にオーバラツプする関係にあり、半導体チ
ツプ２３の電極２９と内部リード１６ａとの接続
ワイヤ２５は半導体チツプ１３の上方に位置す
る。内部リード２６ａは半導体チツプ１３上にオ
ーバラツプする配置あるため、半導体チツプ２３
はプラスチツクモールド２４の寸法の許容する範
囲まで大に、すなわち第３図の半導体チツプ１３
よりもかなり大に設計することが可能となる。
以上に加え、この実施例においては、半導体チ
ツプ２３の面の上で接続がなされるからワイヤ２
５の長さをかなり短縮することが可能となる。第
６図ａには第１図の半導体チツプ３と内部リード
６ａとの配置が平面図で模式的に示され、ワイヤ
５の長さは一般に３mm程度である。同図ｂには本
実施例の素子２３と内部リード２６ａとの配置が
平面図で模式的に示され、ワイヤ２５の長さは１
mm程度である。
従つて、本実施例においては、ワイヤ２５の長
さが従来例の１／３程度に小になり、ワイヤは一
般に金線が用いられるから、この実施例において
はワイヤのコストが大幅に節約されうる。また、
ワイヤ２５の長さが小になることにより、ワイヤ
ボンデイングに要する時間も大幅に節約され、例
えば従来20本のワイヤボンデイングに５秒要した
ものが1.8〜２秒に短縮され、５台のボンデイン
グマシンが必要であつたものが1.8〜２台程度で
足りることになる。
絶縁膜２８は、例えばカプトンテープに接着剤
（ポリイミドまたはシリコン）を塗布したものを
用意し、接着剤を半導体チツプ２３の表面と接着
させる。絶縁材はカプトンテープに限定されるも
のではなく、ワイヤボンデイング、プラスチツク
モールデイング等のときに発生する熱に耐えうる
絶縁性材料を用いる。なお、半導体チツプ２３の
電極は露出したままにしておいて、ワイヤ２５の
ボンデイングを可能にする。
第６図ｂにおいては簡略化のため絶縁材２８は
部分的に示す。
参考例は下記の工程で作られる。すなわち、第
１のフレーム１２ａのステージ１７に素子１３を
通常の技術で例えば銀ペーストを用いて固着し、
他方第２リードフレーム１２ｂの内部リード１６
ａの裏側に絶縁材１８を接着しておく。次いで、
両方のフレームを溶接などでかしめて一体化し、
引続きワイヤボンデイングによつてワイヤ１５で
電極１９と内部リード１６ａとを接続し、最後に
モールド工程で第３図に示す半導体装置を作る。
または上記の工程に代えて、第１のフレーム１
２ａと、絶縁材１８が接着された第２リードフレ
ームとをかしめ、次いで半導体チツプ１３を第１
フレームのステージ１７に固着し、ワイヤ１５の
ボンデイングにより電極１９と内部リード１６ａ
とを接続し、最後にモールデイングを行う。
本発明の実施例を作るには、先ず第１のフレー
ム２２ａのステージ２７に半導体チツプ２３を通
常の技術で固着し、半導体チツプ２３上に絶縁材
２８をテープ付け（テーピング）する。次いで第
１のフレーム２２ａと第２リードフレーム２２ｂ
とをかしめ、引続きワイヤ２５で半導体チツプの
電極２９と内部リード２６ａとを接続し（ワイヤ
ボンデイング）、最後にモールデイングを行う。
第７図ａには従来のプラスチツクモールドIC
をモールデイングする金型が断面図で示され、同
図において、３１は下型、３２は上型、３３は図
示しないカルに通じるランナー、３４はゲートを
示し、カルからランナー３３、ゲート３４を経て
キヤビテイ３５内に溶融プラスチツクが流入し、
半導体チツプ３を封止するプラスチツクモールド
が形成される。なお第７図において、既に示した
部分と同じ部分は同じ符号を付して示す。
本発明の実施例のモールデイングには、第７図
ｂの断面図で示される金型を用い、この金型にお
いては、上型と下型のリードフレームを抑える部
分３１ａ，３２ｂが一体化された２つのリードフ
レームを収納しうる如くに変形されている。
(7) 発明の効果 以上、詳細に説明したように、本発明によれば
２枚のリードフレームを用いることにより、プラ
スチツクモールドICの小型化と半導体素子の大
型化の傾向に合致した半導体装置が提供され、半
導体集積回路の高集積化に効果大であり、またそ
れの製造は従来の工程に若干の変形を加えるだけ
で可能となるので、発明の実施化が容易である。
【図面の簡単な説明】
第１図は従来のプラスチツクモールドICの断
面図、第２図は第１図の装置に用いられるリード
フレームの平面図、第３図は本発明の参考例の断
面図、第４図ａ，ｂは第３図及び第５図の装置に
用いられるリードフレームの平面図、第５図は本
発明の実施例を示し、ａは断面図、ｂは封止前の
平面図、第６図ａは第１図に於ける半導体チツプ
と内部リードとの関係を模式的に示す図、第６図
ｂは第５図に於ける半導体チツプと内部リードと
の関係を模式的に示す図、第７図ａとｂは第１図
と第５図の装置のモールデイングに用いる金型の
断面図である。 １１，１２はプラスチツクモールドIC、１２
ａ，２２ａは第１フレーム、１２ｂ，２２ｂは第
２リードフレーム、１３，２３は半導体チツプ、
１４，２４はプラスチツクモールド、１５，２５
はワイヤ、１６ａ，２６ａは内部リード、１７，
２７はステージ、１８，２８は絶縁材、１９，２
９は電極、３１は下型、３２は上型、３３はラン
ナー、３４はゲート、３１ａ，３１ｂはリードフ
レーム抑え部を示す。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体素子上に複数のリードの先端が該半導
    体素子と電気的に絶縁された状態でオーバラツプ
    する様に配置され、且つ該半導体素子の電極が該
    リードにワイヤ接続された構造体がプラスチツク
    封止されてなることを特徴とする半導体装置。 ２ 前記半導体素子表面は少なくとも電極上を除
    き絶縁物で覆われていることを特徴とする特許請
    求第１項記載の半導体装置。 ３ 半導体素子を搭載するステージを備えたフレ
    ームに半導体素子を搭載する工程、複数のリード
    を有するリードフレームと前記ステージを備えた
    フレームとを重ね合せて前記半導体素子上に複数
    のリードの先端がオーバラツプする様に配置させ
    て一体化する工程、前記リードフレームの内部リ
    ードと半導体素子の電極とを接続する工程、およ
    び一体化された前記ステージを備えたフレームと
    リードフレームとをプラスチツク封止する工程を
    含むことを特徴とする半導体装置の製造方法。 ４ 前記ステージを備えたフレームに半導体素子
    を搭載した後において、該半導体素子の表面を少
    なくとも電極上を除き絶縁物で覆い、しかる後に
    前記ステージを備えたフレームとリードフレーム
    とを一体化することを特徴とする特許請求の範囲
    第３項記載の方法。
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