JP2003017645A - リードフレーム及びその製造方法 - Google Patents

リードフレーム及びその製造方法

Info

Publication number
JP2003017645A
JP2003017645A JP2001201951A JP2001201951A JP2003017645A JP 2003017645 A JP2003017645 A JP 2003017645A JP 2001201951 A JP2001201951 A JP 2001201951A JP 2001201951 A JP2001201951 A JP 2001201951A JP 2003017645 A JP2003017645 A JP 2003017645A
Authority
JP
Japan
Prior art keywords
lead frame
lead
opening
insulating film
organic insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2001201951A
Other languages
English (en)
Inventor
Yoshiharu Koizumi
祥治 小泉
Shinichi Wakabayashi
信一 若林
Shoichi Koyama
昌一 小山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2001201951A priority Critical patent/JP2003017645A/ja
Priority to US10/183,953 priority patent/US20030006488A1/en
Publication of JP2003017645A publication Critical patent/JP2003017645A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49579Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49586Insulating layers on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01025Manganese [Mn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3025Electromagnetic shielding

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 狭小ピッチのリードにおいてもリード同士の
電気的なショートを防止することができるリードフレー
ム及びその製造方法を提供することを目的とする。 【解決手段】 複数のインナーリード18aとインナー
リードと連結するアウターリード18bとを備えたリー
ドフレーム10であって、インナーリード18aが有機
絶縁膜28aにより被覆され、インナーリード18aの
半導体素子と電気的に接続される所定の領域上の有機絶
縁膜28aが開口されていることを特徴とする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体素子の実装に
係るリードフレーム及び該リードフレームの製造方法に
関する。
【0002】
【従来の技術】近年、マルチメディア機器を実現するた
めのキーテクノロジーであるLSI技術はデータ伝送の
高速化、大容量化に向かって着実に開発が進んでいる。
これに伴って、LSIと電子機器とのインターフェイス
となる実装技術の高密度化が進められている。
【0003】この結果、組み込まれる電子部品の端子
(ピン)の配列ピッチが狭小化するとともに、端子数も
増大して多ピン化傾向にある。近年においては、例え
ば、端子数が256で、リードのピッチが130μm以
下のリードフレームが開発されてきている。図6は、従
来のリードフレームを示す概略平面図である。同図に示
すように、従来のリードフレーム100は、一対の平行
に延在する外枠102と、この外枠102と連結しかつ
外枠102に直交する方向に延在する一対の内枠104
によって構成される枠構造となっている。また、枠の中
央部には半導体素子が搭載される四辺形のダイパッド1
06が配置され、このダイパッド106はサポートバー
107によって支持されている。また、内枠104及び
外枠102からダイパッド106に向かって複数のイン
ナーリード108aとアウターリード108bとからな
るリード108が延在している。
【0004】特に、狭小ピッチのリードフレームにおい
ては、インナーリード108aの先端が接触することで
電気的にショートしやすくなる。このため、インナーリ
ード108a同士が電気的にショートしないように、同
図に示す如く、複数のインナーリード108aにまたが
ってそのピッチ方向にポリイミド膜などからなる固定テ
ープ110を貼着して複数のインナーリード108aを
固定支持することにより、その先端部同士が接触しない
ようにしている。
【0005】
【発明が解決しようとする課題】しかしながら、前述し
たインナーリード108aに固定テープを接着する方法
では、リードのピッチがさらに狭小になった場合、イン
ナーリード108aの先端部が接触するおそれがある。
リードのピッチがさらに狭くなった場合においても、イ
ンナーリード同士が接触して電気的にショートすること
を防止できるリードフレーム及びその製造方法が切望さ
れている。
【0006】本発明は以上の問題点を鑑みて創作された
ものであり、狭小ピッチのリードについても、インナー
リードの電気的なショートを防止することができるリー
ドフレーム及びその製造方法を提供することを目的とす
る。
【0007】
【課題を解決するための手段】上記問題を解決するた
め、本発明の一形態に係るリードフレームは、インナー
リードと該インナーリードに連結するアウターリードと
を備えたリードフレームであって、前記インナーリード
が有機絶縁膜により被覆され、半導体素子と電気的に接
続される前記インナーリードの所定の領域上の前記有機
絶縁膜が開口されていることを特徴とする。
【0008】本発明によれば、リードフレームのインナ
ーリードの半導体素子とワイヤを介して電気的に接続さ
れる部分以外の所定領域の表面、裏面及び側面を含む全
ての面が有機絶縁膜で被覆されている。つまり、インナ
ーリードのボンディング領域以外は有機絶縁膜で被覆さ
れているので、狭小ピッチのインナーリード同士がたと
え接触したとしても、電気的なショートが発生するおそ
れがない。
【0009】これにより、リードフレームのインナーリ
ードのピッチを設計要求通りに狭くすることができるよ
うになり、高密度実装に対応できるようになる。また、
狭小ピッチのリードフレームに半導体素子が高密度で実
装された半導体装置においても、製造歩留りを向上させ
ることができるようになる。上記したインナーリードに
おいて、前記インナーリードの少なくとも前記有機絶縁
膜の開口部を含む領域が、前記開口部が形成された後に
コイニング処理されたものであってもよい。
【0010】狭小ピッチのインナーリードに有機絶縁膜
を被覆し、電気的な接続を行なうための開口部を形成す
ると、開口部の面積が設計要求の面積より小さくなる場
合が想定される。本発明によれば、インナーリードの先
端部の開口部を含む領域をコイニング処理することによ
り、この領域の合金基板が延伸するので、開口部がこの
延伸に追従してその面積を大きくすることができる。こ
れにより、狭小ピッチのインナーリードにおいても十分
な面積の開口部を確保できるようになるので、半導体素
子とのワイヤを介した電気的な接続の信頼性を向上させ
ることができる。しかも、たとえ、インナーリードの合
金基板がコイニング処理によりピッチ方向に延伸してイ
ンナーリード同士が接触しやすくなったとしたとして
も、インナーリードは有機絶縁膜で被覆されているので
電気的なショートが発生するおそれがない。
【0011】また、上記した問題を解決するため、本発
明の他の形態に係るリードフレームの製造方法は、金属
めっき層を備えたインナーリードを有するリードフレー
ムを用意する工程と、前記インナーリードの所定の領域
の全面に有機絶縁膜を被覆する工程と、前記有機絶縁膜
をパターニングすることにより、前記インナーリードと
半導体素子とが電気的に接続されるための開口部を形成
する工程とを有することを特徴とする。
【0012】本発明によれば、まず、リードフレームの
インナーリードの所定領域を有機絶縁膜で被覆し、その
後、有機絶縁膜に開口部を形成して半導体素子と電気的
に接続するための領域を確保する。好ましい形態におい
ては、有機絶縁膜として光感光性有機絶縁膜を用い、こ
れを露光、現像することにより開口部を形成すればよ
い。また、レーザートリミングにより開口部を形成して
もよい。このような製造方法を用いることにより、上記
したリードフレームを容易に製造することができる。
【0013】
【発明の実施の形態】本発明の実施の形態について、図
を参照しながら説明する。図1(a)は本発明の実施の
形態のリードフレームを示す概略平面図、図1(b)は
図1(a)のインナーリードの先端部を拡大した拡大概
略部分平面図、図1(c)は図1(b)のI−Iに沿っ
た概略部分断面図である。
【0014】本発明の実施の形態のリードフレーム10
は、図1(a)に示すように、Fe−Ni合金板やCu
合金板などをエッチング又はプレスにより加工すること
で製造される。リードフレーム10は同図に示すよう
に、平行に延在する一対の外枠12とこの一対の外枠1
2と連結し、かつ外枠12に直交する一対の内枠14と
によって形成された枠構造となっている。この外枠12
にはガイド孔22が形成されている。この枠の中央部に
は半導体素子が配置される四辺形のダイバッド16が配
置されているとともに、このダイパッド16は枠の隅の
太幅部12aから延在する4つのサポートバー17によ
って支持されている。また、内枠14及び外枠12から
ダイバッド16に向かって複数のリード18が延在して
いる。相互に平行に延在するリード18において、各リ
ード18はダムバー20によって連結されている。リー
ド18は半導体素子とワイヤを介して電気的に接続され
るインナーリード18aと配線基板の配線と電気的に接
続されるアウターリード18bとからなる。
【0015】インナーリード18aのピッチは200μ
m程度以下であり、好適には、例えば、インナーリード
18aの幅が80μm程度、インナーリード18a間の
スペース幅が40μm程度のものである。図1(b)及
び(c)に示すように、インナーリード18a上にはA
u(金)めっき又はAg(銀)めっきなどの金属めっき
層25が形成され、この金属めっき層25は有機絶縁膜
の一例である硬化レジスト膜28aで被覆されている。
さらには、インナーリード18aの半導体素子とワイヤ
を介して電気的に接続されるための領域が露出するよう
に、この領域の硬化レジスト膜28aが除去されて開口
部26が設けられている。硬化レジスト膜28aとし
て、UV硬化型(ネガタイプ)の変形エポキシ(グリシ
ジルエーテル型)樹脂やアクリル系樹脂、もしくは熱可
塑性樹脂などを使用することができる。
【0016】本実施の形態のリードフレーム10のイン
ナーリード18aはその幅が80μm程度のものを例示
しており、この場合、図1(b)に示す開口部26の長
さ寸法Aが500μm程度、幅寸法Bは60μm程度で
ある。なお、インナーリード18aの幅、ピッチ及び開
口部26の寸法は実装トレンドに合わせて適宜調整すれ
ばよいが、ワイヤボンディングを安定して行うことがで
きるように、幅寸法Bにおいては60μm以上とするこ
とが好ましい。
【0017】本実施の形態のリードフレーム10はこの
ような構成になっており、特に明記しないが、まず、ダ
イパッド16に半導体素子が搭載(ダイボンディング)
され、この半導体素子のリード導出を行なうべき電極と
これに対応するインナーリード18aの開口部26とを
ワイヤを介して接続される。その後、半導体素子とワイ
ヤとの接続部などを覆うようにして樹脂モールドが施さ
れ、不要リードフレーム部分が切断除去されて半導体素
子が実装された半導体装置が製造される。
【0018】本実施の形態のリードフレーム10によれ
ば、インナーリード18aが硬化レジスト28aにより
被覆され、半導体素子と電気的に接続されるための所定
の領域にはインナーリード18aが露出する開口部26
が形成されて電気的な接続を行なうための領域が確保さ
れている。例えば200μm以下の狭小ピッチのインナ
ーリードにおいても、インナーリード18a同士が上記
した樹脂モールドする工程や不要リードフレーム部分を
切断除去する工程などで接触したとしても、電気的な接
続を行なうための開口部26以外は硬化レジスト膜28
aで被覆されているので電気的なショートが発生するこ
とがない。
【0019】これにより、リードフレーム10のインナ
ーリード18aのピッチを設計要求(例えば200μm
以下)通りに狭くすることができるようになり、高密度
実装に対応できるようになる。また、インナーリード1
8a同士の電気的なショートを防止することができるの
で、狭小ピッチのリードフレーム10に半導体素子が実
装された半導体装置の歩留りを向上させることができ
る。
【0020】(本発明の実施の形態のリードフレームの
第1の製造方法)図2は(a)〜(c)は本発明の実施
の形態のリードフレームの第1の製造方法を示す概略部
分平面図及び概略断面図、図3(a)は同じく第1の製
造方法に係る露光マスクの一例を示す概略平面図、図3
(b)は同じく第1の製造方法で製造されたリードフレ
ームのインナーリードの一例を示す概略部分平面図であ
る。
【0021】(第1の工程:リードフレームの用意)ま
ず、Fe−Ni合金板やCu合金板などの合金板をエッ
チング又はプレスにより加工することで所定の領域がパ
ターニングされたリードフレームを用意する。インナー
リード18aの先端部のピッチが200μm程度以下、
例えば、その幅が60〜80μm程度、スペースが60
〜40μm程度のものを一例として説明する。
【0022】その後、図2(a)に示すように、インナ
ーリード18aの先端部を含む所定の領域にAu(金)
めっき層やAg(銀)めっき層などの金属めっき層25
を形成する。 (第2の工程:リードフレームの密着処理及び洗浄)次
いで、後の工程で形成される硬化レジスト膜との密着性
を向上させるために、少なくともインナーリード18a
を含む領域を適度に粗面化する。この粗面化処理はアル
ミビースなどを用いた弱いブラスト処理などにより行な
えばよい。特に、リードフレームの基板としてFe−N
i42合金板などの硬い材質の基板を用いる場合は、こ
のブラスト処理とバブ研磨とを併用して行なうことが好
ましい。
【0023】次いで、リードフレームのインナーリード
18aを含む領域を、薬液を用いて化学洗浄を行なう。
例えば、リードフレームの基板としてCu合金板を用い
る場合は、過硫酸ソーダ又は硫酸−過酸化水素系の薬液
を用いて化学洗浄を行なう。さらに、追加処理としてU
V(Ultra Violet)光を照射してもよい。
【0024】(第3の工程:レジスト塗布液の塗布)次
いで、図2(b)に示すように、金属めっき層25上に
ネガタイプのUV硬化型のレジスト塗布液を塗布する。
このレジスト塗布液は変形エポキシ(グリシジルエーテ
ル型)樹脂又はアクリル系の樹脂などを含むものを使用
することができる。また、塗布方法としては、レジスト
塗布液の粘度が数百ポイス以下のものを用いて、スプレ
ー法やディップ方法により行なえばよい。この塗布方法
により、膜厚が例えば5〜10μmレジスト塗工膜28
をインナーリード18aの上、すなわち両面及び側面を
含む全ての面上に形成することができる。
【0025】なお、アウターリード部にはレジスト塗工
膜28が塗布されないようにするのが好ましく、スプレ
ー法を用いる場合は予めアウターリード部に押え治具な
どを配置してマスクし、また、ディップ法を用いる場合
は予めテープなどでアウターリード部をマスクして塗布
する。また、インナーリード18aの全体領域に塗布し
てもよいし、インナーリード18aの所定の領域に部分
的に塗布してもよい。また、マスクを用いないで、リー
ドフレーム全体にわたってレジスト膜28を形成しても
よい。
【0026】(第4の工程:レジスト膜の乾燥)次い
で、インナーリード18aの上に被覆されたレジスト塗
工膜28を70〜80℃の雰囲気で所定の時間乾燥させ
る。 (第5の工程:露光)次いで、同じく図2(b)に示す
ように、インナーリード18aの半導体素子と電気的に
接続される領域の上のレジスト塗工膜28を開口するた
めレジスト塗工膜28に露光を行なう。
【0027】まず、露光用マスクの説明を行なう。本実
施の形態ではネガタイプのレジスト塗工膜28を用いて
いるので、露光された領域が架橋反応により現像液に溶
けずにパターンとして残り、一方、露光されていない領
域は現像液に溶けて除去される。すなわち、図3(a)
に示すように、透明ガラス基板29上のレジスト塗工膜
28の開口部が形成される領域に相当する領域に遮光膜
30が形成された第1の露光マスク32を用意する。ま
た、インナーリード18aの裏側には全面にレジスト塗
工膜28を残す必要があるので、透明ガラス基板29上
に遮光層が形成されていない第2の露光マスク32aを
用意する。
【0028】本実施の形態ではレジスト塗工膜28のパ
ターンがインナーリード18aの領域Cに形成されるよ
うにしたので、第1の露光マクス32及び第2の露光マ
スク32aには、図3(a)に示す如く、それぞれ、領
域C以外の領域のレジスト塗工膜28を除去するための
遮光膜30a,30bがさらに形成されている。このた
め、本実施の形態では、上記したレジスト塗工膜28は
インナーリード18aの先端部から領域Eを超えない範
囲の領域に塗布されることになる。
【0029】そして、図2(b)の断面図に示すよう
に、第1の露光マスク32をインナーリード18aの上
方に設置し、また、第2の露光マスク32aをインナー
リード18aの下方に設置する。光源として通常のメタ
ルハライドの水銀灯(365nm)を用い,例えば10
0〜1000mmJ/cm2の条件下で露光する。この
とき、インナーリード18aの領域Cの側面にはレジス
ト塗工膜28が残るようにするので光源として散乱光を
用いる。この散乱光によりインナーリード18aの領域
Cの側面のレジスト塗工膜28も露光されるようにな
る。なお、リードフレームの全体にわたってレジスト膜
28を形成する形態では、上記した第1及び第2の露光
用マスク32,32aと同様な遮光膜30のパターンを
有し、リードフレーム全体に対応する所定の露光マスク
を作成し、これをマスクにして同様に塗工膜28を露光
すればよい。
【0030】(第6の工程:現像)次いで、露光された
レジスト塗工膜28を水溶性アルカリ現像液、例えば1
%Na2CO3により現像する。このとき、レジスト塗工
膜28の露光された領域は架橋反応により現像液に溶け
ずにパターンとして残り、露光されていない領域は現像
液に溶けて除去されることで、図2(c)に示すような
開口部26が形成される。この開口部26の寸法は前述
したように、例えば幅が60μm程度であって、長さが
500μm程度である。また、本実施の形態では、レジ
スト塗工膜28のパターンが領域Cにのみ形成され、C
以外の領域Eに塗布されたレジスト塗工膜28は露光さ
れないので除去される形態を例示したので、領域27の
インナーリード18aが露出する。開口部26や領域C
などの寸法は第1の露光マスク32及び第2の露光マス
ク32aの遮光膜の配置を適宜変更することにより任意
に設定することができることはいうまでもない。
【0031】なお、設計上では、図3(a)に示す如
く、第1及び第2の露光マクス32,32aの領域Eに
は遮光膜30a,30bが形成されているので、インナ
ーリード18aの領域Cの位置までしかレジスト塗工膜
28のパターンが形成されないはずである。しかしなが
ら、図3(b)に示すように、散乱光を使用しているこ
とでインナーリード18aの領域Eの側面のレジスト塗
工膜28に光が当たりやすく、この領域Eの側面(図3
(b)の斜線部)にレジスト塗工膜28が残ることがあ
る。このような場合においても、インナーリード18a
部は後でモールド樹脂の中に埋もれてしまうので、側面
のレジスト膜が剥がれてパーティクルが発生したりする
ような問題は発生しない。すなわち、図3(b)に示す
ように側面のみにレジスト塗工膜28が形成されている
領域が存在しても何ら問題がない。
【0032】(第6の工程:ポストベーク)次いで、現
像されたレジスト塗工膜28を有するリードフレームを
150〜170℃でポストベークすることでレジスト塗
工膜28を完全に硬化させて硬化レジスト膜28aを形
成する。以上により、第1の製造方法により製造された
実施の形態のリードフレーム10が完成する。
【0033】(実施の形態のリードフレームの第1の製
造方法の変形例)図4は実施の形態のリードフレームの
第1の製造方法の変形例を示す概略平面図である。第1
の製造方法の変形例は、予め,インナーリードの幅を狭
くして形成しておき、コイニング処理することによりイ
ンナーリードの幅を広げることで開口部の幅を広げるこ
とである。
【0034】なお、コイニング処理とは所定の表面形状
を得るために圧縮処理を行なうことである。特に、リー
ドフレームがプレスにより加工されて製造された場合
に、加工されたエッジにいわゆる「ばり」や「だれ」が
発生しやすく、ボンディング面積が少なくなる場合があ
る。これを平滑にするためにインナーリードなどの先端
部を含む領域を圧縮処理することで延伸させて「ばり」
や「だれ」をなくして設計要求通りのボンディング面積
を確保することができるようになる。
【0035】まず、図4(上図)に示すように、第1の
製造方法で用意したリードフレームのインナーリームの
幅より細いインナーリード38aを有するリードフレー
ムを用意する。例えば、インナーリード38aの幅が6
0μm程度で、スペースが40μm程度のものを例示し
て説明する。その後、第1の製造方法と同様な方法で、
インナーリード38aを、開口部26を備えた硬化レジ
スト膜28aで被覆する。この場合、開口部26の幅が
例えば45μm程度になるようにして形成する。
【0036】次いで、開口部26を含むインナーリード
38aの先端部を通常のコイニング方法により圧縮して
延伸させる。これにより、図4(下図)に示すように、
幅が60μmであったインナーリード38aが例えば6
6μm程度に太くなり、これに追従して開口部26も延
伸することにより、幅が45μm程度であった開口部2
6(図4(上図))が肥大化し、幅が50μm程度の開
口部26a(図4(下図))が形成される。
【0037】すなわち、インナーリード38aのピッチ
を狭小にしたにもかかわらず、コイニング処理すること
により比較的大きな開口部26aを得ることができる。
このとき、インナーリード38a間のスペースの幅が狭
くなるが、硬化レジスト28aで被覆されているので、
インナーリード38a同士がたとえ接触したとしても電
気的なショートが起こるおそれがない。
【0038】このように、第1の製造方法の変形例によ
れば、狭小ピッチで、かつ端子数が多いリードフレーム
においても、十分な面積の開口部を得ることができるよ
うになる。従って、狭小ピッチのリードフレームに半導
体素子が高密度で実装された半導体装置においても、半
導体素子とのワイヤを介した電気的な接続の信頼性を向
上させることができるようになり、その製造歩留りを向
上させることができるようになる。
【0039】なお、インナーリード38a上に有機絶縁
膜を被覆する工程の前で、インナーリード38aを予め
コイニング処理してから、インナーリード38a上に有
機絶縁膜を被覆し、コイニング処理で延伸されたインナ
ーリード38aの幅に応じて有機絶縁膜に肥大した開口
部26aを形成してもよい。以上、説明したように、本
実施の形態のリードフレームの第1の製造方法及びその
変形例によれば、リードフレームを使った実装では困難
といわれている例えば120μm以下の狭小ピッチのリ
ードフレームにおいても、信頼性よく半導体素子を実装
できるようになり、高度な技術を使った高価な実装方法
を使用する必要がなくなるので、コストを大幅に削減す
ることができるようになる。
【0040】(実施の形態のリードフレームの第2の製
造方法)図5(a)は本発明の実施の形態のリードフレ
ームの第2の製造方法を示す概略部分平面図及び概略断
面図、図5(b)は同じく第2の製造方法を示す概略平
面図である。まず、図5(a)に示すように、前述した
第1の製造方法と同様な方法により、インナーリード1
8aの所定の領域にレジスト塗布液を塗布し、170〜
180℃の雰囲気でポストベークを行なうことにより、
インナーリード18aを硬化レジスト膜28aで被覆す
る。なお、第2の製造方法では硬化レジスト膜28aを
レーザートリミングにより開口部26を形成するので、
感光性レジストを必ずしも使用する必要はなく、好適に
は、弾性体であるシリコーン系の熱硬化樹脂もしくは熱
可塑性樹脂を使用する。
【0041】その後、図5(a)の断面図に示すよう
に、硬化レジスト膜28aの開口部が形成される領域に
レーザーを当てることにより硬化レジスト膜28aを熱
分解して開口部26を形成する。レーザーとして、例え
ば、マイクロ加工に適しているパルス化されたYAGレ
ーザーもしくは炭酸ガスレーザーなどを使用すればよ
い。
【0042】これにより、図5(b)に示すように、硬
化レジスト膜28aに開口部26が形成され、開口部2
6の底部にインナーリード18aの一部が露出する。次
いで、レーザートリミングすることで硬化レジスト膜2
8中のカーボンが開口部26内やその近傍に飛び散るの
で、このカーボンを除去するためにマンガン系又はクロ
ム系の水溶液により洗浄を行なう。
【0043】以上により、第2の製造方法により製造さ
れた実施の形態のリードフレーム10が完成する。実施
の形態のリードフレームの第2の製造方法によれば、第
1の製造方法と同様な作用・効果を奏するとともに、レ
ーザートリミングにより硬化レジスト膜28aに開口部
26を形成するので、露光、現像に係る工程がなくなり
製造方法が簡易になる。
【0044】なお、第2の製造方法と前述した変形例で
説明したコイニング処理とを併用してリードフレームを
製造してもよい。この場合、第2の製造方法では、上記
したように硬化レジスト膜28aとして弾性体であるシ
リコーン系の熱硬化樹脂を含むものを使用することで圧
縮によるインナーリード18aの合金基板の延伸に対す
る追随性がよくなるので、開口部26が延伸しやすくな
り、開口部26の面積を容易に大きくすることができ
る。
【0045】以上、実施の形態により、この発明の詳細
を説明したが、この発明の範囲は上記実施の形態に具体
的に示した例に限られるものではなく、この発明を逸脱
しない要旨の範囲の上記実施の形態の変更はこの発明の
範囲に含まれる。例えば、第1の製造方法では、硬化レ
ジスト膜としてネガ型レジスト膜を用いた形態を例示し
たが、ポシ型レジスト膜を用いても同様に製造できるこ
とはいうまでもない。この場合、露光マスクとして白黒
反転させたものを用いればよい。
【0046】また、インナーリードを被覆する有機絶縁
膜として、感光性レジスト膜やシリコーン系の熱硬化樹
脂膜を例示したが、これらの他に感光性ポリイミド膜な
どを使用することができ、フォトリソグラフィーやレー
ザートリミングなどでパターニングできる有機絶縁膜で
あれば何でもよい。
【0047】
【発明の効果】以上説明したように、本発明によれば、
リードフレームのインナーリードの全面が有機絶縁膜で
被覆され、半導体素子とワイヤを介して電気的に接続さ
れるための有機絶縁膜の領域に開口部が形成されてい
る。すなわち、半導体素子とワイヤを介して電気的に接
続できるとともに、狭小ピッチのインナーリード同士が
たとえ接触したとしても、開口部以外は有機絶縁膜で被
覆されているので電気的なショートが発生することがな
い。
【0048】これにより、リードフレームのインナーリ
ードのピッチを設計要求通りに狭くすることができるよ
うになり、高密度実装に対応できるようになる。また、
インナーリード同士の電気的なショートを防止すること
ができるので、狭小ピッチのリードフレームに半導体素
子が高密度で実装された半導体装置においても、製造歩
留りを向上させることができる。
【図面の簡単な説明】
【図1】図1(a)は本発明の実施の形態のリードフレ
ームを示す概略平面図、図1(b)は図1(a)のイン
ナーリードの先端部を拡大した拡大概略部分平面図、図
1(c)は図1(b)のI−Iに沿った概略部分断面図
である。
【図2】図2(a)〜(c)は本発明の実施の形態のリ
ードフレームの第1の製造方法を示す概略部分平面図及
び概略断面図である。
【図3】図3(a)は本発明の実施の形態のリードフレ
ームの第1の製造方法に係る露光マスクの一例を示す概
略平面図、図3(b)は同じく第1の製造方法で製造さ
れたリードフレームのインナーリードの一例を示す概略
部分平面図である。
【図4】図4は本発明の実施の形態のリードフレームの
第1の製造方法の変形例を示す概略部分平面図である。
【図5】図5(a)は本発明の実施の形態のリードフレ
ームの第2の製造方法を示す概略部分平面図及び概略断
面図、図5(b)は本発明の実施の形態のリードフレー
ムの第2の製造方法を示す概略部分平面図である。
【図6】図6は従来のリードフレームを示す概略平面図
である。
【符号の説明】
10:リードフレーム 12:外枠 12a:太幅部 14:内枠 16:ダイパッド 17:サポートバー 18a:インナーリード 18b:アウターリード 18:リード 20:ダムバー 22:ガイド孔 28:レジスト塗工膜 28a:硬化レジスト膜 25:金属めっき層 26:開口部 30,30a,30b:遮光膜 32:第1の露光マスク 32a:第2の露光マスク
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小山 昌一 長野県長野市大字栗田字舎利田711番地 新光電気工業株式会社内 Fターム(参考) 5F067 AA10 AA18 AB03 BB00 BD05 DF11 DF15

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】 インナーリードと該インナーリードに連
    結するアウターリードとを備えたリードフレームであっ
    て、 前記インナーリードが有機絶縁膜により被覆され、半導
    体素子と電気的に接続される前記インナーリードの所定
    の領域上の前記有機絶縁膜が開口されていることを特徴
    とするリードフレーム。
  2. 【請求項2】 前記有機絶縁膜が、エポキシ樹脂、アク
    リル樹脂又はシリコーン系の熱硬化型樹脂、もしくは熱
    可塑性樹脂からなることを特徴とする請求項1に記載の
    リードフレーム。
  3. 【請求項3】 前記インナーリードの少なくとも前記有
    機絶縁膜の開口部を含む領域が、前記開口部が形成され
    た後にコイニング処理されたものであることを特徴とす
    る請求項1又は2に記載のリードフレーム。
  4. 【請求項4】 前記インナーリードの配列ピッチが20
    0μm程度以下であることを特徴とする請求項1乃至3
    のいずれか一項に記載のリードフレーム。
  5. 【請求項5】 前記開口部の前記インナーリードの長手
    方向に対して垂直方向の幅が60μm程度以上であるこ
    とを特徴とする請求項1乃至4のいずれか一項に記載の
    リードフレーム。
  6. 【請求項6】 金属めっき層を備えたインナーリードを
    有するリードフレームを用意する工程と、 前記インナーリードの上に有機絶縁膜を被覆する工程
    と、 前記有機絶縁膜の所要部分をパターニングして、開口部
    を形成する工程とを有することを特徴とするリードフレ
    ームの製造方法。
  7. 【請求項7】 前記有機絶縁膜が、光感光性有機絶縁膜
    であって、前記開口部を形成する工程が、前記光感光性
    有機絶縁膜を露光、現像する工程を含むことを特徴とす
    る請求項6に記載のリードフレームの製造方法。
  8. 【請求項8】 前記開口部を形成する工程が、レーザー
    トリミングにより行なわれることを特徴とする請求項6
    に記載のリードフレームの製造方法。
  9. 【請求項9】 前記開口部を形成する工程の後に、前記
    インナーリードの少なくとも前記開口部を含む領域をコ
    イニング処理することにより、前記開口部の面積を大き
    くすることを特徴とする請求項6乃至8のいずれか一項
    に記載のリードフレームの製造方法。
  10. 【請求項10】 前記有機絶縁膜が、シリコーン系の熱
    硬化型樹脂膜であることを特徴とする請求項8又は9に
    記載のリードフレームの製造方法。
JP2001201951A 2001-07-03 2001-07-03 リードフレーム及びその製造方法 Withdrawn JP2003017645A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2001201951A JP2003017645A (ja) 2001-07-03 2001-07-03 リードフレーム及びその製造方法
US10/183,953 US20030006488A1 (en) 2001-07-03 2002-06-28 Lead frame and manufacturing method of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001201951A JP2003017645A (ja) 2001-07-03 2001-07-03 リードフレーム及びその製造方法

Publications (1)

Publication Number Publication Date
JP2003017645A true JP2003017645A (ja) 2003-01-17

Family

ID=19038839

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001201951A Withdrawn JP2003017645A (ja) 2001-07-03 2001-07-03 リードフレーム及びその製造方法

Country Status (2)

Country Link
US (1) US20030006488A1 (ja)
JP (1) JP2003017645A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7732258B2 (en) 2003-11-06 2010-06-08 Samsung Electronics Co., Ltd. Lead frame and method for fabricating semiconductor package employing the same
JP2012124458A (ja) * 2010-12-08 2012-06-28 Samsung Electro-Mechanics Co Ltd 積層セラミックコンデンサ及びその製造方法
WO2015111623A1 (ja) * 2014-01-22 2015-07-30 大日本印刷株式会社 リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JP2015159273A (ja) * 2014-01-22 2015-09-03 大日本印刷株式会社 リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4026573B2 (ja) * 2003-09-24 2007-12-26 株式会社デンソー 電子装置を収納するパッケージの製造方法
JP4372508B2 (ja) * 2003-10-06 2009-11-25 ローム株式会社 リードフレームの製造方法およびそれを用いた半導体装置の製造方法、ならびに半導体装置ならびにそれを備えた携帯機器および電子装置
US20080079175A1 (en) * 2006-10-02 2008-04-03 Michael Bauer Layer for chip contact element
US8587099B1 (en) * 2012-05-02 2013-11-19 Texas Instruments Incorporated Leadframe having selective planishing
US9129951B2 (en) * 2013-10-17 2015-09-08 Freescale Semiconductor, Inc. Coated lead frame bond finger
US20190229044A1 (en) * 2018-01-23 2019-07-25 Nxp B.V. Lead frame with plated lead tips

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5966157A (ja) * 1982-10-08 1984-04-14 Fujitsu Ltd 半導体装置及びその製造方法
US5311056A (en) * 1988-10-21 1994-05-10 Shinko Electric Industries Co., Ltd. Semiconductor device having a bi-level leadframe
DK0443269T3 (da) * 1990-02-23 1993-12-27 Minnesota Mining & Mfg Semi-termoplastisk støbemateriale med varmestabil hukommelse af individuelt tilpasset form
JP3044872B2 (ja) * 1991-09-25 2000-05-22 ソニー株式会社 半導体装置
US5212405A (en) * 1992-01-08 1993-05-18 Sumitomo Metal Mining Company, Limited Composite lead frame
JPH06196603A (ja) * 1992-12-23 1994-07-15 Shinko Electric Ind Co Ltd リードフレームの製造方法
US6254280B1 (en) * 1995-02-21 2001-07-03 Agere Systems Optoelectronics Guardian Corp. Substrate based array connector
KR100266726B1 (ko) * 1995-09-29 2000-09-15 기타지마 요시토시 리드프레임과 이 리드프레임을 갖춘 반도체장치
KR100192180B1 (ko) * 1996-03-06 1999-06-15 김영환 멀티-레이어 버텀 리드 패키지
US6046504A (en) * 1997-02-17 2000-04-04 Nippon Steel Corporation Resin-encapsulated LOC semiconductor device having a thin inner lead
US6945778B2 (en) * 2002-08-20 2005-09-20 Ultradent Products, Inc. Customized dental trays comprising ultra low density polyethylene and methods for making and using such trays

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7732258B2 (en) 2003-11-06 2010-06-08 Samsung Electronics Co., Ltd. Lead frame and method for fabricating semiconductor package employing the same
JP2012124458A (ja) * 2010-12-08 2012-06-28 Samsung Electro-Mechanics Co Ltd 積層セラミックコンデンサ及びその製造方法
US8804305B2 (en) 2010-12-08 2014-08-12 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic condenser and method for manufacturing the same
US9679697B2 (en) 2010-12-08 2017-06-13 Samsung Electro-Mechanics Co., Ltd. Method for manufacturing multilayer ceramic condenser
WO2015111623A1 (ja) * 2014-01-22 2015-07-30 大日本印刷株式会社 リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JP2015159273A (ja) * 2014-01-22 2015-09-03 大日本印刷株式会社 リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法

Also Published As

Publication number Publication date
US20030006488A1 (en) 2003-01-09

Similar Documents

Publication Publication Date Title
JP3692314B2 (ja) 配線回路基板
JP4505623B2 (ja) 印刷回路基板のホール充填装置及びその方法並びに印刷回路基板の製造方法
JP4508064B2 (ja) 半導体装置用配線基板の製造方法
KR100389314B1 (ko) 도금인입선 없는 인쇄회로기판의 제조방법
JP3149352B2 (ja) 基板の導体層の形成方法
US6617236B2 (en) Fabrication method of wiring substrate for mounting semiconductor element and semiconductor device
JP2006179606A (ja) 配線回路基板
JP2003017645A (ja) リードフレーム及びその製造方法
JP2005026645A (ja) 回路基板及びその製造方法
JP2005077955A (ja) エッチング方法およびそれを用いた回路装置の製造方法
JP3932247B2 (ja) 電子部品実装用基板の製造方法
JPH088293A (ja) 電子部品の接続構造およびその接続方法
JP4457532B2 (ja) リードフレームの製造方法
JP4949790B2 (ja) 半導体装置の製造方法
JPH09186416A (ja) 表面実装型電子部品用基板およびその製造方法
JP4461651B2 (ja) リードフレームの製造方法
JP4507473B2 (ja) リードフレームの製造方法
JPH07142841A (ja) プリント配線板の製造方法
JP4050198B2 (ja) 接続装置の製造方法
JP6644978B2 (ja) 半導体素子搭載用基板及び半導体装置、並びにそれらの製造方法
JP3821426B2 (ja) 電子部品実装用基板
JP3568249B2 (ja) 半導体装置及びそれに使用されるチップキャリアの製造方法
JP4427933B2 (ja) リードフレームの製造方法
JP3884552B2 (ja) 半導体装置とそれに用いられる回路部材および半導体装置の製造方法
JP2000082761A (ja) バンプ接合用配線板、該配線板により組み立てられた半導体装置およびバンプ接合用配線板の製造方法

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20081007