JPH10303227A - 半導体パッケージ及びその製造方法 - Google Patents
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Abstract
プとリードとを連結させる半導体パッケージ及びその製
造方法を提供する。 【解決手段】 内部リードに対して半導体チップが絶
縁されるように支持される段階と、半導体チップの連結
端子のボンディングパッドと内部リードの端部の一部を
露出した開口部を除いて絶縁層を半導体チップ及び内部
リードの上面に形成させる段階と、ボンディングパッド
と内部リードとの端部の一部が相互に電気的接続される
ように開口部に導電層を形成させる段階とを含む。
Description
係り、特にワイヤーの代りに導電層により半導体チップ
とリードとを連結させる半導体パッケージ及びその製造
方法に関する。
プはリードフレームにより支持され、前記リードフレー
ムのリードが前記半導体チップと外部回路とを電気的に
連結する。
照すれば、パッド11上に記憶素子の半導体チップ12
が搭載され、前記半導体チップ12の周りにはリードフ
レームのインナリード14が両面絶縁テープのような接
着材13によりパッド11に付着される。そして、前記
半導体チップ12とインナリード14とがワイヤー15
によりボンディングされた後、成形材16により封止さ
れる。
より、ワイヤーボンディング法により小型半導体チップ
とリードとを連結させることが難しくなった。即ち、半
導体チップの小型化に対応するために前記インナリード
の間隔(以下、ピッチと称する)が相対的に小さくな
る。従って、微細ピッチを有するインナリードに対して
ワイヤーを精密にボンディングさせることは易くない。
実際に、ワイヤーボンディング法はインナリード間のピ
ッチが0.2mm以下の場合には適用しにくいため、半
導体パッケージの信頼性が確保できない。
チップとインナリードとをワイヤーの代りに導電層を塗
布して連結させることにより、微細ピッチを有するイン
ナリードに対しても適用しうる半導体パッケージ製造方
法及びこれにより製造された半導体パッケージを提供す
ることにある。
ジの製造方法は、(a)インナリードに対して半導体チ
ップが絶縁されるように支持される段階と、(b)前記
半導体チップの連結端子のボンディングパッドと前記イ
ンナリードの端部の一部を露出させた開口部を除いて絶
縁層を前記半導体チップ及びインナリードの上面に形成
させる段階と、(c)前記ボンディングパッドとインナ
リードとの端部の一部が相互に電気的接続されるように
前記開口部に導電層を形成させる段階とを含む。
グパッドを除いた前記半導体チップの上面に1次絶縁層
を形成させる段階と、前記1次絶縁層の上面及び前記イ
ンナリードの端部の一部を除いた上面の所定部に2次絶
縁層を形成させる段階とを含む。
りなることが望ましい。
リードの上面と同一な高さで形成される。
と、前記インナリードに対して相互絶縁されるように支
持され、連結端子のボンディングパッドを有する半導体
チップと、前記インナリードの所定部と前記ボンディン
グパッドを除いた部分に塗布された絶縁層と、前記イン
ナリードの一部と前記ボンディングパッドとを相互に電
気的接続させるように形成された導電層とを含む半導体
パッケージが提供される。
インナリードとは導電層により相互に電気的接続され
る。
施例による半導体パッケージの製造方法を説明する。
の電気的連結端子のボンディングパッド32aのある面
の縁部にリードフレームのインナリード34を接着す
る。前記インナリード34は両面絶縁テープ33のよう
な絶縁接着材により接着されることが望ましい。
ングパッド32aがある部分を除いた上面には図3に示
されたように、1次絶縁層35が形成される。従って、
ボンディングパッド32aは開口部38を通して露出さ
れる。前記1次絶縁層35はその上面が前記インナリー
ド34の上面と同一な高さとなるように形成されること
が望ましい。
りなることが望ましい。また、前記1次絶縁層35は絶
縁物質を繰り返し塗布して所定のパターンを形成する塗
布法(dispensing)等によって形成されうる。代案とし
て、所定のパターンよりなる絶縁テープを付着すること
によって絶縁層を形成させうる。
絶縁層35の上面、及びインナリード34の端部の上面
の一部34aを除いた所定領域の上面に2次絶縁層36
が形成される。従って、半導体チップ32のボンディン
グパッド32aは相変らず開口部38を通して露出され
た状態であり、前記インナリード34の端部の上面の一
部34aも露出されている。前記2次絶縁層36の材質
と形成方法は1次絶縁層35のそれと同一である。
形成されるのは膜の形成工程上の便宜のためである。
絶縁層36の上面には3次絶縁層37が形成される。こ
の3次絶縁層37の形成により開口部38はさらに深く
なる。3次絶縁層37の材質と形成方法は前記絶縁層3
5、36のそれと同一である。
37の形成が完了すると、図6に示されるように、開口
部38に導電性メッキ液を注入して導電層39を形成さ
せる。前記導電層39は露出されたインナリード34の
上面の一部34a(図4参照)及び半導体チップ32の
ボンディングパッド32aを覆い、3次絶縁層37の上
面まで覆うように形成される。
層37とその上面に塗布された導電層39の一部を除去
する。これは3次絶縁層37の上面に塗布された導電層
が不要な部分まで拡大されて隣接するリードに短絡を発
生させることを防止するためである。
4とボンディングパッド32aとを電気的に接続させた
状態となる。
2次絶縁層35、36の形成された半導体チップ32と
インナリード34とは成形材31により成形されること
によりパッケージが完成する。この時、インナリード3
4の他端は外部に突出されるように接続される。
ンナリード34は従来のワイヤーの代りに導電層39に
より相互に電気的接続される。
用しうる。例えば、図9に示された半導体パッケージの
製造においては、半導体チップ320がパッド322に
付着されて支持される。即ち、この場合、インナリード
340は、前述した実施例のように半導体チップ320
に直接付着されるのでなく、絶縁接着材330によりパ
ッド322の縁部に付着される。
パッド321とインナリード340とを導電層390で
連結する工程は前述した実施例と同様であり、最終的に
完成された半導体パッケージが図10に図示されてい
る。
ンナリードとを導電層を塗布して連結させるので、従来
の機械的なワイヤーボンディング方法に比べて精度が向
上される。従って、微細ピッチを有するインナリードの
接続が具現でき、結果的に半導体パッケージの信頼性を
高めうる。
た断面図である。
造方法を説明するための図面である。
造方法を説明するための図面である。
造方法を説明するための図面である。
造方法を説明するための図面である。
造方法を説明するための図面である。
造方法を説明するための図面である。
造方法を説明するための図面である。
製造方法を説明するための図面である。
の製造方法を説明するための図面である。
Claims (9)
- 【請求項1】 (a)インナリードに対して半導体チ
ップが絶縁されるように支持される段階と、 (b)前記半導体チップの連結端子のボンディングパッ
ドと前記インナリードの端部の一部を露出した開口部を
除いて絶縁層を前記半導体チップ及びインナリードの上
面に形成させる段階と、 (c)前記ボンディングパッドとインナリードとの端部
の一部が相互に電気的接続されるように前記開口部に導
電層を形成させる段階とを含む半導体パッケージの製造
方法。 - 【請求項2】 前記段階(a)は絶縁接着材により前
記半導体チップの縁部に前記インナリードを付着させる
段階を含むことを特徴とする請求項1に記載の半導体パ
ッケージの製造方法。 - 【請求項3】 前記段階(a)は絶縁接着材により前
記半導体チップが付着したパッドの縁部に前記インナリ
ードを付着させる段階を含むことを特徴とする請求項1
に記載の半導体パッケージの製造方法。 - 【請求項4】 前記段階(b)は、前記ボンディング
パッドを除いた前記半導体チップの上面に1次絶縁層を
形成させる段階と、 前記1次絶縁層の上面及び前記インナリードの端部の一
部を除いた上面の所定部に2次絶縁層を形成させる段階
とを含むことを特徴とする請求項1に記載の半導体パッ
ケージの製造方法。 - 【請求項5】 前記2次絶縁層は少なくとも2層より
なることを特徴とする請求項4に記載の半導体パッケー
ジの製造方法。 - 【請求項6】 前記1次絶縁層の上面は前記インナリ
ードの上面と同一な高さで形成されることを特徴とする
請求項4に記載の半導体パッケージの製造方法。 - 【請求項7】 前記段階(c)は前記導電層の一部と
前記絶縁層の一部とを除去する段階をさらに含むことを
特徴とする請求項1に記載の半導体パッケージの製造方
法。 - 【請求項8】 インナリードと、 前記インナリードに対して相互絶縁されるように支持さ
れ、連結端子のボンディングパッドを有する半導体チッ
プと、 前記インナリードの所定部と前記ボンディングパッドを
除いた部分に塗布された絶縁層と、 前記インナリードの所定部と前記ボンディングパッドと
を相互に電気的接続させるように形成された導電層とを
含む半導体パッケージ。 - 【請求項9】 前記絶縁層は複数層で構成されたこと
を特徴とする請求項8に記載の半導体パッケージ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970015872A KR100243376B1 (ko) | 1997-04-28 | 1997-04-28 | 반도체 패키지 및 그 제조방법 |
KR1997-15872 | 1997-04-28 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10303227A true JPH10303227A (ja) | 1998-11-13 |
JP3699271B2 JP3699271B2 (ja) | 2005-09-28 |
Family
ID=19504095
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05118498A Expired - Fee Related JP3699271B2 (ja) | 1997-04-28 | 1998-03-04 | 半導体パッケージ及びその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6310389B1 (ja) |
JP (1) | JP3699271B2 (ja) |
KR (1) | KR100243376B1 (ja) |
CN (1) | CN1131556C (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100446229C (zh) * | 2004-06-10 | 2008-12-24 | 三洋电机株式会社 | 半导体装置及其制造方法 |
EP1659627A1 (en) * | 2004-11-23 | 2006-05-24 | Optimum Care International Tech. Inc. | chip scale package |
US20100025848A1 (en) * | 2008-08-04 | 2010-02-04 | Infineon Technologies Ag | Method of fabricating a semiconductor device and semiconductor device |
JP5475541B2 (ja) | 2010-05-07 | 2014-04-16 | 日本バイリーン株式会社 | 帯電フィルタ及びマスク |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02310956A (ja) * | 1989-05-26 | 1990-12-26 | Hitachi Ltd | 高密度実装半導体パツケージ |
US5523137A (en) * | 1991-07-24 | 1996-06-04 | Tomoegawa Paper Co., Ltd. | Adhesive paper for tape automated bonding |
JPH077121A (ja) * | 1992-09-18 | 1995-01-10 | Texas Instr Inc <Ti> | 多層リードフレームアセンブリを有する半導体デバイスおよびそのパッケージ方法 |
KR0134648B1 (ko) * | 1994-06-09 | 1998-04-20 | 김광호 | 노이즈가 적은 적층 멀티칩 패키지 |
US6466446B1 (en) * | 1994-07-01 | 2002-10-15 | Saint Gobain/Norton Industrial Ceramics Corporation | Integrated circuit package with diamond heat sink |
US5791552A (en) * | 1995-05-24 | 1998-08-11 | Methode Electronics Inc | Assembly including fine-pitch solder bumping and method of forming |
-
1997
- 1997-04-28 KR KR1019970015872A patent/KR100243376B1/ko not_active IP Right Cessation
-
1998
- 1998-03-04 JP JP05118498A patent/JP3699271B2/ja not_active Expired - Fee Related
- 1998-03-16 CN CN98105595A patent/CN1131556C/zh not_active Expired - Fee Related
- 1998-04-24 US US09/065,559 patent/US6310389B1/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR100243376B1 (ko) | 2000-02-01 |
JP3699271B2 (ja) | 2005-09-28 |
KR19980078349A (ko) | 1998-11-16 |
US6310389B1 (en) | 2001-10-30 |
CN1131556C (zh) | 2003-12-17 |
CN1198005A (zh) | 1998-11-04 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040921 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041221 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050118 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050418 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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