JPH077121A - 多層リードフレームアセンブリを有する半導体デバイスおよびそのパッケージ方法 - Google Patents

多層リードフレームアセンブリを有する半導体デバイスおよびそのパッケージ方法

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JPH077121A
JPH077121A JP5231959A JP23195993A JPH077121A JP H077121 A JPH077121 A JP H077121A JP 5231959 A JP5231959 A JP 5231959A JP 23195993 A JP23195993 A JP 23195993A JP H077121 A JPH077121 A JP H077121A
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lead frame
bus
leadframe
main
integrated circuit
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Min Yu Chan
ユ チャン ミン
Siu Waf Low
シウ ワフ ロウ
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Texas Instruments Inc
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Texas Instruments Inc
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Abstract

(57)【要約】 【目的】 多層リードフレームアセンブリを有する半導
体デバイスおよびそのパッケージ方法が提供される。 【構成】 多層リードフレームアセンブリ３８を有する
パッケージされた半導体デバイス１０において、集積回
路チップ１２の能動面１６は、その中心線１４に沿って
配置された複数のボンドパッド１８を有する。第１対の
絶縁接着テープストリップ２０は、主リードフレーム２
２をチップ１２の能動面１６に接着する。第２対の絶縁
接着テープストリップ２８は、１対のバスリードフレー
ム３０のそれぞれをを主リードフレーム２２に接着す
る。溶接部３６が、主リードフレーム２２の選択リード
２４を、バスリードフレーム３０のそれぞれのリード３
２と電気的に相互接続する。タブボンド４０またはワイ
ヤボンド４２が、主リードフレーム２２の選択リード２
４を、チップ１２上のボンドパッド１８と電気的に相互
接続する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は集積回路に関し、特に多
層リードフレームアセンブリおよび集積回路への使用方
法に関する。
【０００２】
【従来の技術】集積回路をパッケージするために、これ
までさまざまな技術が用いられてきた。例えば、集積回
路を接続するために、フリップチップ設計および小輪郭
Ｊリード（ＳＯＪ）パッケージ技術のような、リードフ
レームを利用したさまざまな構成が開発された。多くの
これらの従来技術において、集積回路はリードフレーム
により与えられるパッド上に取付けられ、ワイヤボンド
が集積回路をリードフレーム上の導電性リードに接続す
る。
【０００３】もっと最近には、プラスチック封止パッケ
ージのために、チップ上リード（ＬＯＣ）技術と呼ばれ
る集積回路パッケージ技術が開発された。１９８８年の
第３８回ＥＣＣにおいて公表されたＷｉｌｌｉａｍ
Ｃ．Ｗａｒｄ著「領域ワイヤボンド技術によるＩＢＭ
８０−ｎｓ １Ｍｂｉｔ ＤＲＡＭチップのための独自
のプラスチック表面取付けモジュールの量産（Ｖｏｌｕ
ｍｅ Ｐｒｏｄｕｃｔｉｏｎ ｏｆ Ｕｎｉｑｕｅ Ｐ
ｌａｓｔｉｃ Ｓｕｒｆａｃｅ−Ｍｏｕｎｔ Ｍｏｄｕ
ｌｅｓ ｆｏｒ ｔｈｅ ＩＢＭ ８０−ｎｓ １Ｍｂ
ｉｔ ＤＲＡＭＣｈｉｐ ｂｙ Ａｒｅａ Ｗｉｒｅ
Ｂｏｎｄ Ｔｅｃｈｎｉｑｕｅｓ）」に説明されている
ように、この技術においては、リードフレームは集積回
路の能動領域上に配置される。絶縁性接着テープがリー
ドフレームを集積回路チップ上に接続し、ワイヤボンド
が該回路を直接リードフレーム上の電力バスに、または
電力バス上のジャンパを導電性リードに接続して、正し
い信号の経路形成を行う。Ｊ形リードフィンガを除い
て、全構造は次に成形によりプラスチック内に封止され
る。
【０００４】チップ上リード技術は、従来のパッケージ
技術に比しいくつかの利点を有する。まず、ワイヤをさ
まざまなリードフレームのリードの上へ上げうることに
より、チップに直接取付けられた回路カード上で行われ
る通常のワイヤボンディングにおけると同様に、ワイヤ
がさまざまなバスまたはリード上において容易に経路決
定されうるので、チップの再設計をしなくてもパッケー
ジのＩ／Ｏの変更が可能になる。チップ上リード技術は
また、従来技術に比しかなりの電気的利点を有する。チ
ップの大きさの増大に伴い、チップ上のバスの高抵抗お
よび／またはインダクタンスのために、チップ上におけ
る電力の供給および接地は不利になる。集積回路の構成
において通常用いられる薄膜アルミニウムの長い線に生
じる高抵抗は、バス内に許容しえないほど大きい電圧降
下を発生させる。チップ上リード技術は、比較的に遙か
に太いバスと、それに対応する遙かに低い抵抗とが、チ
ップ外のリードフレーム内に形成されることを可能なら
しめる。従って、バスにおける電圧降下は、チップ上リ
ード形パッケージの使用により、著しく減少せしめられ
る。バスの抵抗は、チップボンドパッドからリードフレ
ームバスへの多重接触を設けることによって、さらに減
少せしめられうる。
【０００５】同様にして、バスのインダクタンスは、チ
ップ上のバスではなく、リードフレームを使用すること
により、減少せしめられうる。チップ上リード技術は、
リードフレームのバスが、以前の技術の長いボンドワイ
ヤより遙かに低いインダクタンスを有するため、パッケ
ージに対する信号、電力、および接地の諸リードのイン
ダクタンスを減少せしめる。さらに、電力および接地の
ための２つのピンを備えることにより、インダクタンス
は多重接触を有する単一リードのそれの約半分になる。
【０００６】チップ上リード形パッケージ技術によって
実現されるもう１つの利点は、金属リードフレームのチ
ップ接続点への近接によって達成される熱損失の改善で
ある。最後に、バスに対する多重ワイヤボンドを有する
リードフレームバスの使用によって、パッケージされた
チップのピン数が減少せしめられうることである。
【０００７】しかし、現在のチップ上リードには、固有
の欠点が存在する。これは、集積回路チップ上のボンド
パッドと、リードフレームの信号リードの内端部との間
の、リードフレームの電力および接地バスの位置から生
じる。バスのこれらの位置は、チップのボンドパッドか
ら信号リードへのワイヤボンドが電力または接地バスの
上に上げられるか、または橋架されて、ワイヤボンドが
そのバスへ短絡する危険を作りださざるをえないのであ
る。短絡の機会は、悪いボンド位置、ワイヤループ制
御、成形化合物の除去などの組立工程から、または処理
中における偶発的な接触から、生じうる。
【０００８】短絡問題を減殺するための一方法として
は、絶縁ワイヤの使用が示唆される。インタナショナル
・ジャーナル・フォア・ハイブリッド・マイクロエレク
トロニクス（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｊｏｕｒｎ
ａｌ ｆｏｒ ＨｙｂｒｉｄＭｉｃｒｏｅｌｅｃｔｒｏ
ｎｉｃｓ）、第９巻、第１号、１９８６年、に所載のＡ
ｌｅｘ Ｊ．Ｏｔｏ著「高リード数パッケージングのた
めの絶縁アルミニウムボンディングワイヤ（Ｉｎｓｕｌ
ａｔｅｄ Ａｌｕｍｉｎｕｍ ＢｏｎｄｉｎｇＷｉｒｅ
Ｆｏｒ Ｈｉｇｈ Ｌｅａｄ Ｃｏｕｎｔ Ｐａｃｋ
ａｇｉｎｇ）」を参照されたい。絶縁ワイヤは、通常の
組立パッケージにおいてある程度成功したと報告されて
いるが、チップ上リード形パッケージにおける満足な実
施は、集積回路の頂部の絶縁膜上に生じるワイヤボンド
スティッチの性質のために疑問がある。従って、生産規
模における絶縁ワイヤボンドの信頼性のある実施の可能
性は少ない。その上、絶縁ワイヤは高価である。
【０００９】より高密度なボードおよびより薄い集積回
路パッケージへの絶えざる要求は、テープ自動ボンディ
ング（ＴＡＢ）またはタブボンディングとして知られる
もう１つの最近開発された半導体パッケージ技術を生み
出した。タブボンディング技術においては、従来のリー
ドフレームが、導電性リードフィンガを含む１、２、ま
たは３層の連続膜、すなわちリードテープによって置換
される。チップ上リード形パッケージングのワイヤボン
ドは、チップボンドパッドと、リードフィンガのチップ
との間の熱圧縮、金属加工学的ボンドによって置換され
る。タブボンドは、ボンドパッド、リードフィンガチッ
プ、またはこれらの双方が、通常は金、金めっきされた
銅、またはチタンタングステンおよび金、の薄い金属層
によって「バンプ」形成されて０．０２５４ｍｍ（１ミ
ル）の厚さの長方形バンプをなすことを要求する。タブ
ボンディングは、金属加工学的ボンドを形成するために
十分な時間の間、リードフィンガおよびボンドパッドに
対して十分な熱および圧力が加えられたとき完了する。
エレクトロニック・マテリアルズ・ハンドブック（Ｅｌ
ｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓ Ｈａｎｄｂｏ
ｏｋ）第１巻、１９８９年、第２７５頁、第２８５─２
８６頁に所載のＪ．Ｈ．Ｌａｕ著「テープ自動ボンディ
ングの概観（Ｏｖｅｒｖｉｅｗ ｏｆ Ｔａｐｅ Ａｕ
ｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）」を参照されたい。
【００１０】しかし、タブボンディング技術は、ワイヤ
ボンディングを用いる通常のチップ上リード形パッケー
ジングと比較して少なくとも１つの固有の欠点を有す
る。信号リードフィンガが集積回路チップのボンドパッ
ドに物理的に接触せしめられなくてはならないので、こ
れまでは、電力および接地バスを、導電性リードフィン
ガに隣接するリードテープ上に配置することが不可能で
あった。
【００１１】
【発明が解決しようとする課題】従って、チップ上リー
ド形パッケージングおよびチップ上バス形成の公認の利
点を有するが、ボンドワイヤがバス上に架橋されるこ
と、または絶縁ボンディングワイヤの使用、を要しな
い、半導体パッケージング装置への要求が生じた。好ま
しくは、このようなパッケージング装置は、ワイヤボン
ディングまたはタブボンディング技術のいずれかとの共
用に適応しうるものとする。
【００１２】
【課題を解決するための手段】本発明は、集積回路チッ
プと、主リードフレームと、１対のバスリードフレーム
と、を含む半導体デバイスを提供する。主リードフレー
ムおよびバスリードフレームは、それぞれ複数の導電性
リードを含む。第１対の絶縁接着テープストリップは、
主リードフレームを集積回路チップに接着する。第２対
の絶縁接着テープストリップは、集積回路チップの反対
側において、バスリードフレームを主リードフレームに
接着する。タブボンドまたはワイヤボンドが、集積回路
チップ上のボンドパッドを主リードフレームの選択リー
ドと電気的に相互接続する。溶接部が、主リードフレー
ムの選択リードを、バスリードフレームの選択リードと
電気的に相互接続する。
【００１３】本発明の多層リードフレームアセンブリお
よび方法は、いかなるワイヤボンドをもチップのバス上
を横切らせることなく、ワイヤボンディングされ、チッ
プ上リード形パッケージングをされた、半導体デバイス
の製造を可能ならしめる。従って、ワイヤボンドがバス
へ短絡する危険は、完全に解消される。
【００１４】本発明の多層リードフレームアセンブリお
よび方法はまた、電力および接地のチップ上バスを有す
る、タブボンディングされ、チップ上リード形パッケー
ジングをされた半導体デバイスの製造を可能ならしめ
る。本発明およびその利点のさらに完全な理解は、添付
図面を参照しつつ行われる以下の詳細な説明から得られ
る。
【００１５】
【実施例】本発明の実施例およびその利点は図面を参照
することにより最もよく理解され、さまざまな図面の同
じ部品および対応する部品に対しては同じ参照番号が用
いられる。
【００１６】図１および図３には、全体が１０によって
示された本発明のパッケージされた半導体デバイスの、
部分切欠斜視図および分解図が示されている。図１にお
いては、デバイス１０の内部成分を示すために封止成形
化合物は除去されている。図からわかるように、半導体
デバイス１０は、密接して相接続された諸成分のいくつ
かの層を含む。デバイス１０の底部には、集積回路チッ
プ１２がある。ここに図示されている本発明の実施例に
おいては、集積回路チップ１２は、１６メグＤＲＡＭな
どの大容量のダイナミック・ランダムアクセスメモリ回
路を含む。しかし、本発明の多層リードフレームアセン
ブリおよび方法は、他の形式の集積回路チップに対して
も同様に適用可能であることを理解すべきである。
【００１７】図１および図３からわかるように、集積回
路チップ１２の能動面１６の中心線１４に沿って、複数
のボンドパッド１８が配置されている。第１対の絶縁接
着テープストリップ２０は、ボンドパッド１８のそれぞ
れの側に１つの絶縁接着テープストリップ２０が配置さ
れるようにして、集積回路チップ１２の能動面１６に接
着されている。接着テープストリップ２０は、ボンドパ
ッド１８へのアクセスを可能ならしめるために、わずか
に間隔をあけられている。絶縁接着テープストリップ２
０は、好ましくは、両面に熱硬化性エポキシ接着剤コー
ティングを有するポリイミド膜から構成されるものとす
る。この形式の絶縁接着テープは、カプトン（Ｋａｐｔ
ｏｎ）およびウピレックス（Ｕｐｉｌｅｘ）という商品
名で市販されている。
【００１８】絶縁接着テープストリップ２０の集積回路
チップ１２からの反対側には、主リードフレーム２２が
接着されている。主リードフレーム２２は、信号を、集
積回路チップ１２と、半導体デバイス１０を使用すべき
デバイスに対する外部回路との間で伝送する経路を与え
るために用いられる複数の導電性リード２４を含む。主
リードフレーム２２は、好ましくは、完全硬質テンパー
のＣＤＡ合金１５１から構成され、これはパンチまたは
エッチングが可能で、さらに貴金属により部分めっきま
たは全体めっきされうる。図３における主リードフレー
ム２２上の余分なリード材料２６は、図１においては、
パッケージされたデバイス１０から除去されている。さ
らに、図１における突出リード２４の外端部は、外部回
路に対する接続を可能ならしめるために曲げられてい
る。
【００１９】第２対の絶縁接着テープストリップ２８
は、主リードフレーム２２の、第１対の絶縁接着テープ
ストリップ２０からの反対側に接着されている。接着テ
ープストリップ２８は、接着テープストリップ２０と同
様に、互いに平行に配置され、実質的に集積回路チップ
１２の長さに沿って延長する。それぞれの接着テープス
トリップ２８は、それぞれの接着テープストリップ２０
上にほぼ重なっている。接着テープストリップ２８は、
好ましくは、カプトンまたはウピレックスのような、両
面に熱硬化性エポキシ接着剤コーティングを有するポリ
イミド膜から構成されるものとする。
【００２０】それぞれの絶縁接着テープストリップ２８
の、主リードフレーム２２からの反対側には、バスリー
ドフレーム３０が接着されている。それぞれのバスリー
ドフレーム３０は複数の導電性リード３２を含み、これ
らの端部はバス３４によって接続されている。バスリー
ドフレーム３０は、例えば、集積回路チップ１２の電力
および接地バスとして用いられうる。図からわかるよう
に、バスリードフレーム３０は、実質的に集積回路チッ
プ１２の長さに沿って延長している。バスリードフレー
ム３０は、主リードフレーム２２と同様に、好ましくは
完全硬質テンパーのＣＤＡ合金１５１から構成される。
【００２１】図１からわかるように、主リードフレーム
２２の選択リード２４は、点溶接部３６において、バス
リードフレーム３０の選択リード３２に溶接される。溶
接部３６は、主リードフレーム２２のさまざまなリード
２４を１つのバスと電気的に相互接続する。このように
して、主リードフレーム２２とバスリードフレーム３０
とは、溶接部３６を経てのそれらの相互接続により、２
層リードフレームアセンブリ３８を形成する。
【００２２】主リードフレーム２２の選択リード２４
は、それらの内端部において、正しい信号の経路形成を
行うため要求されるように、集積回路チップ１２上のボ
ンドパッド１８に電気的に接続される。リード２４は、
図１および図２に示されているようにタブボンド４０に
より、または図４に示されているようにワイヤボンド４
２により、ボンドパッド１８にボンディングされる。主
リードフレーム２２の選択リード２４は、図１、図２、
および図４に示されているように、外部回路に対する接
続のための、パッケージされた半導体デバイス１０から
突出した外端部を有する。
【００２３】半導体デバイス１０が図１に示されている
ように組立てられた後、適切なワイヤまたはタブボンデ
ィングが行われる。次に、半導体デバイス１０は、ノボ
ラックエポキシ成形化合物などの適切なプラスチック封
止材（図示されていない）内に、トランスファモールド
工程により通常のように封止される。最後に、成形後硬
化、成形ばり除去、およびリードの調整および仕上げ
の、残余のパッケージングステップが通常のように行わ
れる。
【００２４】
【発明の効果】本発明の多層リードフレームアセンブリ
３８は、いかなるワイヤボンドをもチップのバス上を横
切らせずにワイヤボンディングされた、チップ上リード
形パッケージ半導体デバイスの製造を可能ならしめる。
従って、ワイヤボンドがバスへ短絡する危険は、絶縁ボ
ンディングワイヤを必要とすることなく、本発明の装置
および方法により完全に避けられる。本発明の装置およ
び方法はまた、チップ上に電力および接地バスが形成さ
れた、チップ上リード形パッケージングをされ、タブボ
ンディングされた半導体デバイスの製造を可能ならしめ
る。従って、タブボンディング技術は、本発明の装置お
よび方法により、著しく実用的なものになる。
【００２５】本発明およびその意図された利点の多く
は、以上の説明から理解されるはずであり、また、本発
明およびその利点を詳細に説明してきたが、特許請求の
範囲により定められる本発明の精神および範囲から逸脱
することなく、あるいは、その全ての実質的な利点を犠
牲にすることなく、その様式、手順、および細部におい
てさまざまな変化、置換、および変更が行われうること
は明らかであり、以上に説明された形式は、単にその好
ましい、または例示的な、実施例であるに過ぎない。
【００２６】以上の説明に関して更に以下の項を開示す
る。 （１）集積回路チップと、複数の導電性リードを含む主
リードフレームと、複数の導電性リードを含むバスリー
ドフレームであって、該バスリードフレームおよび前記
主リードフレームが互いに隣接して配置され、該バスリ
ードフレームおよび該主リードフレームの一方が前記集
積回路チップに隣接して配置されている、前記バスリー
ドフレームと、前記集積回路チップの諸部分を前記主リ
ードフレームのリードと電気的に相互接続するボンド
と、を含む、半導体デバイス。
【００２７】（２）前記主リードフレームが前記集積回
路チップに隣接して配置されており、該主リードフレー
ムを該集積回路チップに固着せしめる装置をさらに含
む、第１項記載のデバイス。
【００２８】（３）前記主リードフレームを前記集積回
路チップに固着せしめる前記装置が、該主リードフレー
ムと該集積回路チップとの間に配置された絶縁接着テー
プの層から構成される、第２項記載のデバイス。
【００２９】（４）前記絶縁接着テープ層が、両面に熱
硬化性エポキシ接着剤をコーティングされたポリイミド
膜から構成される、第３項記載のデバイス。 （５）前記バスリードフレームを前記主リードフレーム
に固着せしめる装置をさらに含む、第１項記載のデバイ
ス。
【００３０】（６）前記バスリードフレームを前記主リ
ードフレームに固着せしめる前記装置が、該バスリード
フレームと該主リードフレームとの間に配置された絶縁
接着テープの層から構成される、第２項記載のデバイ
ス。
【００３１】（７）前記絶縁接着テープ層が、両面に熱
硬化性エポキシ接着剤をコーティングされたポリイミド
膜から構成される、第６項記載のデバイス。
【００３２】（８）前記主リードフレームの前記導電性
リードが、前記バスリードフレームのそれぞれのリード
に対する電気的接続のための第１複数のリードと、外部
回路に対する接続のための第２複数のリードと、を含
む、第１項記載のデバイス。
【００３３】（９）前記主リードフレームの前記第１複
数のリードが、前記バスリードフレームのそれぞれのリ
ードに対して溶接されることにより、それらの間の電気
的接続が形成されている、第８項記載のデバイス。
【００３４】（１０）前記バスリードフレームが、実質
的に前記集積回路チップの長さに沿って延長する電力バ
スを含む、第１項記載のデバイス。 （１１）前記バスリードフレームが、実質的に前記集積
回路チップの長さに沿って延長する接地バスを含む、第
１項記載のデバイス。
【００３５】（１２）１対のバスリードフレームをさら
に含む、第１項記載のデバイス。 （１３）前記１対のバスリードフレームが、電力バス
と、接地バスと、を含む、第１２項記載のデバイス。
【００３６】（１４）前記主リードフレームの前記導電
性リードが、前記電力バスのそれぞれのリードに対して
溶接された第１複数のリードと、前記接地バスのそれぞ
れのリードに対して溶接された第２複数のリードと、外
部回路に対する接続のための第３複数のリードと、を含
む、第１３項記載のデバイス。
【００３７】（１５）前記電力バスおよび前記接地バス
がそれぞれ実質的に前記集積回路チップの長さに沿って
延長している、第１３項記載のデバイス。 （１６）前記主リードフレームの、また前記バスリード
フレームの、前記導電性リードが完全硬質テンパーのＣ
ＤＡ合金１５１から構成されている、第１項記載のデバ
イス。
【００３８】（１７）前記集積回路チップがその能動面
上に複数のボンドパッドを有し、該集積回路チップの諸
部分を前記主リードフレームのリードと電気的に相互接
続するための前記ボンドが、該ボンドパッドを該主リー
ドフレームの該リードと接続するワイヤボンドを含む、
第１項記載のデバイス。
【００３９】（１８）前記集積回路チップがその能動面
上に複数のボンドパッドを有し、該集積回路チップの諸
部分を前記主リードフレームのリードと電気的に相互接
続するための前記ボンドが、該ボンドパッドを該主リー
ドフレームの該リードと接続するタブボンドを含む、第
１項記載のデバイス。 （１９）前記集積回路チップがダイナミック・ランダム
アクセスメモリを含む、第１項記載のデバイス。
【００４０】（２０）集積回路チップが該チップの中心
線に沿って配置された複数のボンドパッドを備えた能動
面を有する該集積回路チップと、第１対の両面を有する
絶縁接着テープストリップであって、一方の面が前記集
積回路チップの前記能動面に接着され、それぞれのテー
プストリップが前記複数のボンドパッドの反対側に配置
されている、前記第１対の両面を有する絶縁接着テープ
ストリップと、両面を有し複数の導電性リードを含む主
リードフレームであって、前記第１対の接着テープスト
リップの前記集積回路チップと反対の側に接着されてい
る該主リードフレームと、第２対の両面を有する絶縁接
着テープストリップであって、一方の面が前記主リード
フレームの前記第１対の接着テープストリップと反対の
側に接着されている、前記第２対の両面を有する絶縁接
着テープストリップと、１対のバスリードフレームのそ
れぞれが複数の導電性リードを含み、かつそれぞれが前
記第２対の接着テープストリップの一方の前記主リード
フレームと反対の側に接着されており、それぞれのバス
リードフレームの前記リードが前記主リードフレームの
それぞれのリードに電気的に接続されている、前記１対
のバスリードフレームと、前記集積回路チップの前記ボ
ンドパッドを前記主リードフレームのそれぞれのリード
と電気的に相互接続するボンドと、を含む、半導体デバ
イス。
【００４１】（２１）前記１対のバスリードフレームが
電力バスおよび接地バスを含み、それぞれのバスが実質
的に前記集積回路チップの長さに沿って延長している、
第２０項記載のデバイス。
【００４２】（２２）前記主リードフレームの前記導電
性リードが、前記電力バスのそれぞれのリードに溶接さ
れた第１複数のリードと、前記接地バスのそれぞれのリ
ードに溶接された第２複数のリードと、外部回路に対す
る接続のための第３複数のリードと、を含む、第２１項
記載のデバイス。
【００４３】（２３）前記ボンドパッドを前記主リード
フレームのそれぞれのリードと電気的に相互接続する前
記ボンドがワイヤボンドを含む、第２０項記載のデバイ
ス。 （２４）前記ボンドパッドを前記主リードフレームのそ
れぞれのリードと電気的に相互接続する前記ボンドがタ
ブボンドを含む、第２０項記載のデバイス。
【００４４】（２５）前記主リードフレームおよび前記
１対のバスリードフレームが、完全硬質テンパーのＣＤ
Ａ合金１５１から構成されている、第２０項記載のデバ
イス。 （２６）前記集積回路チップがダイナミック・ランダム
アクセスメモリを含む、第２５項記載のデバイス。
【００４５】（２７）複数の導電性リードを含む主リー
ドフレームと、該主リードフレームのそれぞれのリード
に電気的に接続された複数の導電性リードを含むバスリ
ードフレームと、該バスリードフレームを前記主リード
フレームに固着せしめる装置と、を含む、半導体デバイ
スのためのリードフレームアセンブリ。
【００４６】（２８）前記バスリードフレームを前記主
リードフレームに固着せしめる前記装置が、該バスリー
ドフレームと該主リードフレームとの間に配置された絶
縁接着テープの層から構成される、第２７項記載のリー
ドフレームアセンブリ。
【００４７】（２９）前記主リードフレームの前記導電
性リードが、外部回路に対する接続のための複数のリー
ドを含む、第２７項記載のリードフレームアセンブリ。 （３０）１対のバスリードフレームのそれぞれが、前記
主リードフレームのそれぞれのリードに電気的に接続さ
れた複数の導電性リードを含む、該１対のバスリードフ
レームをさらに含む、第２７項記載のリードフレームア
センブリ。
【００４８】（３１）それぞれの前記バスリードフレー
ムを前記主リードフレームに固着せしめる前記装置が、
該バスリードフレームと該主リードフレームとの間に配
置された絶縁接着テープの層から構成される、第３０項
記載のリードフレームアセンブリ。
【００４９】（３２）少なくとも１つのバスリードフレ
ームを主リードフレームに取付けることによりリードフ
レームアセンブリを形成するステップと、該リードフレ
ームアセンブリを集積回路チップの能動面に取付けるス
テップと、を含む、半導体デバイスのパッケージ方法。
【００５０】（３３）前記バスリードフレームを前記主
リードフレームに取付ける前記ステップが、絶縁接着テ
ープを該主リードフレームに取付けるステップと、前記
バスリードフレームを該絶縁接着テープに取付けるステ
ップと、を含む、第３２項記載の方法。
【００５１】（３４）前記リードフレームアセンブリを
前記集積回路チップに取付けるステップが、少なくとも
１つの絶縁接着テープストリップを該リードフレームア
センブリに取付けるステップと、前記集積回路チップを
該絶縁接着テープストリップに取付けるステップと、を
含む、第３２項記載の方法。
【００５２】（３５）前記集積回路チップ上のボンドパ
ッドから前記主リードフレームのそれぞれの導電性リー
ドへワイヤボンドを取付けるステップ、をさらに含む、
第３２項記載の方法。
【００５３】（３６）前記集積回路チップ上のボンドパ
ッドと、前記主リードフレームのそれぞれの導電性リー
ドとの間に、タブボンドを形成するステップ、をさらに
含む、第３２項記載の方法。
【００５４】（３７）前記集積回路チップおよび取付け
られたリードフレームアセンブリをプラスチック内に封
止し、それによって複数のリードが外部回路に対する接
続のために該プラスチック封止から延長するようにする
ステップ、をさらに含む、第３２項記載の方法。
【００５５】（３８）多層リードフレームアセンブリ
（３８）を有するパッケージングされた半導体デバイス
が提供される。集積回路チップ（１２）の能動面（１
６）は、その中心線（１４）に沿って配置された複数の
ボンドパッド（１８）を有する。第１対の絶縁接着テー
プストリップ（２０）は、主リードフレーム（２２）を
チップ（１２）の能動面（１６）に接着する。第２対の
絶縁接着テープストリップ（２８）は、１対のバスリー
ドフレーム（３０）のそれぞれをを主リードフレーム
（２２）に接着する。溶接部（３６）が、主リードフレ
ーム（２２）の選択リード（２４）を、バスリードフレ
ーム（３０）のそれぞれのリード（３２）と電気的に相
互接続する。タブボンド（４０）またはワイヤボンド
（４２）が、主リードフレーム（２２）の選択リード
（２４）を、チップ（１２）上のボンドパッド（１８）
と電気的に相互接続する。
【図面の簡単な説明】
【図１】内部成分を示すために封止成形化合物が除去さ
れた、本発明のパッケージされた半導体デバイスの部分
切欠斜視図。
【図２】図１の２−２線における、図１の半導体デバイ
スの立断面図。
【図３】組立ておよびパッケージ仕上げ以前の状態にお
ける成分部品を示す、図１の半導体デバイスの分解斜視
図。
【図４】ワイヤボンドがリードフレームアセンブリを集
積回路チップと接続している、本発明の別の実施例の立
断面図。
【符号の説明】
１０ 半導体デバイス １２ 集積回路チップ １６ 能動面 １８ ボンドパッド ２０ 絶縁接着テープストリップ ２２ 主リードフレーム ２４ リード ２８ 絶縁接着テープストリップ ３０ バスリードフレーム ３２ リード ３４ バス ３６ 点溶接部 ３８ リードフレームアセンブリ ４０ タブボンド ４２ ワイヤボンド

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 集積回路チップと、 複数の導電性リードを含む主リードフレームと、 複数の導電性リードを含むバスリードフレームであっ
    て、該バスリードフレームおよび前記主リードフレーム
    が互いに隣接して配置され、該バスリードフレームおよ
    び該主リードフレームの一方が前記集積回路チップに隣
    接して配置されている、前記バスリードフレームと、 前記集積回路チップの諸部分を前記主リードフレームの
    リードと電気的に相互接続するボンドと、 を含む、半導体デバイス。
  2. 【請求項２】 少なくとも１つのバスリードフレームを
    主リードフレームに取付けることによりリードフレーム
    アセンブリを形成するステップと、 該リードフレームアセンブリを集積回路チップの能動面
    に取付けるステップと、 を含む、半導体デバイスのパッケージ方法。
JP5231959A 1992-09-18 1993-09-17 多層リードフレームアセンブリを有する半導体デバイスおよびそのパッケージ方法 Pending JPH077121A (ja)

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