JPH05218281A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH05218281A
JPH05218281A JP4057066A JP5706692A JPH05218281A JP H05218281 A JPH05218281 A JP H05218281A JP 4057066 A JP4057066 A JP 4057066A JP 5706692 A JP5706692 A JP 5706692A JP H05218281 A JPH05218281 A JP H05218281A
Authority
JP
Japan
Prior art keywords
bonding
bus bar
line
signal line
power supply
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP4057066A
Other languages
English (en)
Inventor
Takayuki Maeda
孝幸 前田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Japan Ltd
Original Assignee
Texas Instruments Japan Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Japan Ltd filed Critical Texas Instruments Japan Ltd
Priority to JP4057066A priority Critical patent/JPH05218281A/ja
Priority to EP93300864A priority patent/EP0560487B1/en
Priority to SG1996007614A priority patent/SG49206A1/en
Priority to DE69321276T priority patent/DE69321276T2/de
Priority to KR1019930001632A priority patent/KR100287827B1/ko
Publication of JPH05218281A publication Critical patent/JPH05218281A/ja
Priority to US08/324,330 priority patent/US5550401A/en
Priority to US08/838,471 priority patent/US5804871A/en
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【構成】ボンディングパッド(1) の列に沿ってバスバー
(2) 、(3) 及び信号線(4) 、(5) のボンディング用端部
（2c）、（3c) 、（4a）、（5a）が配設され、バスバー
の主配線部（2a）、（3a）が信号線に対して空間的に交
差して延びかつバスバーのボンディング用端部に連設さ
れて、ＬＯＣタイプのＩＣパッケージが構成される。 【効果】各ボンディング用端部と各ボンディングパッド
との間にはバスバーの主配線部が存在せず、従って、ボ
ンディングワイヤ(6) 、(7) 、(8) 、(9) がバスバー主
配線部を跨ぐことがない。その結果、ボンディングワイ
ヤループを高くせずともボンディングワイヤがバスバー
主配線部に接触して短絡することがなく、信頼性が高い
上に装置を薄型にできる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置、特にＬＯＣ
（Lead On Chip) 構造のパッケージに関するものであ
る。
【０００２】
【従来技術】従来、ＩＣチップを封止するためのパッケ
ージとして、ＩＣチップ上にリードフレームを乗せるＬ
ＯＣ構造のものが知られている。これを例えば図10、図
11について説明する。
【０００３】図10には、ＬＯＣ構造のＤＲＡＭ（ダイナ
ミックＲＡＭ）を示したが、多数のボンディングパッド
１がＩＣチップ10の中央部において一直線上に配列され
ている。このパッド列の両側には夫々、鉄−ニッケル合
金、銅合金又は銅等からなりＬＯＣ用リードフレームを
構成するバスバーと称される電源線42、43と多数の信号
線（リードフレーム）44、45とが配置されている。
【０００４】バスバー42、43は電源Ｖss又はＶccに接続
される一方、各信号線44、45はアドレスＡ０からＡ10や
【数１】 等の諸信号として用いられる。
【０００５】ところが、各パッド１と各線との接続は、
ボンディングパッド列の一方（左）側ではボンディング
ワイヤ６、７で、他方（右）側ではボンディングワイヤ
８、９で夫々ワイヤボンディングにより行われるが、図
11に明示するように、信号線44、45と各パッド１とを接
続するワイヤ７、９が夫々バスバー42、43上を跨いでし
まう。
【０００６】このため、ワイヤ７、９が十分な高さでな
い場合にバスバー42、43に接触し、信号線とバスバーが
ショートする危険性がある。これを防ぐには、ワイヤ
７、９の高さを十分大きくする必要があり、樹脂モール
ドパッケージの薄型化に支障が生じる。
【０００７】図12に示すようにＩＣチップ10上にボンデ
ィングパッドＢＰを左右に一列ずつ配置し、各列のパッ
ドの両側に夫々信号線３Ａ１とバスバー３Ａ２を設けた
ものである。そして、ボンディングワイヤＷによる接続
は、各パッド列において、一方側では信号線と、他方側
ではバスバーと行っている。このため、上述したように
ワイヤがバスバー上を跨ぐことはなく、信号線−バスバ
ー間のショートを一応回避できるリードフレームが知ら
れている。
【０００８】しかしながら、図12のパッケージでは、一
列のパッドに対して信号線３Ａ１は片側のみにしか配設
することができないので、効率が悪く、レイアウト面で
も制約を受ける。しかも、各信号線間はピン数が増加す
るに伴って、そのピッチ間隔が狭くなり、余裕が少なく
なる。
【０００９】
【発明の目的】本発明の目的は、信号線−バスバー間の
ショートをなくし、パッケージの薄型化を可能とし、か
つ効率よく接続が可能で信号線の配列も容易であるパッ
ケージ構造の半導体装置を提供することにある。
【００１０】
【発明の構成】本発明は、リードフレームのボンディン
グ端部に接続される多数のボンディングパッドが、半導
体チップの回路形成面上に略列状に配置され、前記リー
ドフレームの複数の信号線用ボンディング端部及び複数
の電源線用ボンディング端部が、前記ボンディングパッ
ドの列に沿ってその近傍にて前記半導体チップ上に、電
気絶縁体を介して接着されて配設され、前記電源線の主
部が、前記信号線に対して電気的に絶縁して立体的に交
差して延び、前記電源線の前記主部と前記電源線用ボン
ディング端部とが、一体的に連続して形成され、前記の
各ボンディング端部と前記ボンディングパッドとが、電
気的に接続されている半導体装置に係る。
【００１１】
【実施例】以下、本発明の実施例を説明する。
【００１２】図１〜図６は、本発明を例えばＤＲＡＭに
適用した第一の実施例を示すものである。
【００１３】本実施例のパッケージは既述したＬＯＣ構
造であるが、図２に示すように、多数のボンディングパ
ッド１が一直線上に一列に配されている。そして、ボン
ディングパッド１の列を中心線ＣＬ1 とし、図において
左右対称にし、左側にバスバー２（Ｖss用）、右側にバ
スバー３（Ｖcc用) を配している。バスバー２（バスバ
ー３も同様）は、直線状の主配線部２ａと、これから分
岐する分岐部２ｂ（３ｂ）と、これに接続するボンディ
ング用端部２Ｃ（３Ｃ）と、最端のボンディング用端部
に接続し、ＩＣパッケージ外に引出されるリード部２ｄ
とからなっている。
【００１４】バスバー２のボンディング用端部２Ｃと信
号線４のボンディング用端部４ａとは、絶縁性両面テー
プ11によってＩＣチップ10の上面に貼着されている。図
中、４ｂは、信号線４のＩＣチップ外に引出されるリー
ド部である。バスバー３及びバスバー３側の信号線５に
ついても同様である。なお、ＩＣパッケージは、ＣＬ2
を中心線として図において上下対称になっている。外周
を囲む仮想線12は、モールド時の樹脂封止の領域を示
す。
【００１５】各バスバー及び各信号線とボンディングパ
ッドとの接続は、次のようにしてなされる。バスバー２
のボンディング用端部２Ｃと信号線４のボンディグ用端
部４ａとは、夫々ボンディングワイヤ６、７によってボ
ンディングパッド１に接続される。同様に、バスバー３
のボンディング用端部３Ｃと信号線５のボンディング用
端部５ａとは、夫々ボンディングワイヤ８、９によって
ボンディングパッド１に接続される。
【００１６】ボンディングワイヤ６及び７と同８及び９
とは、中心線ＣＬ1 の左右いずれかに一するようにな
り、図２のIII −III 線断面図である図３、同IV−IV線
断面図である図４に示すように、各ワイヤは、配線を跨
ぐことなく、ボンディングパッド１とボンディング用端
部２Ｃ若しくは４ａ又は３ｃ若しくは５ａとを接続する
ことになる。従って、ワイヤ６、７、８、９は高さを大
きくとる必要がなく、ショートのおそれもない。
【００１７】本例において注目すべきことは、バスバー
の形状にある。図２の仮想線で囲った領域１の拡大斜視
図である図１に示すように、バスバー２の分岐部２ｂ
は、図において上から左方に 180度機械的に折曲されて
いて、間隔ｄを隔てて上下に重なり合っている。
【００１８】ＬＯＣ用リードフレームのバスバー２及び
信号線４の厚さt1は５mil 又は８mil であり、間隔ｄ
は、t1が５mil の場合は３mil 、t1が８mil となる。但
し、１mil は25.4μｍである。従って、バスバー２の主
配線部２ａは、信号線４に接触することなく間隙ｄを隔
ててその上に配されることになる。バスバーの主配線部
２ａの厚さ、間隙ｄ及び信号線４の厚さの合計t2は、t1
を５mil とした場合、13mil となる。
【００１９】前述の図11に示す従来技術によるバスバー
を跨ぐ信号機用ボンディングワイヤ７、９のループ最頂
点はＩＣチップ回路形成面より24mil の高さとなるが、
本発明によるバスバーの最頂点は前述したようにリード
フレーム板厚が５mil の場合、絶縁性両面テープ11の厚
さ３mil を含めるとＩＣチップ回路形成面より16milの
高さとなり、大幅な樹脂モールドパッケージ厚さの削減
が可能となる。
【００２０】図１、図３、図４に示すように、バスバー
２ａと信号線リード部４ｂとの接触を確実に防ぐため、
バスバー主配線部２ａの下面に絶縁性テープ又は絶縁性
ペースト15を貼着する。間隙ｄ、主配線部２ａとＩＣチ
ップ10との間及びボンディング用端部２ｃ、４ａとＩＣ
チップ10との間、その他の隙間は、後のモールド時に封
止樹脂で充填される。なお、バスバー３についても上記
と同様であることは言う迄もない。
【００２１】バスバー２の分岐部２ｂの折曲は、図５に
示すようにしてなされる。
【００２２】所定パターンの平板状に成形されたリード
フレームを、図５及び図５のVI−VI線断面図である図６
に示すように、定盤20上に載置する。そして、一辺が断
面半円形に仕上げられた板状治具19を、上記一辺をバス
バー折曲位置に合致させてバスバー２及び信号線４のリ
ード部２ｄ、４ｂ上に載置、固定する。図中、バスバー
の折曲前の部分は仮想線で示してある。
【００２３】次に、治具19でバスバー２及び信号線４を
定盤20に押付けた状態で、バスバーの分岐部２ｂ及び主
配線部２ａを治具19上面に接するように、矢印のように
180度折曲げる。かくして、バスバー２は実線で示す形
状になる。
【００２４】次に、このように加工されたリードフレー
ムを、図１〜図４に示すように、絶縁性両面テープ11に
よってボンディング用端部2c、4aをICチップ10の上面に
貼着する。この貼着に先立って、バスバー主配線部２ａ
に絶縁性テープ又は絶縁性ペースト15を付けておく。バ
スバー３についても、上記と同様に成形される。バスバ
ーの加工は、熔接その他の特殊な技術を必要とせず、簡
単な治具を用いて低コストでなされる。
【００２５】図７は、図３のt2寸法を小さくした例を示
す図４と同様の拡大部分断面図である。但し、図７は図
４よりも更に拡大して描いてある。
【００２６】この例では、例えばＬＯＣリードフレーム
用板厚５mil を使用したとき、バスバー部を前記の例に
おけるバスバー２ａ、２ｂ、２ｃ部を予め部分エッチン
グによって他の部よりも薄くし、その厚さを３mil にし
たバスバー12としている。信号線４の一部には予めエッ
チングによって溝16が形成されていて、バスバー分岐部
12ｂの一部が折曲して主配線部12ａが溝16上に位置する
ようにしてある。そして、主配線部12ａの下側一部とこ
れに貼着された絶縁性テープ又は絶縁性ペースト15とが
溝16内に這入り、絶縁性テープ又は絶縁性ペースト15が
溝16の底面に接当する。
【００２７】このようにして、バスバー主配線部12ａの
上面と信号線４の下面との間の寸法t3は、前記の例にお
ける寸法t2よれも小さい９mil となる。
【００２８】図８は、図１〜図６の例を変形した他の実
施例を示すものである。
【００２９】この例にあっては、バスバー32、33の分岐
部32ｂ、33ｂを図２分岐部２ｂよりも短かくし、主配線
部32ａ、33ａが信号線４、５の平面的折曲部よりもボン
ディングパッド１側に位置するようにしている。これに
より、樹脂封止前に主配線部32ａ、33ａの安定性が図２
の例に較べて良好になる。図中、５ｂ、32ｄ、33ｄはリ
ード部である。その他は図１〜図６の例と異なるところ
はない。
【００３０】図９は、図１〜図６の例を更に変形した他
の実施例を示すものである。
【００３１】この例にあっては、バスバー２の主配線部
２ａを絶縁性両面テープ11によってＩＣチップ10上に貼
着し、信号線４のリード部４ｂのボンディング用端部４
ａに接する部分を２箇所で折曲して段部４ｃを設けてい
る。リード部４ｂはバスバー主配線部２ａの上にこれに
電気的に接触しないように配置される。この接触を防ぐ
ため、前記と同様に絶縁性テープ又は絶縁性ペーストを
間に挟んで良い。
【００３２】このようにして、バスバーと信号線のリー
ド部２ｄ、４ｂは、ＩＣチップ10に対して同じ高さに位
置し、パッケージ樹脂封止成形時にパッケージ外部への
リード引出しにレベルに差異を生じさせないためであ
る。これは、前記の各例についても同様である。その他
は前記図１〜図６の例と異なるところはない。
【００３３】バスバーの分岐部２ｂを 180度折返すに替
えて、主配線部２ａからリード部２ｄを図において左上
方に延設し、リード部２ｄにも信号線の段部４ｃと同様
の段部を設けるようにして良い。或いは、図４のt2寸法
又は図７のt3寸法を、折曲曲率半径を選択することによ
って調整し、リード部２ｄには段部を形成せずに済ます
ようにしても良い。
【００３４】以上、発明を例示したが、上述の実施例は
本発明の技術的思想に基づいて更に変形が可能である。
【００３５】例えば、本発明のパツケージはＤＲＡＭ
（16メガ、64メガ等）だけでなく、その他の種々のデバ
イスにも適用可能である。
【００３６】本発明の実施態様は、以下の通りである。
【００３７】１．リードフレームのボンディング端部に
接続される多数のボンディングパッドが、半導体チップ
の回路形成面の中心線に沿って略列状に配置され、前記
リードフレームの複数の信号線用ボンディング端部及び
複数の電源線用ボンディング端部が、前記ボンディング
パッドの列に沿ってその近傍にて前記半導体チップ上
に、電気絶縁体を介して接着されて配設され、前記電源
線の主部が、前記信号線に対して電気的に絶縁して立体
的に交差して延び、前記電源線の前記主部と前記電源線
用ボンディング端部とが、一体的に連続して形成され、
前記の各ボンディング端部と前記ボンティングパッドと
が、電気的に接続されている半導体装置。
【００３８】２．電源線の主部から分岐し前記電源線の
ボンディング用端部に接続する分岐部を折返すことによ
り、前記電源線の主部を信号線に対して立体的に交差す
る、前記１項に記載の半導体装置。
【００３９】３．電源線の主部から分岐し前記電源線の
ボンディング用端部に接続する分岐部が略 180度折返さ
れ、信号線に段部を設けることにより、前記電源線の主
部が前記信号線下でこれに交差するように配置された、
前記１項に記載の半導体装置。
【００４０】４．信号線のボンディング用端部に接続す
るリード部と電源線の折返し部から先のリード部との先
端側がアウタリードとして装置本体外に取出され、これ
らアウタリードが前記装置本体に対して実質的に同じレ
ベルで取出されている。前記２項又は３項に記載の半導
体装置。
【００４１】５．電源線及び信号線がボンディングパッ
ドの列に関して略対称に配置されている、前記１項〜４
項のいずれか１項に記載の半導体装置。
【００４２】６．電源線及び信号線のボンディング用端
部とボンディングパッドとが、ボンディングワイヤによ
って接続されている、前記１項〜４項のいずれか一項に
記載の半導体装置。
【００４３】７．信号線のボンディング用端部に溝が設
けられ、この溝に電源線の主部の一部が嵌入し、この電
源線主部の嵌入部が絶縁体を介して前記溝の底面に接当
している、前記１項〜６項のいずれか一項に記載の半導
体装置。
【００４４】８．電源線の分岐部を短くして前記電源線
の主部をボンディングパッドの列に近付けて位置させ
た、前記２項〜７項のいずれか一項に記載の半導体装
置。
【００４５】９．ＬＯＣ（Lead On Chip）構造のＩＣパ
ッケージである、前記１項〜８項のいずれか一項に記載
の半導体装置。
【００４６】
【発明の効果】本発明に基く半導体装置は、ボンディン
グパッドの列に沿って電源線のボンディング用端部と信
号線のボンディング用端部とが配設され、前記電源線の
主部が前記信号線に対して電気的に絶縁して立体的に交
差して延びかつ前記電源線のボンディング用端部に連設
されているので、前記の各ボンディング用端部と前記ボ
ンディングパッドとの間には、これらを接続するボンデ
ィングワイヤ以外の配線が存在しないようにできる。
【００４７】その結果、上記の接続のためのボンディン
グワイヤループを高くせずともボンディングワイヤが電
源線主部に接触して短絡を起こすことがない。従って、
信頼性が高く、装置を薄型にできる。
【図面の簡単な説明】
【図１】本発明の実施例によるＬＯＣ構造のＩＣパッケ
ージの要部を示す拡大部分斜視図である。
【図２】同要部平面図である。
【図３】図２のIII −III 線断面図である。
【図４】図２のIV−IV線断面図である。
【図５】図１〜図４の実施例におけるバスバー折曲前の
状態を示す要部平面図である。
【図６】図５のVI−VI線断面図である。
【図７】図１〜図６の実施例に変形を加えた変形例を示
す拡大部分断面図である。
【図８】本発明の更に他の実施例によるＬＯＣ構造のＩ
Ｃパッケージの要部を示す部分平面図である。
【図９】本発明の更に他の実施例によるＬＯＣ構造のＩ
Ｃパッケージの要部を示す拡大部分斜視図である。
【図10】従来例によるＬＯＣ構造のＩＣパッケージの要
部平面図である。
【図11】図10のXI−XI線断面図である。
【図12】他の従来例によるＬＯＣ構造用のリードフレー
ムの一部分の平面図である。
【符号の説明】
１ ボンディングパッド ２、３、12、22、23、32、33 バスバー（電源線） ２ａ、３ａ、12ａ、22ａ、23ａ、32ａ、33ａ 主配線
部 ２ｂ、３ｂ、12ｂ、22ｂ、23ｂ、32ｂ、33ｂ 分岐部 ２ｃ、３ｃ、４ａ、５ａ、12ｃ、22ｃ、23ｃ、24ａ、25
ａ、32ｃ、33ｃボンディング用端部 ２ｄ、３ｄ、４ｂ、５ｂ、22ｄ、23ｄ、24ｂ、25ｂ、32
ｄ、33ｄ リード部 ４、５、24、25 信号線 ４ｃ 段部 ６、７、８、９ ボンディングワイヤ 10 ＩＣチップ 11 絶縁性両面テープ 15 絶縁性テープ又は絶縁性ペースト 16 信号線の溝 19 折曲用治具 26 パンプ電極 ＣＬ1 、ＣＬ2 中心線

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 リードフレームのボンディング端部に接
    続される多数のボンディングパッドが、半導体チップの
    回路形成面上に略列状に配置され、前記リードフレーム
    の複数の信号線用ボンディング端部及び複数の電源線用
    ボンディング端部が、前記ボンディングパッドの列に沿
    ってその近傍にて前記半導体チップ上に、電気的絶縁体
    を介して接着されて配設され、前記電源線の主部が、前
    記信号線に対して電気的に絶縁して立体的に交差して延
    び、前記電源線の前記主部と前記電源線用ボンディング
    端部とが、一体的に連続して形成され、前記の各ボンデ
    ィング端部と前記ボンディングパッドとが、電気的に接
    続されている半導体装置。
JP4057066A 1992-02-07 1992-02-07 半導体装置 Withdrawn JPH05218281A (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP4057066A JPH05218281A (ja) 1992-02-07 1992-02-07 半導体装置
EP93300864A EP0560487B1 (en) 1992-02-07 1993-02-05 Semiconductor device having a lead frame
SG1996007614A SG49206A1 (en) 1992-02-07 1993-02-05 Semiconductor device
DE69321276T DE69321276T2 (de) 1992-02-07 1993-02-05 Halbleiteranordnung mit einem Leitergitter
KR1019930001632A KR100287827B1 (ko) 1992-02-07 1993-02-06 반도체 장치
US08/324,330 US5550401A (en) 1992-02-07 1994-10-17 Lead on chip semiconductor device having bus bars and crossing leads
US08/838,471 US5804871A (en) 1992-02-07 1997-04-07 Lead on chip semiconductor device having bus bars and crossing leads

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4057066A JPH05218281A (ja) 1992-02-07 1992-02-07 半導体装置

Publications (1)

Publication Number Publication Date
JPH05218281A true JPH05218281A (ja) 1993-08-27

Family

ID=13045078

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4057066A Withdrawn JPH05218281A (ja) 1992-02-07 1992-02-07 半導体装置

Country Status (6)

Country Link
US (2) US5550401A (ja)
EP (1) EP0560487B1 (ja)
JP (1) JPH05218281A (ja)
KR (1) KR100287827B1 (ja)
DE (1) DE69321276T2 (ja)
SG (1) SG49206A1 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
EP0594299A3 (en) * 1992-09-18 1994-11-23 Texas Instruments Inc Multi-layer circuit grid unit and integrated circuit method.
JP3290869B2 (ja) * 1995-11-16 2002-06-10 株式会社東芝 半導体装置
US6462404B1 (en) * 1997-02-28 2002-10-08 Micron Technology, Inc. Multilevel leadframe for a packaged integrated circuit
US6580157B2 (en) * 1997-06-10 2003-06-17 Micron Technology, Inc. Assembly and method for modified bus bar with Kapton™ tape or insulative material in LOC packaged part
US5780923A (en) 1997-06-10 1998-07-14 Micron Technology, Inc. Modified bus bar with Kapton™ tape or insulative material on LOC packaged part
US6144089A (en) 1997-11-26 2000-11-07 Micron Technology, Inc. Inner-digitized bond fingers on bus bars of semiconductor device package
JP3063847B2 (ja) * 1998-05-01 2000-07-12 日本電気株式会社 リードフレーム及びそれを用いた半導体装置
JP2000100814A (ja) * 1998-09-18 2000-04-07 Hitachi Ltd 半導体装置
JP2009289969A (ja) * 2008-05-29 2009-12-10 Nec Electronics Corp リードフレーム
US8608738B2 (en) 2010-12-06 2013-12-17 Soulor Surgical, Inc. Apparatus for treating a portion of a reproductive system and related methods of use
ITTO20150231A1 (it) 2015-04-24 2016-10-24 St Microelectronics Srl Procedimento per produrre lead frame per componenti elettronici, componente e prodotto informatico corrispondenti
JP7070070B2 (ja) * 2018-05-15 2022-05-18 株式会社デンソー 半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4791473A (en) * 1986-12-17 1988-12-13 Fairchild Semiconductor Corporation Plastic package for high frequency semiconductor devices
KR0158868B1 (ko) * 1988-09-20 1998-12-01 미다 가쓰시게 반도체장치
JPH088330B2 (ja) * 1989-07-19 1996-01-29 日本電気株式会社 Ｌｏｃ型リードフレームを備えた半導体集積回路装置
US4965654A (en) * 1989-10-30 1990-10-23 International Business Machines Corporation Semiconductor package with ground plane
JP2567961B2 (ja) * 1989-12-01 1996-12-25 株式会社日立製作所 半導体装置及びリ−ドフレ−ム
JP2528991B2 (ja) * 1990-02-28 1996-08-28 株式会社日立製作所 樹脂封止型半導体装置及びリ―ドフレ―ム
JPH04348045A (ja) * 1990-05-20 1992-12-03 Hitachi Ltd 半導体装置及びその製造方法
US5227232A (en) * 1991-01-23 1993-07-13 Lim Thiam B Conductive tape for semiconductor package, a lead frame without power buses for lead on chip package, and a semiconductor device with conductive tape power distribution
US5206536A (en) * 1991-01-23 1993-04-27 Texas Instruments, Incorporated Comb insert for semiconductor packaged devices
US5286999A (en) * 1992-09-08 1994-02-15 Texas Instruments Incorporated Folded bus bar leadframe
US5563443A (en) * 1993-03-13 1996-10-08 Texas Instruments Incorporated Packaged semiconductor device utilizing leadframe attached on a semiconductor chip
US5545920A (en) * 1994-09-13 1996-08-13 Texas Instruments Incorporated Leadframe-over-chip having off-chip conducting leads for increased bond pad connectivity

Also Published As

Publication number Publication date
KR100287827B1 (ko) 2001-04-16
DE69321276T2 (de) 1999-02-18
EP0560487B1 (en) 1998-09-30
KR930018702A (ko) 1993-09-22
EP0560487A3 (en) 1993-12-08
US5550401A (en) 1996-08-27
DE69321276D1 (de) 1998-11-05
SG49206A1 (en) 1998-05-18
EP0560487A2 (en) 1993-09-15
US5804871A (en) 1998-09-08

Similar Documents

Publication Publication Date Title
US6762079B2 (en) Methods for fabricating dual loc semiconductor die assembly employing floating lead finger structure
US6531342B2 (en) Method for transverse hybrid loc package
US5834691A (en) Lead frame, its use in the fabrication of resin-encapsulated semiconductor device
US7405104B2 (en) Lead frame and method of producing the same, and resin-encapsulated semiconductor device and method of producing the same
JP2509422B2 (ja) 半導体装置及びその製造方法
KR0144164B1 (ko) 엘오씨 반도체 패키지 및 반도체 장치를 패키징하는 방법
US20100052125A1 (en) Resin sealing type semiconductor device and method of manufacturing the same, and lead frame
US7274092B2 (en) Semiconductor component and method of assembling the same
JP2538107B2 (ja) 高密度半導体モジユ−ルの製造方法
JPH088389A (ja) 半導体装置及び半導体装置ユニット
US7508060B2 (en) Multi-chip semiconductor connector assemblies
JPH05218281A (ja) 半導体装置
KR100325189B1 (ko) Loc패키지구조를갖는플라스틱으로봉지된반도체장치
JP2954110B2 (ja) Ｃｓｐ型半導体装置及びその製造方法
US6265761B1 (en) Semiconductor devices with improved lead frame structures
JP2981194B2 (ja) 半導体チップパッケージ
JP2000058578A (ja) 半導体装置
KR100390466B1 (ko) 멀티칩 모듈 반도체패키지
US20070108570A1 (en) Semiconductor device and method of manufacturing the same
JP3174238B2 (ja) 半導体装置およびその製造方法
JP2969301B2 (ja) 半導体装置
JP3665609B2 (ja) 半導体装置及びその半導体装置を複数個実装した半導体装置ユニット
JPH0529528A (ja) 半導体集積回路装置およびそれに用いるリードフレーム
JP2752932B2 (ja) 半導体集積回路パッケージ
JPH05136314A (ja) 樹脂封止型半導体装置

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 19990518