JP3699271B2 - 半導体パッケージ及びその製造方法 - Google Patents
半導体パッケージ及びその製造方法 Download PDFInfo
- Publication number
- JP3699271B2 JP3699271B2 JP05118498A JP5118498A JP3699271B2 JP 3699271 B2 JP3699271 B2 JP 3699271B2 JP 05118498 A JP05118498 A JP 05118498A JP 5118498 A JP5118498 A JP 5118498A JP 3699271 B2 JP3699271 B2 JP 3699271B2
- Authority
- JP
- Japan
- Prior art keywords
- inner lead
- semiconductor chip
- insulating layer
- semiconductor package
- bonding pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
- H10W70/464—Additional interconnections in combination with leadframes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
- H10W70/411—Chip-supporting parts, e.g. die pads
- H10W70/415—Leadframe inner leads serving as die pads
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/011—Apparatus therefor
- H10W72/0113—Apparatus for manufacturing die-attach connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Lead Frames For Integrated Circuits (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
- Die Bonding (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Description
【発明の属する技術分野】
本発明は半導体パッケージに係り、特にワイヤーの代りに導電層により半導体チップとリードとを連結させる半導体パッケージ及びその製造方法に関する。
【0002】
【従来の技術】
半導体パッケージにおいて、半導体チップはリードフレームにより支持され、前記リードフレームのリードが前記半導体チップと外部回路とを電気的に連結する。
【0003】
一般の半導体パッケージを示した図1を参照すれば、パッド11上に記憶素子の半導体チップ12が搭載され、前記半導体チップ12の周りにはリードフレームのインナリード14が両面絶縁テープのような接着材13によりパッド11に付着される。そして、前記半導体チップ12とインナリード14とがワイヤー15によりボンディングされた後、成形材16により封止される。
【0004】
一方、半導体チップが小型化されることにより、ワイヤーボンディング法により小型半導体チップとリードとを連結させることが難しくなった。即ち、半導体チップの小型化に対応するために前記インナリードの間隔(以下、ピッチと称する)が相対的に小さくなる。従って、微細ピッチを有するインナリードに対してワイヤーを精密にボンディングさせることは易くない。実際に、ワイヤーボンディング法はインナリード間のピッチが0.2mm以下の場合には適用しにくいため、半導体パッケージの信頼性が確保できない。
【0005】
【発明が解決しようとする課題】
本発明の目的は半導体チップとインナリードとをワイヤーの代りに導電層を塗布して連結させることにより、微細ピッチを有するインナリードに対しても適用しうる半導体パッケージ製造方法及びこれにより製造された半導体パッケージを提供することにある。
【0006】
【課題を解決するための手段】
本発明の半導体パッケージの製造方法は、(a)インナリードに対して半導体チップが絶縁されるように支持される段階と、(b)前記半導体チップの連結端子のボンディングパッドと前記インナリードの端部の一部を露出させた開口部を除いて絶縁層を前記半導体チップ及びインナリードの上面に形成させる段階と、(c)前記ボンディングパッドとインナリードとの端部の一部が相互に電気的接続されるように前記開口部に導電層を形成させる段階とを含む。
【0007】
ここで、前記段階(b)は前記ボンディングパッドを除いた前記半導体チップの上面に1次絶縁層を形成させる段階と、前記1次絶縁層の上面及び前記インナリードの端部の一部を除いた上面の所定部に2次絶縁層を形成させる段階とを含む。
【0008】
また、前記2次絶縁層は少なくとも2層よりなることが望ましい。
【0009】
また、前記1次絶縁層の上面は前記インナリードの上面と同一な高さで形成される。
【0010】
本発明の他の側面によれば、インナリードと、前記インナリードに対して相互絶縁されるように支持され、連結端子のボンディングパッドを有する半導体チップと、前記インナリードの所定部と前記ボンディングパッドを除いた部分に塗布された絶縁層と、前記インナリードの一部と前記ボンディングパッドとを相互に電気的接続させるように形成された導電層とを含む半導体パッケージが提供される。
【0011】
【発明の実施の形態】
本発明によれば、半導体チップとインナリードとは導電層により相互に電気的接続される。
【0012】
以下、図2乃至図8に基づき本発明の一実施例による半導体パッケージの製造方法を説明する。
【0013】
図2に示されるように、半導体チップ32の電気的連結端子のボンディングパッド32aのある面の縁部にリードフレームのインナリード34を接着する。前記インナリード34は両面絶縁テープ33のような絶縁接着材により接着されることが望ましい。
【0014】
次いで、前記半導体チップ32のボンディングパッド32aがある部分を除いた上面には図3に示されたように、1次絶縁層35が形成される。従って、ボンディングパッド32aは開口部38を通して露出される。前記1次絶縁層35はその上面が前記インナリード34の上面と同一な高さとなるように形成されることが望ましい。
【0015】
前記1次絶縁層35はポリアミド系物質よりなることが望ましい。また、前記1次絶縁層35は絶縁物質を繰り返し塗布して所定のパターンを形成する塗布法(dispensing)等によって形成されうる。代案として、所定のパターンよりなる絶縁テープを付着することによって絶縁層を形成させうる。
【0016】
次いで、図4に示されるように、前記1次絶縁層35の上面、及びインナリード34の端部の上面の一部34aを除いた所定領域の上面に2次絶縁層36が形成される。従って、半導体チップ32のボンディングパッド32aは相変らず開口部38を通して露出された状態であり、前記インナリード34の端部の上面の一部34aも露出されている。前記2次絶縁層36の材質と形成方法は1次絶縁層35のそれと同一である。
【0017】
前記1次及び2次絶縁層35、36が別に形成されるのは膜の形成工程上の便宜のためである。
【0018】
次いで、図5に示されるように、前記2次絶縁層36の上面には3次絶縁層37が形成される。この3次絶縁層37の形成により開口部38はさらに深くなる。3次絶縁層37の材質と形成方法は前記絶縁層35、36のそれと同一である。
【0019】
前記1次、2次、3次絶縁層35、36、37の形成が完了すると、図6に示されるように、開口部38に導電性メッキ液を注入して導電層39を形成させる。前記導電層39は露出されたインナリード34の上面の一部34a(図4参照)及び半導体チップ32のボンディングパッド32aを覆い、3次絶縁層37の上面まで覆うように形成される。
【0020】
次いで、図7に示されるように、3次絶縁層37とその上面に塗布された導電層39の一部を除去する。これは3次絶縁層37の上面に塗布された導電層が不要な部分まで拡大されて隣接するリードに短絡を発生させることを防止するためである。
【0021】
従って、前記導電層39はインナリード34とボンディングパッド32aとを電気的に接続させた状態となる。
【0022】
最後に、図8に示されるように、1次及び2次絶縁層35、36の形成された半導体チップ32とインナリード34とは成形材31により成形されることによりパッケージが完成する。この時、インナリード34の他端は外部に突出されるように接続される。
【0023】
本実施例によれば、半導体チップ32とインナリード34は従来のワイヤーの代りに導電層39により相互に電気的接続される。
【0024】
本発明は多様な形の半導体パッケージに適用しうる。例えば、図9に示された半導体パッケージの製造においては、半導体チップ320がパッド322に付着されて支持される。即ち、この場合、インナリード340は、前述した実施例のように半導体チップ320に直接付着されるのでなく、絶縁接着材330によりパッド322の縁部に付着される。
【0025】
以降、半導体チップ320のボンディングパッド321とインナリード340とを導電層390で連結する工程は前述した実施例と同様であり、最終的に完成された半導体パッケージが図10に図示されている。
【0026】
【発明の効果】
本発明によれば、前記半導体チップとインナリードとを導電層を塗布して連結させるので、従来の機械的なワイヤーボンディング方法に比べて精度が向上される。従って、微細ピッチを有するインナリードの接続が具現でき、結果的に半導体パッケージの信頼性を高めうる。
【図面の簡単な説明】
【図1】従来の半導体パッケージの構造を概略的に示した断面図である。
【図2】本発明の一実施例による半導体パッケージの製造方法を説明するための図面である。
【図3】本発明の一実施例による半導体パッケージの製造方法を説明するための図面である。
【図4】本発明の一実施例による半導体パッケージの製造方法を説明するための図面である。
【図5】本発明の一実施例による半導体パッケージの製造方法を説明するための図面である。
【図6】本発明の一実施例による半導体パッケージの製造方法を説明するための図面である。
【図7】本発明の一実施例による半導体パッケージの製造方法を説明するための図面である。
【図8】本発明の一実施例による半導体パッケージの製造方法を説明するための図面である。
【図9】本発明の他の実施例による半導体パッケージの製造方法を説明するための図面である。
【図10】本発明の他の実施例による半導体パッケージの製造方法を説明するための図面である。
【符号の説明】
11 パッド
12 半導体チップ
13 接着材
14 インナリード
15 ワイヤー
16 成形材
31 成形材
32 半導体チップ
32a ボンディングパッド
33 絶縁接着材
34 インナリード
34a 上面の一部
35 1次絶縁層
36 2次絶縁層
37 3次絶縁層
38 開口部
39 導電層
210 成形材
320 半導体チップ
321 ボンディングパッド
322 パッド
330 絶縁接着材
340 インナリード
350 1次絶縁層
360 2次絶縁層
390 導電層
Claims (7)
- (a)インナリードに対して半導体チップが絶縁されるように支持される段階と、
(b)前記半導体チップの連結端子のボンディングパッドを露出した開口部を除いて第1の絶縁層を前記半導体チップの上面に形成させる段階と、
(c)前記半導体チップの連結端子のボンディングパッドと前記インナリードの端部の一部を露出した開口部を除いて第2の絶縁層を前記半導体チップ及びインナリードの上面に形成させる段階と、
(d)前記ボンディングパッドとインナリードとの端部の一部が相互に電気的接続されるように前記開口部に導電層を形成させる段階とを含む半導体パッケージの製造方法。 - 前記段階(a)は絶縁接着材により前記半導体チップの縁部に前記インナリードを付着させる段階を含むことを特徴とする請求項1に記載の半導体パッケージの製造方法。
- 前記段階(a)は前記半導体チップのボンディングパッドの縁部に前記インナリードを絶縁接着材により付着させる段階を含むことを特徴とする請求項1に記載の半導体パッケージの製造方法。
- 前記第2の絶縁層は少なくとも2層よりなることを特徴とする請求項1に記載の半導体パッケージの製造方法。
- 前記第1の絶縁層の上面は前記インナリードの上面と同一な高さで形成されることを特徴とする請求項1に記載の半導体パッケージの製造方法。
- 前記段階(d)は前記導電層の一部と前記絶縁層の一部とを除去する段階をさらに含むことを特徴とする請求項1に記載の半導体パッケージの製造方法。
- インナリードと、
前記インナリードに対して相互絶縁されるように支持され、連結端子のボンディングパッドを有する半導体チップと、
前記ボンディングパッドの除いた部分に塗付された第1の絶縁層と、
前記インナリードの所定部と前記ボンディングパッドを除いた部分に塗布された第2の絶縁層と、
前記インナリードの所定部と前記ボンディングパッドとを相互に電気的接続させるように形成された導電層とを含む半導体パッケージ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1997-15872 | 1997-04-28 | ||
| KR1019970015872A KR100243376B1 (ko) | 1997-04-28 | 1997-04-28 | 반도체 패키지 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10303227A JPH10303227A (ja) | 1998-11-13 |
| JP3699271B2 true JP3699271B2 (ja) | 2005-09-28 |
Family
ID=19504095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05118498A Expired - Fee Related JP3699271B2 (ja) | 1997-04-28 | 1998-03-04 | 半導体パッケージ及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6310389B1 (ja) |
| JP (1) | JP3699271B2 (ja) |
| KR (1) | KR100243376B1 (ja) |
| CN (1) | CN1131556C (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100446229C (zh) * | 2004-06-10 | 2008-12-24 | 三洋电机株式会社 | 半导体装置及其制造方法 |
| EP1659627A1 (en) * | 2004-11-23 | 2006-05-24 | Optimum Care International Tech. Inc. | chip scale package |
| US20100025848A1 (en) * | 2008-08-04 | 2010-02-04 | Infineon Technologies Ag | Method of fabricating a semiconductor device and semiconductor device |
| JP5475541B2 (ja) | 2010-05-07 | 2014-04-16 | 日本バイリーン株式会社 | 帯電フィルタ及びマスク |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02310956A (ja) * | 1989-05-26 | 1990-12-26 | Hitachi Ltd | 高密度実装半導体パツケージ |
| US5523137A (en) * | 1991-07-24 | 1996-06-04 | Tomoegawa Paper Co., Ltd. | Adhesive paper for tape automated bonding |
| KR940008066A (ko) * | 1992-09-18 | 1994-04-28 | 윌리엄 이. 힐러 | 집적 회로용 다중층 리드 프레임 어셈블리 및 방법 |
| KR0134648B1 (ko) * | 1994-06-09 | 1998-04-20 | 김광호 | 노이즈가 적은 적층 멀티칩 패키지 |
| US6466446B1 (en) * | 1994-07-01 | 2002-10-15 | Saint Gobain/Norton Industrial Ceramics Corporation | Integrated circuit package with diamond heat sink |
| US5791552A (en) * | 1995-05-24 | 1998-08-11 | Methode Electronics Inc | Assembly including fine-pitch solder bumping and method of forming |
-
1997
- 1997-04-28 KR KR1019970015872A patent/KR100243376B1/ko not_active Expired - Fee Related
-
1998
- 1998-03-04 JP JP05118498A patent/JP3699271B2/ja not_active Expired - Fee Related
- 1998-03-16 CN CN98105595A patent/CN1131556C/zh not_active Expired - Fee Related
- 1998-04-24 US US09/065,559 patent/US6310389B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100243376B1 (ko) | 2000-02-01 |
| CN1131556C (zh) | 2003-12-17 |
| US6310389B1 (en) | 2001-10-30 |
| KR19980078349A (ko) | 1998-11-16 |
| JPH10303227A (ja) | 1998-11-13 |
| CN1198005A (zh) | 1998-11-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5717252A (en) | Solder-ball connected semiconductor device with a recessed chip mounting area | |
| KR100226737B1 (ko) | 반도체소자 적층형 반도체 패키지 | |
| KR100368698B1 (ko) | 반도체패키지와,그것을이용한반도체장치및그제조방법 | |
| US5399902A (en) | Semiconductor chip packaging structure including a ground plane | |
| JPH11260856A (ja) | 半導体装置及びその製造方法並びに半導体装置の実装構造 | |
| JP2001024135A (ja) | 半導体装置の製造方法 | |
| JPH07201918A (ja) | 半導体デバイスのパッケージ方法、同パッケージに用いるリードテープ及びパッケージした半導体デバイス | |
| JP2907801B2 (ja) | ボトムリード半導体パッケージ及びその製造方法 | |
| JP2001035998A (ja) | ウェーハレベルスタックパッケージ及びその製造方法 | |
| JP4503604B2 (ja) | 電子パッケージ及びそれを構成する方法 | |
| JP3699271B2 (ja) | 半導体パッケージ及びその製造方法 | |
| JP4147729B2 (ja) | 樹脂封止型半導体装置及びその製造方法 | |
| JPH11176849A (ja) | 半導体装置の製造方法 | |
| KR100391124B1 (ko) | 반도체 패키지의 베이스, 이를 이용한 반도체 패키지 및그 제조방법 | |
| JP2001358253A (ja) | Bga型半導体装置 | |
| JP2000243871A (ja) | 回路基板 | |
| JPH1079402A (ja) | 半導体パッケージ | |
| JP2001358258A (ja) | Bga型半導体装置 | |
| JPH01234296A (ja) | Icカード | |
| JP2924858B2 (ja) | リードフレームとその製造方法 | |
| JP2883065B2 (ja) | 半導体装置 | |
| JPH0366150A (ja) | 半導体集積回路装置 | |
| JP2000077433A (ja) | 半導体装置およびその製造方法 | |
| JP2005311097A (ja) | 半導体装置およびその製造方法 | |
| JP2773707B2 (ja) | 混成集積回路装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040921 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041221 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050118 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050418 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050513 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050531 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050601 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050628 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050707 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080715 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090715 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090715 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100715 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110715 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110715 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120715 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |