KR100368698B1 - 반도체패키지와,그것을이용한반도체장치및그제조방법 - Google Patents
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Abstract
반도체 패키지는 반도체소자를 탑재하여 고정하기 위한 기판(33)과, 접속패 턴(34)을 구비한다. 기판(33)에는 내부에 형성된 관통 개구부(35)가 형성되어 있다. 반도체소자(32)는 그 소자형성면(32a)이 기판(33) 위에 탑재된 상태로, 또한 그 전극(38)이 관통 개구부(35) 내에 있는 상태로 고정되어 있다. 반도체소자 (32)의 전극(38)은 관통 개구부(35)를 통과하는 와이어(39)를 통해 접속패턴(34)에 전기적으로 접속되어 있다. 관통 개구부(35)와 와이어(39)는 수지로 밀봉되어 있다.
Description
본 발명은 소형의 반도체 패키지에 관한 것으로, 특히 반도체소자와 거의 동일한 크기를 갖는 칩사이즈 패키지라고 칭하는 반도체 패키지와, 이것을 사용한 반도체장치 및 그 제조방법에 관한 것이다.
최근, 반도체장치를 사용하는 각종의 기기, 특히 휴대기기 및 이동체기기가 소형화 및 경량화되고 있다. 따라서, 이들 기기에 사용되는 반도체장치도 소형화 및 경량화가 요망되고 있다.
이 요망을 충족시키시 위해, 최근 칩 사이즈 패키지(Chip Size Package: CSP라고 약칭)라고 칭하는 반도체소자와 거의 동일한 크기를 갖는 패키지가 제안되고 있고, 이러한 칩 사이즈 패키지를 사용한 반도체장치의 일부가 제품화되고 있다.
이와 같이, CSP에 반도체소자가 탑재되어 형성된 반도체장치로서는, 예컨대 도 8에 나타낸 바와 같이, 반도체 패키지(1)에 범프(2)를 통해 반도체소자(3)를 탑재하고, 이것을 고정한 것이 알려져 있다. 이 반도체장치에 있어서, 반도체 패키지(1)는 기판(4)과, 이 기판(4)의 한편의 측면 위에 형성된 도전성의 접속패턴(5)과, 기판(4)의 다른 한편의 측면 위에 형성된 도전성의 접속패턴(6)과, 접속패턴 (5)을 접속패턴(6)에 전기적으로 접속시키기 위해 기판(4)을 관통하여 형성된 배선재(7)를 구비한다. 여기서, 기판(4)의 기본재료로서, 반도체소자(3)와 기판 사이의 열팽창율의 차를 적게 하여, 범프(2) 및 반도체소자(3)에 가해질 열응력을 적게 하기 위해, 주로 세라믹이 사용되고 있다.
반도체소자(3)는 그 소자형성면(3a)에 설치된 상기 범프(2)를 통해서, 기판 (4)의 한편의 측면 위에 형성된 도전성 접속패턴(5)과 전기적으로 접속한 상태로 이러한 구성의 반도체 패키지(1)의 기판(4)에 고착되어 있다. 또한, 기판(4)의 다른 한편의 측면 위에 형성된 도전성의 접속패턴(6)에는, 마더보드(미도시)와 도전성의 접속패턴(6)을 보드하기 위한 땜납볼과 같은 외부 접속단자(8)가 고착되어 있다. 이것에 의해서, 반도체소자(3)의 범프(2)는 접속패턴(5), 배선재(7), 접속패턴(6)을 통해 외부 접속단자(8)에 전기적으로 접속된다.
이와 같이, 반도체 패키지(1)에 탑재된 반도체소자(3)는 기판(4)과 반도체소자(3) 사이의 접합부의 전체 주위를 언더화일(underfile)이라고 칭하는 수지(9)로 밀봉함으로써, 반도체 패키지(1)와 일체적으로 고정된다. 또, 이 언더화일이라고 불리는 수지(9)는 기판(4)과 반도체소자(3) 사이의 열팽창율의 차에 의해 상술한 열응력을 분산시키는 역할도 수행한다.
도 9는 CSP 위에 반도체소자가 탑재되어 형성된 반도체장치의 다른 예를 나타낸다. 도 9에 있어서, 반도체장치(10)는 통상 칩 온 보드(Chip On Board: COP)라고 칭한다. 이 반도체장치(10)는 반도체 패키지(11) 위에 접착제(12) 등을 통해 반도체소자(13)를 탑재하고, 이것을 고정함으로써 형성된다.
반도체 패키지(11)는 유리 에폭시수지 등을 기본재료로 하는 기판(14)과, 이 기판(14)의 한편의 측면 위에 형성된 도전성의 접속패턴(15)과, 기판(14)의 다른 한편의 측면 위에 형성된 도전성의 접속패턴(16)과, 접속패턴(15)을 접속패턴(16)과 전기적으로 접속시키기 위해 기판(14)을 관통하여 형성된 배선재(17)를 구비한다.
이러한 구성의 반도체 패키지(11)의 기판(14)의 한편의 측면에는 반도체소자 (13)의 소자형성면(13a)과 반대의 면이 접착제(12)에 의해 고정된다. 또한, 와이어(18)를 통해 반도체 소자의 소자형성면(13a)에 형성된 전극(미도시)이 접속패턴 (15)과 전기적으로 접속되어 있다. 또한, 기판(14)의 다른 한편의 측면 위에 형성된 도전성의 접속패턴(16)에는, 마더보드(미도시)와 도전성의 접속패턴(16)을 본딩하는 땜납볼과 같은 외부 접속단자(19)가 고착되어 있다. 이것에 의해서, 반도체소자(13)의 전극은 접속패턴(15), 배선재(17), 및 접속패턴(16)을 통해 외부 접속단자(19)에 전기적으로 접속되어 있다. 이와 같이, 반도체소자(13)를 그 위에 탑재한 반도체 패키지(11)에는 그 소자형성면(13a) 및 와이어(18)를 보호하기 위해서, 기판(14)의 한편의 측면 및 반도체소자(13)를 덮은 상태로 수지(20)가 더 설치되어 있다. 이것에 의해, 반도체소자(13) 및 와이어(18)는 수지(20)로 밀봉된다.
그러나, 도 8에 나타낸 반도체장치로는, 기판(4)과 반도체소자(3) 사이의 열응력을 감소시키기 위해서, 비싼 세라믹을 기판(4)의 재료로서 사용해야 하기 때문에, 전체로서의 비용이 높아진다고 하는 개선해야 할 과제가 있다.
또한, 도 9에 나타낸 반도체장치(10)로는, 기판(14)과 반도체소자(13) 사이의 열응력은 와이어(18)에 의해서 흡수될 수 있기 때문에, 염가의 유리 에폭시수지를 기판(14)의 재료로서 사용할 수 있지만, 이 구조에서는 반도체소자(13)의 외주측을 돌려서 와이어(18)를 배치하기 때문에, 반도체소자(13)에 대하여 반도체장치 (10)의 전체 사이즈가 커져서, 반도체장치(10)는 반도체장치의 소형화 및 박형화의 요망에 충분히 응할 수 없다.
본 발명은 상기의 문제점을 감안하여 주어진 것으로, 본 발명의 목적은 반도체소자와 거의 같은 크기이고, 따라서 반도체장치의 소형화 및 박형화의 요망에 충분히 응할 수 있으며, 동시에 염가에 제조할 수 있는 반도체장치 및 그 제조방법과, 이 반도체장치의 제조에 적합하게 사용되는 반도체 패키지를 제공하는 데에 있다.
본 발명의 제 1 관점에 따라, 상기 상술한 문제점을 해결하기 위해서, 반도체 패키지는 반도체소자를 그 위에 탑재하여 반도체소자의 소자형성면의 한편의 측면을 다른 한편의 측면에 고정하는 기판과, 상기 기판의 다른 한편의 측면에 설치되어 상기 반도체소자와 전기적으로 접속하기 위한 접속패턴을 구비하고, 상기 기판에는 기판의 한편의 측면에서 다른 한편의 측면까지 형성된 관통 개구부가 설치되어 있다.
이 반도체 패키지에 의하면, 관통 개구부를 기판 내에 형성하고, 반도체소자의 소자형성면이 그 위에 탑재되어 있는 측과 반대의 기판측 위에 접속패턴을 설치하기 때문에, 반도체소자의 소자형성면에 형성된 전극과 상기 접속패턴은 상기 관통 개구부를 통해서 와이어로 본딩될 수 있다. 따라서, 반도체소자의 외주측을 돌리는 일없이 와이어를 배치할 수 있다. 따라서, 와이어의 배선공간을 반도체소자의 외주측에 확보할 필요가 없다.
또한, 와이어 본딩을 행할 수 있기 때문에, 와이어는 반도체소자와 기판 사이의 열팽창율의 차를 흡수할 수 있어, 비싼 세라믹기판 대신에 염가의 수지기판을 사용할 수 있다.
본 발명의 또 다른 관점에 따라, 상술한 문제점을 해결하기 위해서, 반도체장치에서는 반도체 패키지가 반도체소자를 그 위에 탑재하여, 이 반도체소자를 그것의 한편의 측면에 고정하기 위한 기판과, 해당 기판의 다른 한편의 측면 위에 설치된 접속패턴을 구비하고, 상기 기판에는 기판의 한편의 측면에서 다른 한편의 측면까지 형성된 관통 개구부가 설치되어 있으며, 상기 반도체소자의 소자형성면은 상기 기판의 한편의 측면 위에 탑재되고, 반도체소자의 전극은 상기 관통 개구부 내에 있도록 한편의 측면에 고정되어 상기 관통 개구부를 통과하는 와이어를 통해 상기 접속패턴에 전기적으로 접속되며, 상기 관통 개구부와 와이어는 수지로 밀봉되어 있다.
이 반도체장치에 의하면, 상술한 본 발명의 반도체 패키지가 사용되고, 반도체소자의 소자형성면에 형성된 전극과 기판의 접속패턴은 관통 개구부를 통과하는 와이어로 본딩되기 때문에, 반도체소자의 외주측을 돌리는 일없이 와이어가 배치될 수 있다. 따라서, 반도체소자의 외주측에 와이어의 배선공간이 필요하지 않다.
또한, 반도체소자와 기판이 와이어로 본딩되어 있기 때문에, 와이어는 반도체소자와 기판 사이의 열팽창율의 차를 흡수할 수 있어, 비싼 세라믹기판 대신에, 염가의 수지기판을 사용할 수 있다.
본 발명의 또 다른 관점에 따라, 상술한 문제점을 해결하기 위해서, 반도체장치의 제조방법은 반도체소자를 그 위에 탑재하여, 이 반도체소자를 그것의 한편의 측면에 고정하기 위한 기판과, 해당 기판의 다른 한편의 측면 위에 설치된 접속패턴을 제공함으로써, 그리고 상기 기판의 한편의 측면에서 다른 한편의 측면까지 관통 개구부를 형성함으로써 구성된 반도체 패키지를 준비하는 공정과, 반도체소자의 전극이 상기 관통 개구부 내에 있도록 해당 반도체 패키지의 기판의 한편의 측면 위에 반도체소자의 소자형성면을 고정하는 공정과, 상기 접속패턴과 반도체소자의 전극을 관통 개구부를 통과는 와이어로 전기적으로 접속하는 공정과, 상기 관통 개구부와 와이어를 수지로 밀봉하는 공정으로 이루어진다.
이 반도체장치의 제조방법에 의하면, 상술한 본 발명의 반도체 패키지가 사용되고, 반도체소자의 소자형성면에 형성된 전극과 기판의 접속패턴은 관통 개구부를 통과하는 와이어로 본딩되기 때문에, 반도체소자의 외주측을 돌리는 일없이 와이어가 배치될 수 있다. 따라서, 반도체소자의 외주측에 와이어의 배선공간을 필요로 하지 않는다.
또한, 반도체소자와 기판이 와이어로 본딩되기 때문에, 와이어는 반도체소자와 기판 사이의 열팽창율의 차를 흡수할 수 있어, 비싼 세라믹기판 대신에, 염가의 수지기판을 사용할 수 있다.
도 1은 본 발명에 따른 반도체장치의 제 1 실시예의 개략구성을 나타내는 측단면도,
도 2a 및 도 2b는 도 1에 나타낸 반도체장치의 구성을 설명하고, 반도체 패키지의 이면측을 설명하기 위한 사시도, 도 2c는 도 1에 나타낸 반도체장치의 구성을 설명하고, 반도체 패키지의 정면측을 설명하기 위한 사시도,
도 3은 반도체소자의 소자형성면을 나타내는 반도체소자의 사시도,
도 4는 반도체장치의 이면측을 설명하기 위한 반도체장치의 사시도,
도 5는 반도체장치의 이면측을 설명하기 위한 반도체장치의 사시도,
도 6은 본 발명에 따른 반도체장치의 제 2 실시예의 개략구성을 나타내는 측단면도,
도 7은 본 발명에 따른 반도체장치의 제 3 실시예의 개략구성을 나타내는 측단면도,
도 8은 종래의 반도체장치의 일례의 개략구성을 나타내는 측단면도,
도 9는 종래의 반도체장치의 다른 예의 개략구성을 나타내는 측단면도.
<도면의 주요부분에 대한 부호의 설명>
30, 50, 60: 반도체장치 31, 51, 61: 반도체 패키지
32, 66: 반도체소자 33, 53, 62: 기판
34, 52, 64: 접속패턴 35, 55, 63: 관통 개구부
37: 본딩재 38, 67: 전극
39: 와이어 41, 57, 69: 절연성 수지
이하, 본 발명에 대해서 자세히 설명한다.
도 1은 본 발명의 제 4 관점에 따른 반도체장치의 제 1 실시예를 나타낸다. 도 1에 있어서, 참조번호 30은 반도체장치를 나타내고, 이 반도체장치(30)는 반도체 패키지(31) 위에 반도체소자(32)를 탑재함으로써 형성된다. 또, 이 반도체장치(30)에서의 반도체 패키지(31)는 본 발명의 제 1 관점에 따른 반도체 패키지의 제 1 실시예이다.
반도체장치(30)에 있어서, 반도체 패키지(31)는 반도체소자(32)를 그 위에 탑재하여 반도체소자의 소자형성면(32a)측을 그것의 한편의 측면에 고정하는 구형의 기판(33)과, 해당 기판(33)의 다른 한편의 측면에 설치된 복수의 접속패턴(34)을 구비한다. 기판(33)의 재료에는 유리 에폭시수지 등이 있다. 도 2a에 나타낸 바와 같이, 관통 개구부(35)는 기판(33)의 길이방향의 중앙부를 따라 형성되어 있다. 이 관통 개구부(35)는 반도체소자(32)가 고정되어 있는 한편의 측면에서 다른 한편의 측면까지 구형의 관통된 상태로 형성되어 있다. 또, 도 1 및 도 2a에 도시한 바와 같이, 각 접속패턴(34)은 기판(33)의 길이방향의 모서리부로부터 관통 개구부(35)까지 연장되어 형성되고, 금속등으로 이루어져 있으며, 도전성이다.
도 1 및 도 2b에 나타낸 바와 같이, 접속패턴(34)을 형성한 기판(33)의 다른 한편의 측면 위에는 접속패턴(34)의 일부를 노출한 상태로 접속패턴(34)을 덮는 절연막(36)이 형성된다. 이 절연막(36)은 레지스트 등으로 이루어지고, 상기 관통개구부(35) 측의 접속패턴(34)의 단부(34a)와 해당 단부(34a) 이외의 부분, 이 예에서는 상기 단부(34a)와 반대측의 단부(34b)를 노출시킨 상태로, 또한, 관통 개구부(35)를 덮는 일없이 관통 개구부(35)를 그대로 개구시킨 상태로 설치된다.
도 1 및 도 2c에 나타낸 바와 같이, 이러한 구성의 반도체 패키지(31)의 기 판(33)의 한편의 측면에는, 관통 개구부(35)의 길이방향의 중앙선 근방의 부분을 개구시킨 상태로 테이프형의 본딩재(37)가 설치된다. 이 본딩재(37)는 폴리이미드(polyimide)와 같은 수지로 제조된 테이프 기본재료의 양면 위에, 폴리아미드이미드(polyamideimide)와 같은 열가소성의 접착제 또는 변성 에폭시수지와 같은 열경화성의 접착제를 도포하여 형성된다.
도 1에 나타낸 바와 같이, 기판(33)의 한편의 측면에는, 본딩재(37)를 통해 반도체소자(32)가 탑재되어 고정되어 있다. 도 3에 나타낸 바와 같이, 이 반도체소자(32)는 구형의 판형과 같은 것으로, 그 소자형성면(32a)의 길이방향의 중심선 상에 복수의 전극(38)을 형성한 것이다. 이 전극(38)은 상기 관통 개구부(35) 내에 배치되어 있다.
도 1 및 도 4에 나타낸 바와 같이, 관통 개구부(35) 내에 배치된 반도체소자 (32)의 전극(38)은 관통 개구부(35)를 통과하는 와이어(39)를 통해서 접속패턴(34)의 단부(34a)에 접속된다. 이것에 의해서, 해당 전극(38)은 접속패턴(34)에 전기적으로 접속된다.
도 1에 도시한 바와 같이, 접속패턴(34)의 다른 노출된 단부(34b)에는, 땜납볼과 같은 외부 접속단자(40)가 접속되어 있다. 이러한 구성에 의해, 반도체소자(32)의 전극(38)은 와이어(39) 및 접속패턴(34)을 통해서 외부 접속단자(40)에 전기적으로 접속된다.
또한, 도 1 및 도 5에 나타낸 바와 같이, 전극(38)과 접속패턴(34)을 접속하기 위한 와이어(39)가 배치된 관통 개구부(35)는 접속패턴(34)의 단부(34a)를 덮는 절연성수지(41)로 충전되어 있다. 이에 따라, 전극(38), 와이어(39) 및 접속패턴 (34)의 단부(34a)가 외부와 절연된 상태로 밀봉되어 있다.
다음에, 이러한 구성의 반도체장치(30)의 제조방법에 대해서 설명한다. 또, 여기서 설명하는 제조방법의 예는 본 발명의 제 7 관점에 따른 실시예라는 것에 주의해야 한다.
우선, 도 2a∼도 2c에 나타낸 반도체 패키지(31) 및 도 3에 나타낸 반도체소자(32)를 준비한다. 여기서, 반도체 패키지(31)의 기판(33)의 한편의 측면 위에 설치된 테이프형의 본딩재(37)는 기판(33)측 위에 설치되는 대신에, 반도체소자 (32)측 위에 설치될 수도 있다.
다음에, 이와 같이 준비한 반도체 패키지(31)의 한편의 측면 위에는, 반도체소자(32)의 전극(38)이 관통 개구부(35) 내에 있는 상태로 반도체소자(32)가 탑재된다. 다음에, 이 상태를 유지한 채로 가열 가압함으로써, 반도체 패키지(31)의 기판(33)과 반도체소자(32)의 소자형성면(32a)이 서로 밀착하게 된다. 본딩재 (37)의 접착제를 용융하여 고화시키고, 또는 경화시킴으로써, 반도체소자(32)가 기판(33)의 한편의 측면에 고정된다.
다음에, 도 4에 도시한 바와 같이, 기판(33)의 관통 개구부(35) 내의 전극(38)과, 기판(33)의 다른 한편의 측면 상의 접속패턴(34)과 대응하는 단부(34a)에 대해서 와이어본딩을 행한다. 다음에, 전극(38)은 관통 개구부(35)를 통과하는 와이어(39)를 통해서 접속패턴(34)에 접속된다. 또, 이 와이어본딩을 수행하기 위해서, 종래에 사용된 와이어 본더를 사용할 수도 있다.
다음에, 도 5에 도시한 바와 같이, 관통 개구부(35)는 에폭시수지와 같은 절연성수지(41)로 충전되고, 와이어(38) 및 접속패턴(34)의 단부(34a)를 덮도록 상기 절연성수지(41)를 도포하여, 전극(38), 와이어(39), 접속패턴(34)의 단부(34a)를 모두 밀봉한다.
그 후, 접속패턴(34)의 각 단부(34b)에 땜납볼과 같은 외부 접속단자(40)를 고온에서 본딩하여, 반도체장치(30)를 얻는다.
이와 같이 하여 얻은 반도체장치(30)에 있어서는, 반도체소자(32)의 소자형성면(32a)에 형성된 전극(38)과 기판(33)의 접속패턴(34)이 관통 개구부(35)를 통과하는 와이어(39)에 의해 본딩되기 때문에, 반도체소자(32)의 외주측 위에 와이어 (39)의 배선공간을 설치할 필요가 없어, 장치 전체의 소형화 및 박형화를 도모할 수 있다.
또한, 반도체소자(32)와 기판(33)이 와이어에 의해 본딩되기 때문에, 와이어 (39)는 반도체소자(32)와 기판(33) 사이의 열팽창율의 차를 흡수할 수 있고, 이에 따라 비싼 세라믹기판 대신에 염가의 수지기판을 사용할 수 있다.
도 6은 본 발명의 제 4 관점에 따른 반도체장치의 제 2 실시예를 나타낸다. 도 6에 나타낸 반도체장치(50)와 도 1에 나타낸 반도체장치(30)의 차이점은 반도체장치에 있어서의 반도체 패키지(51)의 구성에 있다. 이 반도체장치(50)에 있어서의 반도체 패키지(51)는 본 발명의 제 1 관점에 따른 반도체 패키지의 제 2 실시예로 되는 것이다. 이 반도체 패키지(51)는 접속패턴(52)이 복수단(이 예에서는 2단)으로 형성되어 있다는 점에서 도 1에 나타낸 반도체 패키지(31)와 다르다.
특히, 반도체 패키지(51)의 기판(53)은 상판(53a)과 하판(53b)으로 이루어진다. 하판(53b)은 관통 개구부(54)측의 모서리가 상판(53a)의 모서리보다 외측에 있도록 형성되어 있다. 이러한 구성에 의해, 기판(53)의 이면(다른 한편의 측면)이 2단, 즉 상판(53a)의 이면과 하판(53b)의 이면으로 되도록 형성되어 있다.
이 기판(53)의 상판(53a)의 이면에는 복수의 제 1 접속패턴(52a)이 설치된다. 하판(53b)의 이면에는 복수의 제 2 접속패턴(52b)이 설치된다. 이들 제 1, 제 2 접속패턴(52a, 52b)은 하판(53b)을 관통하여 설치된 배선재(55)를 통해 전기적으로 접속된다. 이러한 구성에 의해, 접속패턴(52)은 제 1 접속패턴(52a), 배선재(55), 및 제 2 접속패턴(52b)으로 형성된 2단(복수단)으로 되어 있다.
절연막(56)은 제 2 접속패턴(52b)을 덮도록 하판(53b)의 이면에 형성되어 있다. 이 예에 있어서도, 절연막(56)은 제 2 접속패턴(52b)의 일부를 노출한 상태, 즉 도 2b에 나타낸 것과 비슷하게, 기판(53)의 길이방향의 단부를 노출한 상태로 형성된다.
이와 같이 상판(53a)과 하판(53b)으로 형성된 기판(53)의 단차를 갖고 형성된 관통 개구부(54) 내에는, 해당 관통 개구부(54) 내에 배치된 반도체소자(32)의 전극(38)이 와이어(39)를 통해서 기판(53)의 상판(53a)의 이면에 노출된 제 1 접속패턴(52a)의 단부에 접속된다. 또, 이 관통 개구부(38)는 와이어(39)와 제 1 접속패턴(52a)의 단부를 덮는 절연성수지(57)로 충전된다. 이에 따라, 전극(38), 와이어(39) 및 제 1 접속패턴(52a)의 단부가 외부와 절연된 상태로 밀봉된다.
이러한 구성의 반도체장치(50)에 있어서는, 도 1에 나타낸 반도체장치(30)와 비슷하게, 이 반도체소자(32)의 외주측에 와이어(39)의 배선공간을 설치할 필요가 없기 때문에, 장치 전체의 소형화 및 박형화를 도모할 수 있다. 또한, 와이어 (39)는 반도체소자(32)와 기판(53) 사이의 열팽창율의 차를 흡수할 수 있기 때문에, 기판(53)으로서 염가의 수지기판을 사용할 수 있다.
또, 기판(53)이 상판(53a)과 하판(53b)의 2단으로 형성되어 있고, 접속패턴 (52)이 제 1 접속패턴(52a), 배선재(55), 및 제 2 접속패턴(52b)으로 형성된 2단 (복수단)으로 되어 있어, 와이어(39)가 기판(53)의 중심측의 단부, 즉 기판(53)의 한편의 측면의 단에 설치된 단부에 접속되어 있기 때문에, 와이어(39)는 외측으로 연장되는 일없이 관통 개구부(54) 내에 수납된다. 이것에 의해, 기판(53)의 저면, 즉 하판(53b)의 이면에 절연성수지(57)를 적층하는 일없이 절연성수지(57)를 관통 개구부(54) 내에 충전하는 것에 의해서만 와이어(39)를 절연성수지(57)로 덮을 수 있다. 따라서, 땜납볼과 같은 외부 접속단자(19)의 지름이 작게 될 수 있어, 외부 접속단자(19)의 협소 피치화를 도모할 수 있다.
도 7은 본 발명의 제 4 관점에 따른 반도체장치의 제 3 실시예를 나타낸다. 도 7에 나타낸 반도체장치(60)와 도 1에 나타낸 반도체장치(30)의 차이점은 반도 체장치(60)에 있어서의 반도체 패키지(61)의 구성에 있다. 이 반도체장치(60)에있어서의 반도체 패키지(61)는 본 발명의 제 1 관점에 따른 반도체 패키지의 제 3 실시예로 되는 것이다. 이 반도체 패키지(61)는 주로 복수의 관통 개구부(63), 이 예에서는 2개의 관통 개구부(63)가 기판(62)에 형성되어 있다는 점에서 도 1에 나타낸 반도체 패키지(31)와 다르다.
특히, 반도체 패키지(61)의 기판(62)에는 기판(62)의 길이방향을 따라서 관통 개구부(63)가 2열로 형성되어 있다. 그리고, 접속패턴(64)은 관통 개구부(63)의 외측(기판(62)의 길이방향측)으로부터 관통 개구부(63)의 중심측으로 해당 관통 개구부(63)를 가로지르도록 형성 배치되어 있다. 접속패턴(64)의 외측의 단부는 그것의 일부를 외측으로 향하게 노출시킨 상태로 절연막(65)으로 덮여져 있다.
또한, 이 반도체장치(60)의 반도체 패키지(61)에 탑재된 반도체 소자(66)의 소자형성면에 전극(67)이 2열로 형성된다. 각 전극(67)은 기판(62)의 관통 개구부(63)의 양쪽에 배치되어 있다.
이 전극(67)은 관통 개구부(63)를 통과하는 와이어(39)에 의해 접속패턴(64)에 접속된다. 이것에 의해, 전극(67)은 접속패턴(64)의 단부에 접속된 외부 접속단자(68)와 전기적으로 접속된다.
또한, 관통 개구부(63)는, 와이어(39) 및 와이어(39)와 접속된 측의 접속패 턴(64)의 단부를 덮는 절연성수지(69)로 충전되어 있다. 이것에 의해, 전극(67), 와이어(39), 및 접속패턴(64)의 단부가 외부와 절연된 상태로 밀봉되어 있다.
이러한 구성의 반도체장치(60)에 있어서는, 도 1에 나타낸 반도체장치(30)의 경우와 비슷하게, 반도체소자(66)의 외주측에 와이어(39)의 배선공간을 설치할 필요가 없기 때문에, 장치 전체의 소형화 및 박형화를 도모하는 수 있다. 또한, 와이어(39)는 반도체소자(66)와 기판(62) 사이의 열팽창율의 차를 흡수할 수 있기 때문에, 기판(62)으로서 염가의 수지기판을 사용할 수 있다.
또, 반도체 패키지(61)에 탑재될 반도체소자로서, 전극(67)을 반도체소자 (66)의 중심부 대신에 주변측에 배치한 반도체소자(66)를 사용할 수 있다.
또, 상기 실시예에서는 반도체 패키지의 기판 상에 반도체소자를 고정하는 데 테이프형의 본딩재(37)를 사용하였지만, 본 발명은 이것에 한정되지 않고, 이 본딩재(37) 대신에 에폭시수지와 같은 액형 접착제를 사용할 수도 있다.
상술한 바와 같이, 본 발명의 제 1 관점에 따른 반도체 패키지에서는, 기판에 관통 개구부를 형성하고, 반도체소자의 소자형성면을 탑재하는 측과 반대의 기판측에 접속패턴을 설치하기 때문에, 반도체소자의 소자형성면에 형성된 전극과 상기 접속패턴이 상기 관통 개구부를 통과하는 와이어에 의해 본딩될 수 있다. 따라서, 반도체소자의 외주측을 돌리는 일없이 와이어를 배치할 수 있다. 와이어의 배선공간을 반도체소자의 외주측에 확보할 필요가 없어, 이것을 사용한 반도체장치의 소형화 및 박형화를 도모할 수 있다.
또한, 와이어 본딩을 행할 수 있기 때문에, 와이어는 반도체소자와 기판 사이의 열팽창율의 차를 흡수할 수 있어, 비싼 세라믹기판 대신에 염가의 수지기판을 사용할 수 있다. 이것에 의해, 반도체장치의 가격이 낮아질 수 있다.
본 발명의 제 4 관점에 따른 반도체장치에서는, 본 발명의 제 1 관점의 반도체 패키지를 사용하고, 반도체소자의 소자형성면에 형성된 전극과 기판의 접속패턴을 관통 개구부를 통과하는 와이어로 본딩하기 때문에, 반도체소자의 외주측을 돌리는 일없이 와이어가 배치될 수 있다. 이것에 의해 반도체소자의 외주측에 와이어의 배선공간을 확보할 필요가 없어, 장치 전체의 소형화 및 박형화를 도모할 수 있다.
또한, 반도체소자와 기판이 와이어로 본딩되기 때문에, 와이어는 반도체소자와 기판 사이의 열팽창율의 차를 흡수할 수 있어, 비싼 세라믹기판 대신에 염가의 수지기판을 사용할 수 있다. 이것에 의해, 반도체장치의 가격이 낮아질 수 있다.
본 발명의 제 7 관점에 따른 반도체장치의 제조방법에서는, 본 발명의 제 1 관점의 반도체 패키지를 사용하고, 반도체소자의 소자형성면에 형성된 전극과 기판의 접속패턴을 관통 개구부를 통과하는 와이어로 본딩하기 때문에, 반도체소자의 외주측을 돌리는 일없이 와이어가 배치될 수 있다. 이것에 의해 반도체소자의 외주측에 와이어의 배선공간을 확보할 필요가 없어, 장치 전체의 소형화 및 박형화를 도모할 수 있다.
또한, 반도체소자와 기판이 와이어로 본딩되기 때문에, 와이어는 반도체소자와 기판 사이의 열팽창율의 차를 흡수할 수 있어, 비싼 세라믹기판 대신에 염가의 수지기판을 사용할 수 있다. 이것에 의해, 반도체장치의 가격이 낮아질 수 있다.
Claims (8)
- 반도체 패키지에 반도체소자를 고정시킨 반도체장치에 있어서,반도체소자를 탑재하여 상기 반도체소자를 한편의 측면에 고정하기 위한 기판과, 상기 기판의 다른 한편의 측면 위에 설치된 접속패턴을 구비하고, 상기 기판에는 상기 기판의 한편의 측면에서 다른 한편의 측면까지 형성된 관통 개구부가 설치되며, 상기 반도체소자의 소자형성면은 상기 기판의 한편의 측면에 탑재되고, 상기 반도체소자의 전극은 상기 관통 개구부 내에 있도록 한편의 측면에 고정되어, 상기 관통 개구부를 통과하는 와이어를 통해 상기 접속패턴에 전기적으로 접속되며, 상기 관통 개구부와 와이어는 수지로 밀봉되는 것을 특징으로 하는 반도체장치.
- 제 1 항에 있어서,상기 접속패턴은 복수단으로 연속해서 설치되고, 상기 관통 개구부측 상의 상기 접속패턴의 단부는 상기 기판의 한편의 측면의 측단에 설치되는 것을 특징으로 하는 반도체장치.
- 제 1 항에 있어서,상기 관통 개구부는 복수의 관통 개구부인 것을 특징으로 하는 반도체장치.
- 반도체 패키지에 반도체소자를 고정시킨 반도체장치의 제조방법에 있어서,반도체소자를 탑재하여 상기 반도체소자를 한편의 측면에 고정하기 위한 기판과, 상기 기판의 다른 한편의 측면에 설치된 접속패턴을 설치함으로써, 그리고 상기 기판에 한편의 측면에서 다른 한편의 측면까지 관통 개구부를 형성함으로써 구성된 상기 반도체 패키지를 준비하는 공정과,상기 반도체소자의 전극이 상기 관통 개구부 내에 있도록 상기 반도체 패키지의 상기 기판의 한편의 측면 위에 반도체소자의 소자형성면을 고정하는 공정과상기 접속패턴과 상기 반도체소자의 전극을 상기 관통 개구부를 통과하는 와이어를 통해서 전기적으로 접속하는 공정과,상기 관통 개구부와 상기 와이어를 수지로 밀봉하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
- 제 4 항에 있어서,상기 접속패턴은 복수단으로 연속해서 설치되고, 상기 관통 개구부측의 상기 접속패턴의 단부는 상기 기판의 한편의 측면의 측단에 설치되는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 4 항에 있어서,상기 관통 개구부는 복수의 관통 개구부인 것을 특징으로 하는 반체장치의 제조방법.
- 제 4 항, 제 5 항 또는 제 6 항에 있어서,상기 반도체소자의 소자형성면은 상기 반도체 패키지의 상기 기판의 한편의 측면 위에 테이프형 본딩재를 통해서 고정되는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 4 항, 제 5 항 또는 제 6 항에 있어서,상기 반도체소자의 소자형성면은 접착제에 의해 상기 반도체 패키지의 상기 기판의 한편의 측면 위에 고정되는 것을 특징으로 하는 반도체장치의 제조방법.
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---|---|
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101493701B1 (ko) | 2008-09-18 | 2015-02-16 | 삼성전자주식회사 | 패키지 기판, 패키지 기판을 갖는 반도체 패키지, 및 반도체 패키지의 제조 방법 |
Families Citing this family (52)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1140694A (ja) | 1997-07-16 | 1999-02-12 | Oki Electric Ind Co Ltd | 半導体パッケージおよび半導体装置とその製造方法 |
US6890796B1 (en) | 1997-07-16 | 2005-05-10 | Oki Electric Industry Co., Ltd. | Method of manufacturing a semiconductor package having semiconductor decice mounted thereon and elongate opening through which electodes and patterns are connected |
JP2000156435A (ja) | 1998-06-22 | 2000-06-06 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP3420706B2 (ja) * | 1998-09-22 | 2003-06-30 | 株式会社東芝 | 半導体装置、半導体装置の製造方法、回路基板、回路基板の製造方法 |
US6455354B1 (en) * | 1998-12-30 | 2002-09-24 | Micron Technology, Inc. | Method of fabricating tape attachment chip-on-board assemblies |
KR100319609B1 (ko) * | 1999-03-09 | 2002-01-05 | 김영환 | 와이어 어래이드 칩 사이즈 패키지 및 그 제조방법 |
KR100319624B1 (ko) * | 1999-05-20 | 2002-01-09 | 김영환 | 반도체 칩 패키지 및 그 제조방법 |
US6387732B1 (en) | 1999-06-18 | 2002-05-14 | Micron Technology, Inc. | Methods of attaching a semiconductor chip to a leadframe with a footprint of about the same size as the chip and packages formed thereby |
US6580159B1 (en) * | 1999-11-05 | 2003-06-17 | Amkor Technology, Inc. | Integrated circuit device packages and substrates for making the packages |
DE10014305C2 (de) * | 2000-03-23 | 2002-02-07 | Infineon Technologies Ag | Elektronisches Bauteil mit einer Vielzahl von Kontakthöckern |
US6589820B1 (en) | 2000-06-16 | 2003-07-08 | Micron Technology, Inc. | Method and apparatus for packaging a microelectronic die |
US7273769B1 (en) * | 2000-08-16 | 2007-09-25 | Micron Technology, Inc. | Method and apparatus for removing encapsulating material from a packaged microelectronic device |
US6483044B1 (en) * | 2000-08-23 | 2002-11-19 | Micron Technology, Inc. | Interconnecting substrates for electrical coupling of microelectronic components |
US6979595B1 (en) * | 2000-08-24 | 2005-12-27 | Micron Technology, Inc. | Packaged microelectronic devices with pressure release elements and methods for manufacturing and using such packaged microelectronic devices |
US6838760B1 (en) * | 2000-08-28 | 2005-01-04 | Micron Technology, Inc. | Packaged microelectronic devices with interconnecting units |
DE10116069C2 (de) * | 2001-04-02 | 2003-02-20 | Infineon Technologies Ag | Elektronisches Bauteil mit einem Halbleiterchip und Verfahren zu seiner Herstellung |
JP3651413B2 (ja) | 2001-05-21 | 2005-05-25 | 日立電線株式会社 | 半導体装置用テープキャリア及びそれを用いた半導体装置、半導体装置用テープキャリアの製造方法及び半導体装置の製造方法 |
SG95651A1 (en) * | 2001-05-21 | 2003-04-23 | Micron Technology Inc | Method for encapsulating intermediate conductive elements connecting a semiconductor die to a substrate and semiconductor devices so packaged |
DE10127010B4 (de) * | 2001-06-05 | 2009-01-22 | Infineon Technologies Ag | Elektronisches Bauteil mit einem Halbleiterchip auf einem spannungsreduzierten Substrat |
KR100426608B1 (ko) * | 2001-11-20 | 2004-04-08 | 삼성전자주식회사 | 활성면에 점퍼링 수단이 형성된 센터패드형 집적회로 칩과그 제조 방법 및 그를 이용한 멀티 칩 패키지 |
US6501187B1 (en) * | 2001-11-21 | 2002-12-31 | Nai Hua Yeh | Semiconductor package structure having central leads and method for packaging the same |
US7109588B2 (en) * | 2002-04-04 | 2006-09-19 | Micron Technology, Inc. | Method and apparatus for attaching microelectronic substrates and support members |
US20070197030A1 (en) * | 2002-10-10 | 2007-08-23 | Samsung Electronics Co., Ltd. | Center pad type ic chip with jumpers, method of processing the same and multi chip package |
TW587320B (en) * | 2002-11-22 | 2004-05-11 | Yu-Nung Shen | Semiconductor chip having multi-layer layout and the package method thereof |
US7462936B2 (en) | 2003-10-06 | 2008-12-09 | Tessera, Inc. | Formation of circuitry with modification of feature height |
US7495179B2 (en) * | 2003-10-06 | 2009-02-24 | Tessera, Inc. | Components with posts and pads |
US8641913B2 (en) * | 2003-10-06 | 2014-02-04 | Tessera, Inc. | Fine pitch microcontacts and method for forming thereof |
IL159032A0 (en) * | 2003-11-24 | 2004-05-12 | Safety Quick Light Ltd | Swivellable electric socket-plug combination |
US7709968B2 (en) * | 2003-12-30 | 2010-05-04 | Tessera, Inc. | Micro pin grid array with pin motion isolation |
US8207604B2 (en) * | 2003-12-30 | 2012-06-26 | Tessera, Inc. | Microelectronic package comprising offset conductive posts on compliant layer |
US8278751B2 (en) * | 2005-02-08 | 2012-10-02 | Micron Technology, Inc. | Methods of adhering microfeature workpieces, including a chip, to a support member |
US20060261498A1 (en) * | 2005-05-17 | 2006-11-23 | Micron Technology, Inc. | Methods and apparatuses for encapsulating microelectronic devices |
KR100619469B1 (ko) * | 2005-08-08 | 2006-09-06 | 삼성전자주식회사 | 스페이서를 갖는 보드 온 칩 패키지 및 그를 이용한 적층패키지 |
US7833456B2 (en) * | 2007-02-23 | 2010-11-16 | Micron Technology, Inc. | Systems and methods for compressing an encapsulant adjacent a semiconductor workpiece |
US8558379B2 (en) | 2007-09-28 | 2013-10-15 | Tessera, Inc. | Flip chip interconnection with double post |
US20100044860A1 (en) * | 2008-08-21 | 2010-02-25 | Tessera Interconnect Materials, Inc. | Microelectronic substrate or element having conductive pads and metal posts joined thereto using bond layer |
US8384228B1 (en) * | 2009-04-29 | 2013-02-26 | Triquint Semiconductor, Inc. | Package including wires contacting lead frame edge |
KR101078741B1 (ko) * | 2009-12-31 | 2011-11-02 | 주식회사 하이닉스반도체 | 반도체 패키지 및 이를 갖는 적층 반도체 패키지 |
US8330272B2 (en) | 2010-07-08 | 2012-12-11 | Tessera, Inc. | Microelectronic packages with dual or multiple-etched flip-chip connectors |
US8580607B2 (en) | 2010-07-27 | 2013-11-12 | Tessera, Inc. | Microelectronic packages with nanoparticle joining |
US8853558B2 (en) | 2010-12-10 | 2014-10-07 | Tessera, Inc. | Interconnect structure |
MX2017004137A (es) | 2014-09-30 | 2018-01-26 | Safety Quick Lighting & Fans Corp | Combinacion de un ventilador de techo y un calentador con efectos luminosos. |
CA2985821A1 (en) | 2015-05-12 | 2016-11-17 | Ran Roland Kohen | Smart quick connect device for electrical fixtures |
US10886250B2 (en) | 2015-07-10 | 2021-01-05 | Invensas Corporation | Structures and methods for low temperature bonding using nanoparticles |
US9633971B2 (en) | 2015-07-10 | 2017-04-25 | Invensas Corporation | Structures and methods for low temperature bonding using nanoparticles |
TWI822659B (zh) | 2016-10-27 | 2023-11-21 | 美商艾德亞半導體科技有限責任公司 | 用於低溫接合的結構和方法 |
US10989400B2 (en) | 2017-03-05 | 2021-04-27 | Ran Roland Kohen | Modular smart quick connect device for electrical fixtures |
BR112019018693A2 (pt) | 2017-03-10 | 2020-04-07 | Roland Kohen Ran | dispositivo de conexão rápida para instalações elétricas embutidas |
US10826236B2 (en) | 2017-04-17 | 2020-11-03 | Ran Roland Kohen | Disconnecting and supporting quick release electrical fixtures |
CN110754021A (zh) | 2017-05-01 | 2020-02-04 | 兰·罗兰·科恩 | 在不需要工具的情况下将照明设备连接到杆 |
BR112021016361A2 (pt) | 2019-02-20 | 2021-11-23 | Roland Kohen Ran | Dispositivo de conexão rápida com liberação transversa |
CN110335850B (zh) * | 2019-04-15 | 2021-02-02 | 中国科学院半导体研究所 | 一种光电芯片的封装结构 |
Family Cites Families (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4030309A (en) | 1976-05-18 | 1977-06-21 | Burton Hoster Mason | Work arm system for submergible chamber |
JPS58178529A (ja) * | 1982-04-13 | 1983-10-19 | Mitsubishi Electric Corp | 混成集積回路装置 |
JPS5950538A (ja) | 1982-09-17 | 1984-03-23 | Hitachi Ltd | ウエハ搬送装置 |
GB2138775B (en) | 1983-04-25 | 1987-02-04 | Ruska Instr Corp | Transferring e.g. semi-conductor wafers between carriers |
US4770590A (en) | 1986-05-16 | 1988-09-13 | Silicon Valley Group, Inc. | Method and apparatus for transferring wafers between cassettes and a boat |
JPS6345827A (ja) | 1986-08-13 | 1988-02-26 | Toshiba Corp | テストヘツド部 |
US4735548A (en) | 1987-04-20 | 1988-04-05 | Mecs Corporation | Carrier system for clean room |
DE3716549A1 (de) | 1987-05-17 | 1988-12-08 | Leitz Ernst Gmbh | Handhabungsautomat fuer plattenfoermige objekte |
JP2615078B2 (ja) | 1987-10-03 | 1997-05-28 | ローム株式会社 | ディフェクト検出回路 |
JPH0825151B2 (ja) | 1988-09-16 | 1996-03-13 | 東京応化工業株式会社 | ハンドリングユニット |
US5011366A (en) | 1989-07-31 | 1991-04-30 | Miller Richard F | Ultraclean robotic material transfer method |
US5447409A (en) | 1989-10-20 | 1995-09-05 | Applied Materials, Inc. | Robot assembly |
US5135349A (en) | 1990-05-17 | 1992-08-04 | Cybeq Systems, Inc. | Robotic handling system |
JPH0596478A (ja) | 1991-10-03 | 1993-04-20 | Seiko Seiki Co Ltd | 磁気浮上型搬送装置 |
US5256204A (en) | 1991-12-13 | 1993-10-26 | United Microelectronics Corporation | Single semiconductor water transfer method and manufacturing system |
US5311057A (en) * | 1992-11-27 | 1994-05-10 | Motorola Inc. | Lead-on-chip semiconductor device and method for making the same |
US5468999A (en) * | 1994-05-26 | 1995-11-21 | Motorola, Inc. | Liquid encapsulated ball grid array semiconductor device with fine pitch wire bonding |
JP2679681B2 (ja) * | 1995-04-28 | 1997-11-19 | 日本電気株式会社 | 半導体装置、半導体装置用パッケージ及びその製造方法 |
JP3553195B2 (ja) | 1995-04-28 | 2004-08-11 | 沖電気工業株式会社 | 半導体装置とその製造方法 |
US5674785A (en) * | 1995-11-27 | 1997-10-07 | Micron Technology, Inc. | Method of producing a single piece package for semiconductor die |
JP2891665B2 (ja) * | 1996-03-22 | 1999-05-17 | 株式会社日立製作所 | 半導体集積回路装置およびその製造方法 |
US6667560B2 (en) | 1996-05-29 | 2003-12-23 | Texas Instruments Incorporated | Board on chip ball grid array |
US5811879A (en) * | 1996-06-26 | 1998-09-22 | Micron Technology, Inc. | Stacked leads-over-chip multi-chip module |
KR19980020726A (ko) * | 1996-09-11 | 1998-06-25 | 김광호 | 칩 스케일의 볼 그리드 어레이 패키지 및 그의 제조 방법 |
AU7082798A (en) * | 1997-04-30 | 1998-11-24 | Hitachi Chemical Company, Ltd. | Board for mounting semiconductor element, method for manufacturing the same, andsemiconductor device |
JP3639088B2 (ja) * | 1997-06-06 | 2005-04-13 | 株式会社ルネサステクノロジ | 半導体装置及び配線テープ |
KR100211421B1 (ko) * | 1997-06-18 | 1999-08-02 | 윤종용 | 중앙부가 관통된 플렉서블 회로기판을 사용한 반도체 칩 패키지 |
JPH1140694A (ja) * | 1997-07-16 | 1999-02-12 | Oki Electric Ind Co Ltd | 半導体パッケージおよび半導体装置とその製造方法 |
US6890796B1 (en) * | 1997-07-16 | 2005-05-10 | Oki Electric Industry Co., Ltd. | Method of manufacturing a semiconductor package having semiconductor decice mounted thereon and elongate opening through which electodes and patterns are connected |
JP2001237348A (ja) * | 2000-02-23 | 2001-08-31 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP2002033441A (ja) * | 2000-07-14 | 2002-01-31 | Mitsubishi Electric Corp | 半導体装置 |
-
1997
- 1997-07-16 JP JP9190818A patent/JPH1140694A/ja active Pending
-
1998
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Cited By (1)
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KR101493701B1 (ko) | 2008-09-18 | 2015-02-16 | 삼성전자주식회사 | 패키지 기판, 패키지 기판을 갖는 반도체 패키지, 및 반도체 패키지의 제조 방법 |
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