JP3651413B2 - 半導体装置用テープキャリア及びそれを用いた半導体装置、半導体装置用テープキャリアの製造方法及び半導体装置の製造方法 - Google Patents

半導体装置用テープキャリア及びそれを用いた半導体装置、半導体装置用テープキャリアの製造方法及び半導体装置の製造方法 Download PDF

Info

Publication number
JP3651413B2
JP3651413B2 JP2001151110A JP2001151110A JP3651413B2 JP 3651413 B2 JP3651413 B2 JP 3651413B2 JP 2001151110 A JP2001151110 A JP 2001151110A JP 2001151110 A JP2001151110 A JP 2001151110A JP 3651413 B2 JP3651413 B2 JP 3651413B2
Authority
JP
Japan
Prior art keywords
solder ball
semiconductor device
insulating film
window hole
tape
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001151110A
Other languages
English (en)
Other versions
JP2002343902A (ja
Inventor
明史 樋口
豊張 小泉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Cable Ltd
Original Assignee
Hitachi Cable Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Cable Ltd filed Critical Hitachi Cable Ltd
Priority to JP2001151110A priority Critical patent/JP3651413B2/ja
Priority to US10/000,791 priority patent/US6818989B2/en
Priority to KR1020010077195A priority patent/KR100780829B1/ko
Publication of JP2002343902A publication Critical patent/JP2002343902A/ja
Application granted granted Critical
Publication of JP3651413B2 publication Critical patent/JP3651413B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Description

【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩチップと外部端子間のインタポーザとしてＴＡＢテープ等を用いたＢＧＡ（Ball Grid Array）型テープキャリア及び半導体装置に関するものであり、詳しくは配線パターンの設けられている面側に、フォトソルダーレジスト（ＰＳＲ）の絶縁皮膜を、半田ボール用のビアホール（ＰＳＲビア）を残して設けた、いわゆるＰＳＲビアタイプのＢＧＡ型テープキャリア及び半導体装置に関するものである。
【０００２】
【従来の技術】
近年、半導体装置を用いる各種の機器では、特に携帯機器や移動体機器を中心にそのサイズの小型軽量化が進められている。したがって、これら機器に使用される半導体装置についても、その小型・薄型化が要望されている。この要望に対して、近時、チップサイズパッケージ（Chip Size Package；以下、ＣＳＰと略称する）と称される、半導体素子とほぼ同一の大きさをもつパッケージが提案され、これを用いた半導体装置の製品化が実施されている。
【０００３】
従来、このようなＣＳＰ半導体装置の種類としては、ＬＳＩチップと外部端子間のインタポーザとして、セラミック配線基板（Ceramics）を用いたもの（ＣＣＳＰ）や、ＴＡＢ（Tape Automated Bonding）やＴＣＰ（Tape Carrier Package）と同様のフレキシブル配線基板を用いたもの（ＴＣＳＰ）等が知られている。
【０００４】
これらの代表例として、図８に、インタポーザとしてＴＡＢテープを使用したＢＧＡ（Ball Grid Array）型半導体装置を示す。これは、絶縁フィルムから成るテープ基材２の配線パターン４の設けられている面側に、フォトソルダーレジスト（ＰＳＲ）から成る絶縁皮膜５を、半田ボール用開口部（ＰＳＲビア）１３を残すようにして設けた、いわゆるＰＳＲビアタイプのＢＧＡ型半導体装置である。
【０００５】
即ち、図８は本発明の特に対象となる、従来の半導体装置を断面で示したもので、半導体装置に使用されるＴＡＢテープ（テープキャリア）１は、ポリイミド等の樹脂製絶縁フィルムから成るテープ基材２の片面に、接着剤３を介して接着された銅箔をフォトエッチングすることにより形成された配線パターン（配線層）４と、この配線パターン４上に印刷により形成された感光性樹脂を、露光、現像を経てパターニングされた絶縁皮膜（ＰＳＲ層）５から構成されている。配線パターン４には、その一端部に半導体接続用のボンディングパッド９が形成され、他端部又は中途部に半田ボール取り付け用パッド３０が形成される。また絶縁皮膜５は、半田ボール取り付け用パッド３０の領域の配線パターン面上に、半田ボール用開口部１３を残すように形成される。
【０００６】
そして、このＴＡＢテープ１を用いて図８に示す半導体装置を製造する場合は、上記テープ基材２の配線パターン４の設けられていない面（反対面）に、接着剤６を介して半導体チップ７を貼り付け、半導体チップ７の素子電極８と半導体素子搭載用配線テープの配線パターン４の一部であるボンディングパッド９とを金ワイヤから成るボンディングワイヤ１０にて電気的に接続する。
【０００７】
次に、このワイヤボンディングによる接続部、つまりボンディングリードの部分を封止樹脂１１により封止した後、リフロー処理により形成された半田ボール１２を、半田ボール用開口部１３に格子状に配設し、半田ボール取り付け用パッド３０に半田ボール１２を取り付ける。
【０００８】
この半導体装置によれば、半導体チップ７の素子形成面を載せるテープ基材面と反対の側の面に配線パターンたる配線パターン４を設けているので、半導体チップ７の素子電極８と配線パターン４とをウインドウホール１８内を通るボンディングワイヤ１０で接合することが可能となる。したがって半導体チップ７の外周側を回すことなくボンディングワイヤ１０を配設することができ、これによりボンディングワイヤ１０の配線スペースを半導体チップ７の外周側に確保する必要がなくなることから、装置全体の小型・薄型化を図ることができる。また、ワイヤ接合を行えることから、ボンディングワイヤ１０によって半導体素子と基板との間の熱膨張率の差を吸収することができ、これにより高価なセラミックス基板でなく安価な樹脂基板を使用することが可能となる等の利点が得られる。
【０００９】
【発明が解決しようとする課題】
しかしながら、ボンディングリードの部分を封止樹脂により封止する時に、当該封止樹脂がＰＳＲパターン上を伝わり、半田ボール用開口部（ＰＳＲビア）まで流れてしまう現象が発生し、これにより、半田ボールが欠落する不良が発生することが分かった。すなわち、図８に示す半導体装置では、封止樹脂１１がＰＳＲ層上を流れ出し、開口部１３を汚染するという問題点がある。
【００１０】
この問題の解決策としては、例えば図９のような改良を施すことが考えられる。すなわち、図９ではボンディングパッド９と半田ボール用開口部（ＰＳＲビア）１３との間に、最大３本の独立した溝１４を形成し、これにより封止樹脂の半田ボール用開口部１３への流れ込みを阻止する。尚、溝１４が下地の配線パターン（配線層）４に達した場合、配線パターン４が外気に触れ半導体装置の長期使用による腐食が懸念されることから、溝１４の底部には絶縁皮膜５のＰＳＲ層を残す必要がある。
【００１１】
しかし、図９に示す独立した溝１４では、溝と溝の間の感光性樹脂部分に、強度を保つ為にある程度の幅が必要であり、これにより溝１４自体の幅が制限されてしまう。よって上記図９の溝形状では、封止樹脂１１を堰き止める効果が不十分であり、製造歩留まりを低下させる恐れがあった。
【００１２】
そこで、本発明の目的は、上記課題を解決し、溝による封止樹脂の堰き止め効果を向上させ、半導体装置用テープキャリア及びそれを用いた半導体装置の生産性を向上させることにある。但し、堰き止めの目的で形成される溝は、下地配線層の露出の無い形状にする必要がある。
【００１３】
【課題を解決するための手段】
上記目的を達成するため、本発明では、ＰＳＲ溝の幅を広く形成することで、更にはその底面を粗化された状態に形成することで、堰き止め効果向上を狙うものであり、具体的には次のように構成するものである。
【００１４】
請求項１の発明に係る半導体装置用テープキャリアは、樹脂製絶縁フィルムから成り、その中央にウインドウホールを有するテープ基材と、前記テープ基材の一方の面に形成され、その一端部にボンディングパッドを有し、その他端部又は中途部に半田ボール取り付け用パッドを有する配線パターンと、前記半田ボール取り付け用パッドの領域の配線パターン面上に、半田ボール用開口部を残して設けられた感光性樹脂からなる絶縁皮膜とからなり、前記ウインドウホールの周辺に前記ボンディングパッドが位置する半導体装置用テープキャリアにおいて、前記ウインドウホールとその最寄りの半田ボール用開口部との間に存在する絶縁皮膜を露光および現像して前記絶縁皮膜の厚さを薄くすることにより形成した帯状の溝を有することを特徴とする。
【００１５】
本発明によれば、半田ボール用開口部への封止樹脂の流れ込みを阻止する溝を、ウインドウホールに沿った平たい断面形状の帯状の溝の形で、絶縁皮膜の表面に設けているため、図９のように３条の細い溝として設ける場合に較べ、より効果的に半田ボール用開口部への封止樹脂の流れ込みを阻止することができる。
【００１６】
請求項２の発明は、請求項１記載の半導体装置用テープキャリアにおいて、前記帯状の溝はその底面が粗化されていることを特徴とする。
【００１７】
この特徴によれば、帯状の溝はその底面が粗化されていることから、溝の底面が平滑な場合に較べ、より効果的に半田ボール用開口部への封止樹脂の流れ込みを阻止することができる。
【００１８】
請求項３の発明は、請求項１又は２記載の半導体装置用テープキャリアにおいて、前記絶縁皮膜が感光性樹脂層から成り、前記帯状の溝が、この感光性樹脂層に対する露光工程において、微小な遮光部分を一定間隔に配置したマスクを用い、その微小な遮光部分に則した形状で感光性樹脂層を硬化させ、現像工程で硬化していない感光性樹脂を取り除くことにより形成されていることを特徴とする。
【００２０】
請求項４の発明は、請求項１〜３のいずれかに記載の半導体装置用テープキャリアにおいて、前記絶縁皮膜は感光性樹脂を印刷又は霧状散布或いはディップすることにより形成されていることを特徴とする。
【００２１】
請求項５の発明に係る半導体装置は、樹脂製絶縁フィルムから成り、その中央にウインドウホールを有するテープ基材と、前記テープ基材の一方の面に形成され、その一端部にボンディングパッドを有し、その他端部又は中途部に半田ボール取り付け用パッドを有する配線パターンと、前記半田ボール取り付け用パッドの領域の配線パターン面上に、半田ボール用開口部を残して設けられた感光性樹脂からなる絶縁皮膜とからなり、前記ウインドウホールの周辺に前記ボンディングパッドが位置し、前記ウインドウホールとその最寄りの半田ボール用開口部との間に存在する絶縁皮膜を露光および現像して前記絶縁皮膜の厚さを薄くすることにより形成した帯状の溝を有する半導体装置用テープキャリアを用い、前記半導体装置用テープキャリアの前記テープ基材の他方の面に搭載された半導体チップと、半導体チップの素子電極と前記ボンディングパッドとを電気的に接続するボンディングワイヤと、この接続部を封止した封止樹脂と、前記半田ボール取り付け用パッド取り付けた半田ボールとを備えたことを特徴とする。
【００２２】
本発明においては、絶縁皮膜の表面に、半田ボール用開口部への封止樹脂の流れ込みを阻止する溝部が平たい断面形状の帯状の溝として設けられているので、ワイヤボンディングに用いたウインドウホールに封止樹脂を注入して封止する際、その封止樹脂がウインドウホール側から半田ボール取り付けパッドの存在する半田ボール用開口部へ流れ込もうとする事態となった場合でも、先に上記帯状の溝に流れ込み、且つ当該溝は平たい断面の帯状で断面積が大きいことから、半田ボール用開口部への流れ込みが上記帯状の溝で効果的に阻止される。これにより半田ボール取り付けパッドが露出した状態に維持されることになり、半田ボール取り付けパッドに取り付けた半田ボールが欠落するという不良の発生を防止することができる。
【００２３】
【発明の実施の形態】
以下、本発明を図示の実施形態に基づいて説明する。
（実施形態１）
図１は、ＬＳＩチップと外部端子間のインタポーザとしてＴＡＢテープを用いた第１の実施形態に係るＢＧＡ型半導体装置の断面図であり、図２は図１のＡ−Ａ’部の断面拡大図である。
【００２４】
図１及び図２に示すＢＧＡ型半導体装置は、インタポーザとして次のように構成したＴＡＢテープを用いて構成されている。
【００２５】
即ち、図示の半導体装置に使用されるＴＡＢテープ１は、ポリイミド樹脂製絶縁フィルムから成るテープ基材２の片面に接着剤４によって金属箔たる銅箔を接着し、この銅箔をフォトエッチングすることにより形成した配線パターン４を有し、その配線パターン４の一端部には、半導体接続用のボンディングパッド９が形成され、また他端部又は中途部には、半田ボール取り付け用パッド３０が形成されている。また、半田ボール取り付け用パッド３０の領域の配線パターン面上には、印刷により形成したフォトソルダーレジスト（ＰＳＲ）から成る絶縁皮膜５が、上記半田ボール取り付け用パッド３０と対応する半田ボール用開口部１３を残す所定のパターン（ＰＳＲパターン）にて設けられている。この絶縁皮膜５が覆っているのは半田ボール取り付け用パッド３０の領域の配線パターン面であり、ボンディングパッド９の部分及びそれより内側の部分は覆っておらず、従ってボンディングパッド９は半田ボール取り付け用パッド３０と同様に露出された状態になっている。
【００２６】
このＴＡＢテープ１には、更に、ウインドウホール１８とその最寄りの半田ボール用開口部１３との間に存在する絶縁皮膜５の表面に、ウインドウホール１８に沿って平たい断面形状の帯状の溝２０が設けられており、これにより半田ボール用開口部への封止樹脂の流れ込みを阻止する構造となっている。従って、上記絶縁皮膜５における所定パターンの厚味は、ボンディングパッド９と半田ボール用開口部１３との間で部分的に薄く構成されている。この帯状の溝２０は、その底面２１が粗化されている。本実施形態では、溝２０はウインドウホール１８の両側に平行に直線状に設けられている。
【００２７】
上記帯状の溝２０は、感光性樹脂層から成る上記絶縁皮膜５に対する露光工程において、微小な遮光部分を一定間隔に配置したマスクを用い、その微小な遮光部分に則した形状で感光性樹脂層を硬化させ、現像工程で硬化していない感光性樹脂を取り除くことにより形成されている。
【００２８】
図３に、この帯状のＰＳＲ溝２０を形成するＰＳＲ工程を示す。まず、図３（ａ）に示す絶縁フィルム製のテープ基材２上に接着剤３を介して配置された配線パターン４上に、図３（ｂ）に示す如く絶縁皮膜５となる感光性樹脂が印刷される。
【００２９】
次いで、溝部２０（ＰＳＲ溝）を形成する露光工程においては、図３（ｃ）に示すように、露光光１９の透過する部分（透光部）１５ａと遮蔽される部分（遮光部）１５ｂを有する露光マスク１５を用意する。そして、露光マスク１５の上方から露光光１９を絶縁皮膜５のフォトソルダーレジストに当て、感光性樹脂を露光すると、露光光１９が透過し露光された部分の感光性樹脂部分５ａ（斜線を施してない部分：露光部分）については硬化され、反対に遮光された部分の感光性樹脂部分５ｂ（斜線を施した部分：非露光部分）は硬化しない。そこで、図３（ｄ）に示す現像工程において、この硬化していない感光性樹脂部分５ｂ（非露光部分）を除去すると、平たい断面形状の帯状の溝２０の基本形状が得られる。
【００３０】
さらに本発明では、図３（ｃ）の露光工程において、上記溝２０に対応する遮光部１５ｂの構成については、露光マスク１５中に、微細な透光部分ａと遮光部分ｂを一定間隔で溝２０の幅方向に繰り返し設けた反復微細遮光パターン部１６として形成しておく。そして、この反復微細遮光パターン部１６を有する露光マスク１５を用い、その上方より露光光１９ａを照射することにより、反復微細遮光パターン部１６の遮光部分ｂに相当する感光性樹脂を微細に硬化させ、底面２１が粗化された状態のＰＳＲ溝２０が形成される。ここで上記溝２０に対応する遮光部１５ｂを構成する微細な遮光部分ｂは、一定間隔で２０本前後配置されていることが好ましい。露光光１９のうち、下地の銅箔（配線パターン４）や接着剤３の層に反射する露光光により、底面２１のみが硬化するハーフ露光された状態となり、これにより底面２１が粗化された平たい断面形状のＰＳＲの溝２０が形成される。
【００３１】
次に、上記テープ基材２、接着剤４、配線パターン４、絶縁皮膜５及び溝２０から成るＴＡＢテープ１に、或いは更に半導体チップ搭載用の接着剤６を設けたＴＡＢテープ１に対して、半導体素子とワイヤボンディングを行うための接続用ウインドウホール１８が打ち抜きにより形成され、以てＢＧＡ型インターポーザとしてのＴＡＢテープ１が完成される。このウインドウホール１８を中心としてみた場合、ＴＡＢテープ１は、そのテープ基材２の片面上に、半導体チップ７とワイヤボンディングを行うための接続用のウインドウホール予定部を定め、このウインドウホール予定部の両側に金属箔で配線パターン４を形成し、この各配線パターン４のウインドウホール予定部に近い側の一端部に半導体接続用のボンディングパッド９を形成するとともに、他端部又は中途部に半田ボール取り付け用パッド３０を形成し、半田ボール取り付け用パッド３０の領域の配線パターン面上に絶縁皮膜５を形成した構造となる。
【００３２】
次に、上記インターポーザを用いて半導体装置を組み立てる。この実施形態の半導体装置の場合、銅箔パターンの存在しないテープ基材２上に半導体チップ７をエラストマ系接着剤６にて貼り付けてあり、ウインドウホール１８を介してボンディングパッド４と半導体チップ７の電極８とを金ワイヤから成るボンディングワイヤ１０でワイヤボンディングして電気的に接続し、それらの接続部を封止樹脂１１で封止し、さらに半田ボール取り付けパッド３０に、リフロー処理により形成された半田ボール１２を取り付けて、アレイ状に配設し、ＢＧＡ型半導体装置を作成した。
【００３３】
上記ワイヤボンディングによる接続部の封止処理は、封止樹脂１１をウインドウホール１８に注入することで行う。その際、ボンディングパッド９と半田ボール用開口部１３との間における絶縁皮膜５の表面には、ウインドウホールに沿って、半田ボール用開口部１３への封止樹脂１１の流れ込みを阻止する平たい断面形状の帯状の溝２０を設けているため、ウインドウホール１８に注入した封止樹脂１１がウインドウホール１８側から半田ボール用開口部１３へ流れ込もうとした場合でも、先に溝部２０に流れ込むため、半田ボール用開口部１３への流れ込みが上記溝部２０で阻止される。この溝２０は、平たい断面形状の帯状の溝として形成されているため、その流れ込み阻止の能力は、図９のように３条の細い溝１４を設けた場合よりも大きい。従って、より効果的に半田ボール用開口部１３への封止樹脂１１の流れ込みを阻止することができる。このため半田ボール用開口部１３の底部に存在する半田ボール取り付けパッド３０が封止樹脂１１で覆われてしまうことがなくなり、常に露出した状態に維持されることから、これに取り付けた半田ボール１２が欠落するという不良の発生が防止される。
【００３４】
＜他の実施形態、変形例＞
（実施形態２）
上記実施形態１では、平たい断面形状の帯状のＰＳＲ溝２０を、ウインドウホール１８の樹脂封止部と半田ボール搭載部である半田ボール用開口部１３との間に、それぞれ１本づつ配設したが、複数本配設することもできる。図４に、ＰＳＲ溝２０を、樹脂封止部と半田ボール搭載部の間に２数本づつ配設した構成例を、また図５にその２つのＰＳＲ溝２０を形成する製造工程を示す。
（実施形態３）
図６は、底面２１が粗化された上記ＰＳＲ溝２０における半田ボール用開口部１３側の側縁を、半田ボール搭載部に沿った波状に形成し、封止樹脂１１が溝２０に沿って半田ボール間に流れるようにした構成例を示す。
（実施形態４）
本実施形態では、ＰＳＲ溝２０の形成は、露光光を部分的に遮光し、硬化していないＰＳＲを現像で取り除くことで形成しているが、機械的に溝を形成する方法や、薬品による化学的な方法で形成しても良い。例えば、図７に示すように、切り刃１７を用いて溝２０を形成することもできる。
（実施形態５）
本実施形態では、絶縁皮膜５を形成する方法として、感光性樹脂を印刷により塗布しているが、スプレーによる霧状の液体を散布する方法や、樹脂の入った層に塗布部を漬ける方法で行っても良い。
【００３５】
【発明の効果】
以上説明したように本発明によれば、ＰＳＲ溝による封止樹脂を堰き止める効果が向上し、半田ボール搭載部の汚染が防止されることにより、半導体装置組み立ての歩留まりが向上し、生産性を改善することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＰＳＲ溝パターンを有する半導体装置の斜視図である。
【図２】図１の半導体装置のＡ−Ａ′線に沿った断面図である。
【図３】本発明のＰＳＲ溝を形成するＰＳＲ工程を示す断面図である。
【図４】本発明の第２の実施形態を示したもので、ＰＳＲ溝を複数有する半導体装置の断面図である。
【図５】図４のＰＳＲ溝を複数形成するＰＳＲ工程における露光工程を示す断面図である。
【図６】本発明の第３の実施形態を示したもので、ＰＳＲ溝が半田ボール搭載部に沿って波状に形成された実施形態の上面図を示す。
【図７】本発明の第４の実施形態を示したもので、ＰＳＲ溝を切り刃で機械的に形成する方法の模式図である。
【図８】従来の、ＰＳＲ層に溝が形成されていない半導体装置の断面図である。
【図９】図８の半導体装置を改良し、ＰＳＲ層に独立した３本の溝を形成した半導体装置の断面図である。
【符号の説明】
１ ＴＡＢテープ（テープキャリア）
２ テープ基材
３ 接着剤
４ 配線パターン（配線層）
５ 絶縁皮膜（ＰＳＲ層）
７ 半導体チップ
１１ 封止樹脂
１２ 半田ボール
１３ 半田ボール用開口部（ＰＳＲビア）
１５ 露光マスク
１６ 反復微細遮光パターン部
１７ 切り刃
１８ ウインドウホール
２０ 溝
２１ 底面
３０ 半田ボール取り付け用パッド

Claims (12)

  1. 樹脂製絶縁フィルムから成り、その中央にウインドウホールを有するテープ基材と、
    前記テープ基材の一方の面に形成され、その一端部にボンディングパッドを有し、その他端部又は中途部に半田ボール取り付け用パッドを有する配線パターンと、
    前記半田ボール取り付け用パッドの領域の配線パターン面上に、半田ボール用開口部を残して設けられた感光性樹脂からなる絶縁皮膜とからなり、
    前記ウインドウホールの周辺に前記ボンディングパッドが位置する半導体装置用テープキャリアにおいて、
    前記ウインドウホールとその最寄りの半田ボール用開口部との間に存在する絶縁皮膜を露光および現像して前記絶縁皮膜の厚さを薄くすることにより形成した帯状の溝を有することを特徴とする半導体装置用テープキャリア。
  2. 請求項１記載の半導体装置用テープキャリアにおいて、前記帯状の溝はその底面が粗化されていることを特徴とする半導体装置用テープキャリア。
  3. 請求項１又は２記載の半導体装置用テープキャリアにおいて、前記帯状の溝が、この感光性樹脂層に対する露光工程において、微小な遮光部分を一定間隔に配置したマスクを用い、その微小な遮光部分に則した形状で感光性樹脂層を硬化させ、現像工程で硬化していない感光性樹脂を取り除くことにより形成されていることを特徴とする半導体装置用テープキャリア。
  4. 請求項１〜３のいずれかに記載の半導体装置用テープキャリアにおいて、前記絶縁皮膜は感光性樹脂を印刷又は霧状散布或いはディップすることにより形成されていることを特徴とする半導体装置用テープキャリア。
  5. 樹脂製絶縁フィルムから成り、その中央にウインドウホールを有するテープ基材と、前記テープ基材の一方の面に形成され、その一端部にボンディングパッドを有し、その他端部又は中途部に半田ボール取り付け用パッドを有する配線パターンと、前記半田ボール取り付け用パッドの領域の配線パターン面上に、半田ボール用開口部を残して設けられた感光性樹脂からなる絶縁皮膜とからなり、前記ウインドウホールの周辺に前記ボンディングパッドが位置し、前記ウインドウホールとその最寄りの半田ボール用開口部との間に存在する絶縁皮膜を露光および現像して前記絶縁皮膜の厚さを薄くすることにより形成した帯状の溝を有する半導体装置用テープキャリアを用い、
    前記半導体装置用テープキャリアの前記テープ基材の他方の面に搭載された半導体チップと、半導体チップの素子電極と前記ボンディングパッドとを電気的に接続するボンディングワイヤと、この接続部を封止した封止樹脂と、前記半田ボール取り付け用パッド取り付けた半田ボールとを備えたことを特徴とする半導体装置。
  6. 樹脂製絶縁フィルムからなるテープ基材の一方の面に銅箔を接着し、
    前記テープ基材上にウインドウホール予定部を定め、このウインドウホール予定部の両側に、前記銅箔をエッチングすることにより、前記ウインドウホール予定部に近い側の一端部にボンディングパッドを有し、その他端部又は中途部に半田ボール取り付け用パッドを有する配線パターンを形成し、
    前記半田ボール取り付け用パッドの領域の配線パターン面上に、感光性樹脂からなる絶縁皮膜を形成し、
    前記絶縁皮膜を露光し現像することにより、前記絶縁皮膜に前記半田ボール取り付け用パットを露出する半田ボール用開口部を設け、
    前記テープ基材の前記ウインドウホール予定部を打抜くことによりウインドウホールを形成する半導体装置用テープキャリアの製造方法において、
    前記絶縁皮膜を露光し現像することにより前記絶縁皮膜に前記半田ボール取り付け用パットを露出する半田ボール用開口部を設けると同時に、前記ウインドウホール予定部とその最寄りの半田ボール用開口部との間に存在する前記絶縁皮膜を露光し現像することにより、前記絶縁皮膜の厚さを薄くした帯状の溝を形成することを特徴とする半導体装置用テープキャリアの製造方法。
  7. 請求項６記載の半導体装置用テープキャリアの製造方法において、
    前記絶縁皮膜を露光し現像する工程は、露光マスクを用いて行われ、前記露光マスクは、前記ウインドウホール予定部とその最寄りの半田ボール用開口部との間の領域に対応した位置に、微細な透光部分と遮光部分を一定間隔で繰り返し設けた反復微細遮光パターン部を備えたものであることを特徴とする半導体装置用テープキャリアの製造方法。
  8. 請求項６又は７記載の半導体装置用テープキャリアの製造方法において、
    前記帯状の溝はその底面が粗化されていることを特徴とする半導体装置用テープキャリアの製造方法。
  9. 請求項６〜８のいずれかに記載の半導体装置用テープキャリアの製造方法において、前記絶縁皮膜は感光性樹脂を印刷又は霧状散布或いはディップすることにより形成されていることを特徴とする半導体装置用テープキャリアの製造方法。
  10. 樹脂製絶縁フィルムからなるテープ基材の一方の面に銅箔を接着し、
    前記テープ基材上にウインドウホール予定部を定め、このウインドウホール予定部の両側に、前記銅箔をエッチングすることにより、前記ウインドウホール予定部に近い側の一端部にボンディングパッドを有し、その他端部又は中途部に半田ボール取り付け用パッドを有する配線パターンを形成し、
    前記半田ボール取り付け用パッドの領域の配線パターン面上に、感光性樹脂からなる絶縁皮膜を形成し、
    前記絶縁皮膜を露光し現像することにより、前記絶縁皮膜に前記半田ボール取り付け用パットを露出する半田ボール用開口部を設け、
    前記テープ基材の前記ウインドウホール予定部を打抜くことによりウインドウホールを形成し、
    前記半導体装置用キャリアテープの前記テープ基材の他方の面に、
    半導体チップを搭載し、その半導体チップの素子電極と前記ボンディングパッドとをボンディングワイヤにて電気的に接続し、この接続部を封止樹脂により封止した後、前記半田ボール用開口部の前記半田ボール取り付け用パッドに半田ボールを取り付けた半導体装置の製造方法において、
    前記絶縁皮膜を露光し現像することにより前記絶縁皮膜に前記半田ボール取り付け用パットを露出する半田ボール用開口部を設けると同時に、前記ウインドウホール予定部とその最寄りの半田ボール用開口部との間に存在する前記絶縁皮膜を露光し現像することにより、前記絶縁皮膜の厚さを薄くした帯状の溝を形成することを特徴とする半導体装置の製造方法。
  11. 請求項１０記載の半導体装置の製造方法において、
    前記絶縁皮膜を露光し現像する工程は、露光マスクを用いて行われ、前記露光マスクは、前記ウインドウホール予定部とその最寄りの半田ボール用開口部との間の領域に対応した位置に、微細な透光部分と遮光部分を一定間隔で繰り返し設けた反復微細遮光パターン部を備えたものであることを特徴とする半導体装置の製造方法。
  12. 請求項１０又は１１記載の半導体装置の製造方法において、
    前記帯状の溝はその底面が粗化されていることを特徴とする半導体装置の製造方法。
JP2001151110A 2001-05-21 2001-05-21 半導体装置用テープキャリア及びそれを用いた半導体装置、半導体装置用テープキャリアの製造方法及び半導体装置の製造方法 Expired - Fee Related JP3651413B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2001151110A JP3651413B2 (ja) 2001-05-21 2001-05-21 半導体装置用テープキャリア及びそれを用いた半導体装置、半導体装置用テープキャリアの製造方法及び半導体装置の製造方法
US10/000,791 US6818989B2 (en) 2001-05-21 2001-12-04 BGA type semiconductor device, tape carrier for semiconductor device, and semiconductor device using said tape carrier
KR1020010077195A KR100780829B1 (ko) 2001-05-21 2001-12-07 반도체 장치용 테이프 캐리어 및 그것을 이용한 반도체 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001151110A JP3651413B2 (ja) 2001-05-21 2001-05-21 半導体装置用テープキャリア及びそれを用いた半導体装置、半導体装置用テープキャリアの製造方法及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2002343902A JP2002343902A (ja) 2002-11-29
JP3651413B2 true JP3651413B2 (ja) 2005-05-25

Family

ID=18996018

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001151110A Expired - Fee Related JP3651413B2 (ja) 2001-05-21 2001-05-21 半導体装置用テープキャリア及びそれを用いた半導体装置、半導体装置用テープキャリアの製造方法及び半導体装置の製造方法

Country Status (3)

Country Link
US (1) US6818989B2 (ja)
JP (1) JP3651413B2 (ja)
KR (1) KR100780829B1 (ja)

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10297755T5 (de) * 2002-06-19 2005-09-01 United Test And Assembly Center (S) Pte Ltd. Konfektionierung einer Mikrochip-Vorrichtung
US7323772B2 (en) * 2002-08-28 2008-01-29 Micron Technology, Inc. Ball grid array structures and tape-based method of manufacturing same
DE10243637B4 (de) * 2002-09-19 2007-04-26 Ruwel Ag Leiterplatte mit mindestens einem starren und mindestens einem flexiblen Bereich sowie Verfahren zur Herstellung von starr-flexiblen Leiterplatten
US20070197030A1 (en) * 2002-10-10 2007-08-23 Samsung Electronics Co., Ltd. Center pad type ic chip with jumpers, method of processing the same and multi chip package
KR100517075B1 (ko) 2003-08-11 2005-09-26 삼성전자주식회사 반도체 소자 제조 방법
TWI225701B (en) * 2003-09-17 2004-12-21 Advanced Semiconductor Eng Process for forming bumps in adhesive layer in wafer level package
JP2006073825A (ja) * 2004-09-02 2006-03-16 Toshiba Corp 半導体装置及びその実装方法
DE102005003390B4 (de) * 2005-01-24 2007-09-13 Qimonda Ag Substrat für ein FBGA-Halbleiterbauelement
JP2006295019A (ja) * 2005-04-14 2006-10-26 Fujitsu Ltd 電子部品を基板に取り付け及び取り外す加熱装置
JP4535969B2 (ja) * 2005-08-24 2010-09-01 新光電気工業株式会社 半導体装置
JP2007067272A (ja) * 2005-09-01 2007-03-15 Nitto Denko Corp Ｔａｂ用テープキャリアおよびその製造方法
KR100711966B1 (ko) * 2005-10-07 2007-05-02 삼성전기주식회사 패키지 기판, 반도체 패키지 및 반도체 패키지 제작방법
US20070278671A1 (en) * 2006-06-02 2007-12-06 Powertech Technology Inc. Ball grind array package structure
KR100891516B1 (ko) * 2006-08-31 2009-04-06 주식회사 하이닉스반도체 적층 가능한 에프비지에이 타입 반도체 패키지와 이를이용한 적층 패키지
US7901989B2 (en) * 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US7829438B2 (en) * 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US8513789B2 (en) * 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US7759166B2 (en) * 2006-10-17 2010-07-20 Tessera, Inc. Microelectronic packages fabricated at the wafer level and methods therefor
TWI338353B (en) * 2006-11-06 2011-03-01 Advanced Semiconductor Eng Package structure and subtrate board thereof
US7952195B2 (en) * 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
WO2009017758A2 (en) * 2007-07-27 2009-02-05 Tessera, Inc. Reconstituted wafer stack packaging with after-applied pad extensions
JP5645662B2 (ja) 2007-08-03 2014-12-24 テッセラ，インコーポレイテッド 積層型マイクロエレクトロニクスアセンブリを製造する方法及び積層型マイクロエレクトロニクスユニット
US8043895B2 (en) 2007-08-09 2011-10-25 Tessera, Inc. Method of fabricating stacked assembly including plurality of stacked microelectronic elements
US7919868B2 (en) * 2007-08-15 2011-04-05 Qimonda Ag Carrier substrate and integrated circuit
US8680662B2 (en) * 2008-06-16 2014-03-25 Tessera, Inc. Wafer level edge stacking
US8466542B2 (en) * 2009-03-13 2013-06-18 Tessera, Inc. Stacked microelectronic assemblies having vias extending through bond pads
US20100289132A1 (en) * 2009-05-13 2010-11-18 Shih-Fu Huang Substrate having embedded single patterned metal layer, and package applied with the same, and methods of manufacturing of the substrate and package
US8367473B2 (en) * 2009-05-13 2013-02-05 Advanced Semiconductor Engineering, Inc. Substrate having single patterned metal layer exposing patterned dielectric layer, chip package structure including the substrate, and manufacturing methods thereof
US8288869B2 (en) * 2009-05-13 2012-10-16 Advanced Semiconductor Engineering, Inc. Semiconductor package with substrate having single metal layer and manufacturing methods thereof
TW201041105A (en) * 2009-05-13 2010-11-16 Advanced Semiconductor Eng Substrate having single patterned metal layer, and package applied with the same, and methods of manufacturing the substrate and package
JP2011014871A (ja) * 2009-06-01 2011-01-20 Elpida Memory Inc 半導体装置
TWI425603B (zh) * 2009-09-08 2014-02-01 Advanced Semiconductor Eng 晶片封裝體
KR101614856B1 (ko) * 2009-10-12 2016-04-22 삼성전자주식회사 반도체 칩의 실장 기판, 이를 갖는 반도체 패키지 및 반도체 패키지의 제조 방법
US8786062B2 (en) * 2009-10-14 2014-07-22 Advanced Semiconductor Engineering, Inc. Semiconductor package and process for fabricating same
US20110084372A1 (en) 2009-10-14 2011-04-14 Advanced Semiconductor Engineering, Inc. Package carrier, semiconductor package, and process for fabricating same
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
KR101099688B1 (ko) 2010-01-29 2011-12-28 삼성전기주식회사 단층 보드온칩 패키지 기판 및 그 제조방법
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
WO2012132880A1 (ja) * 2011-03-25 2012-10-04 株式会社村田製作所 セラミック多層基板
KR101852601B1 (ko) * 2011-05-31 2018-04-27 삼성전자주식회사 반도체 패키지 장치
KR20130014881A (ko) * 2011-08-01 2013-02-12 삼성전자주식회사 홈이 형성된 기판을 포함하는 반도체 장치
US9847317B2 (en) 2014-07-08 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of packaging semiconductor devices and packaged semiconductor devices
JP2016029681A (ja) * 2014-07-25 2016-03-03 イビデン株式会社 多層配線板及びその製造方法
JP6473595B2 (ja) 2014-10-10 2019-02-20 イビデン株式会社 多層配線板及びその製造方法
JP2016122802A (ja) 2014-12-25 2016-07-07 ルネサスエレクトロニクス株式会社 半導体装置
CN107273598B (zh) * 2017-06-09 2020-10-27 合肥芯荣微电子有限公司 一种SoC芯片PAD控制端寄存器RTL代码自动生成方法和系统
US10879195B2 (en) * 2018-02-15 2020-12-29 Micron Technology, Inc. Method for substrate moisture NCF voiding elimination

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0567698A (ja) 1991-09-06 1993-03-19 Hitachi Ltd テープキヤリアパツケージ
JPH07112028B2 (ja) * 1992-11-30 1995-11-29 日本電気株式会社 半導体チップの実装方法
US5468994A (en) * 1992-12-10 1995-11-21 Hewlett-Packard Company High pin count package for semiconductor device
US5592736A (en) * 1993-09-03 1997-01-14 Micron Technology, Inc. Fabricating an interconnect for testing unpackaged semiconductor dice having raised bond pads
US5475284A (en) * 1994-05-03 1995-12-12 Osram Sylvania Inc. Ballast containing circuit for measuring increase in DC voltage component
JP3150253B2 (ja) * 1994-07-22 2001-03-26 三菱電機株式会社 半導体装置およびその製造方法並びに実装方法
US5717252A (en) * 1994-07-25 1998-02-10 Mitsui High-Tec, Inc. Solder-ball connected semiconductor device with a recessed chip mounting area
CN1110846C (zh) * 1996-07-12 2003-06-04 富士通株式会社 半导体装置的制造方法
JP3611948B2 (ja) * 1997-05-16 2005-01-19 日本テキサス・インスツルメンツ株式会社 半導体装置及びその製造方法
JPH1174413A (ja) * 1997-07-01 1999-03-16 Sony Corp リードフレームとリードフレームの製造方法と半導体装置と半導体装置の組立方法と電子機器
JPH1140694A (ja) 1997-07-16 1999-02-12 Oki Electric Ind Co Ltd 半導体パッケージおよび半導体装置とその製造方法
JP3033541B2 (ja) * 1997-09-05 2000-04-17 日本電気株式会社 Ｔａｂテープ、半導体装置及び半導体装置の製造方法
JP3087709B2 (ja) * 1997-12-08 2000-09-11 日本電気株式会社 半導体装置およびその製造方法
JP2000156435A (ja) * 1998-06-22 2000-06-06 Fujitsu Ltd 半導体装置及びその製造方法
JP2000031323A (ja) * 1998-07-10 2000-01-28 Hitachi Cable Ltd 放熱板及び補強板付きｂｇａの製造方法

Also Published As

Publication number Publication date
US6818989B2 (en) 2004-11-16
KR100780829B1 (ko) 2007-11-29
US20020171145A1 (en) 2002-11-21
JP2002343902A (ja) 2002-11-29
KR20020089123A (ko) 2002-11-29

Similar Documents

Publication Publication Date Title
JP3651413B2 (ja) 半導体装置用テープキャリア及びそれを用いた半導体装置、半導体装置用テープキャリアの製造方法及び半導体装置の製造方法
JP3611948B2 (ja) 半導体装置及びその製造方法
US6828688B2 (en) Resin-sealed semiconductor device, circuit member used for the device, and method of manufacturing the circuit member
EP1740029B1 (en) Circuit substrate
US7049687B2 (en) Tape carrier package having stacked semiconductor elements, and short and long leads
JP2003068804A (ja) 電子部品実装用基板
JP3435403B2 (ja) 半導体装置とその製造方法ならびに半導体装置の実装構造および実装方法
JPH11176885A (ja) 半導体装置及びその製造方法、フィルムキャリアテープ、回路基板並びに電子機器
JP3281591B2 (ja) 半導体装置およびその製造方法
JP2012089898A (ja) 半田ボール及び半導体パッケージ
JP3313058B2 (ja) 半導体装置とその製造方法
KR100658120B1 (ko) 필름 기판을 사용한 반도체 장치 제조 방법
JP2003023243A (ja) 配線基板
JP2001358253A (ja) Ｂｇａ型半導体装置
JP2000058701A (ja) 補強部付キャリアテープおよびこれを用いた半導体装置
KR20180035968A (ko) 미세 패턴 및 피치 구현을 위한 배리어층을 갖는 리드 프레임 및 그 제조 방법과, 그 반도체 패키지
JP4454422B2 (ja) リードフレーム
KR100324633B1 (ko) 반도체장치
JP4507473B2 (ja) リードフレームの製造方法
JP2001358258A (ja) Ｂｇａ型半導体装置
JPH1116947A (ja) 半導体パッケージ及びその製造方法
JPH09246416A (ja) 半導体装置
JPH11204677A (ja) 半導体装置およびその製造方法
JP3192087B2 (ja) 半導体装置およびその製造方法
JPH118335A (ja) 回路基板及びその製造方法とこれを用いた半導体パッケージの製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041026

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041224

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050201

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050214

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090304

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090304

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100304

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100304

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110304

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120304

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees