JP2002343902A - 半導体装置用テープキャリア及びそれを用いた半導体装置 - Google Patents

半導体装置用テープキャリア及びそれを用いた半導体装置

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Abstract

(57)【要約】 （修正有） 【課題】絶縁皮膜の表面に設ける溝による封止樹脂の堰
き止め効果を向上させ、半導体装置用テープキャリア及
びそれを用いたＢＧＡ型チップサイズパッケージを有す
る半導体装置製造の生産性を向上する。 【解決手段】ワイヤボンディングを行うためのウインド
ウホール１８とその最寄りの半田ボール１２用開口部と
の間に存在する絶縁皮膜５の表面に、ウインドウホール
１８に沿って平たい断面形状の帯状の溝２０を設け、半
田ボール１２用開口部への封止樹脂の流れ込みを阻止す
る構造とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩチップと外
部端子間のインタポーザとしてＴＡＢテープ等を用いた
ＢＧＡ（Ball Grid Array）型テープキャリア及び半導
体装置に関するものであり、詳しくは配線パターンの設
けられている面側に、フォトソルダーレジスト（ＰＳ
Ｒ）の絶縁皮膜を、半田ボール用のビアホール（ＰＳＲ
ビア）を残して設けた、いわゆるＰＳＲビアタイプのＢ
ＧＡ型テープキャリア及び半導体装置に関するものであ
る。
【０００２】
【従来の技術】近年、半導体装置を用いる各種の機器で
は、特に携帯機器や移動体機器を中心にそのサイズの小
型軽量化が進められている。したがって、これら機器に
使用される半導体装置についても、その小型・薄型化が
要望されている。この要望に対して、近時、チップサイ
ズパッケージ（Chip Size Package；以下、ＣＳＰと略
称する）と称される、半導体素子とほぼ同一の大きさを
もつパッケージが提案され、これを用いた半導体装置の
製品化が実施されている。
【０００３】従来、このようなＣＳＰ半導体装置の種類
としては、ＬＳＩチップと外部端子間のインタポーザと
して、セラミック配線基板（Ceramics）を用いたもの
（ＣＣＳＰ）や、ＴＡＢ（Tape Automated Bonding）や
ＴＣＰ（Tape Carrier Package）と同様のフレキシブル
配線基板を用いたもの（ＴＣＳＰ）等が知られている。
【０００４】これらの代表例として、図８に、インタポ
ーザとしてＴＡＢテープを使用したＢＧＡ（Ball Grid
Array）型半導体装置を示す。これは、絶縁フィルムか
ら成るテープ基材２の配線パターン４の設けられている
面側に、フォトソルダーレジスト（ＰＳＲ）から成る絶
縁皮膜５を、半田ボール用開口部（ＰＳＲビア）１３を
残すようにして設けた、いわゆるＰＳＲビアタイプのＢ
ＧＡ型半導体装置である。
【０００５】即ち、図８は本発明の特に対象となる、従
来の半導体装置を断面で示したもので、半導体装置に使
用されるＴＡＢテープ（テープキャリア）１は、ポリイ
ミド等の樹脂製絶縁フィルムから成るテープ基材２の片
面に、接着剤３を介して接着された銅箔をフォトエッチ
ングすることにより形成された配線パターン（配線層）
４と、この配線パターン４上に印刷により形成された感
光性樹脂を、露光、現像を経てパターニングされた絶縁
皮膜（ＰＳＲ層）５から構成されている。配線パターン
４には、その一端部に半導体接続用のボンディングパッ
ド９が形成され、他端部又は中途部に半田ボール取り付
け用パッド３０が形成される。また絶縁皮膜５は、半田
ボール取り付け用パッド３０の領域の配線パターン面上
に、半田ボール用開口部１３を残すように形成される。
【０００６】そして、このＴＡＢテープ１を用いて図８
に示す半導体装置を製造する場合は、上記テープ基材２
の配線パターン４の設けられていない面（反対面）に、
接着剤６を介して半導体チップ７を貼り付け、半導体チ
ップ７の素子電極８と半導体素子搭載用配線テープの配
線パターン４の一部であるボンディングパッド９とを金
ワイヤから成るボンディングワイヤ１０にて電気的に接
続する。
【０００７】次に、このワイヤボンディングによる接続
部、つまりボンディングリードの部分を封止樹脂１１に
より封止した後、リフロー処理により形成された半田ボ
ール１２を、半田ボール用開口部１３に格子状に配設
し、半田ボール取り付け用パッド３０に半田ボール１２
を取り付ける。
【０００８】この半導体装置によれば、半導体チップ７
の素子形成面を載せるテープ基材面と反対の側の面に配
線パターンたる配線パターン４を設けているので、半導
体チップ７の素子電極８と配線パターン４とをウインド
ウホール１８内を通るボンディングワイヤ１０で接合す
ることが可能となる。したがって半導体チップ７の外周
側を回すことなくボンディングワイヤ１０を配設するこ
とができ、これによりボンディングワイヤ１０の配線ス
ペースを半導体チップ７の外周側に確保する必要がなく
なることから、装置全体の小型・薄型化を図ることがで
きる。また、ワイヤ接合を行えることから、ボンディン
グワイヤ１０によって半導体素子と基板との間の熱膨張
率の差を吸収することができ、これにより高価なセラミ
ックス基板でなく安価な樹脂基板を使用することが可能
となる等の利点が得られる。
【０００９】
【発明が解決しようとする課題】しかしながら、ボンデ
ィングリードの部分を封止樹脂により封止する時に、当
該封止樹脂がＰＳＲパターン上を伝わり、半田ボール用
開口部（ＰＳＲビア）まで流れてしまう現象が発生し、
これにより、半田ボールが欠落する不良が発生すること
が分かった。すなわち、図８に示す半導体装置では、封
止樹脂１１がＰＳＲ層上を流れ出し、開口部１３を汚染
するという問題点がある。
【００１０】この問題の解決策としては、例えば図９の
ような改良を施すことが考えられる。すなわち、図９で
はボンディングパッド９と半田ボール用開口部（ＰＳＲ
ビア）１３との間に、最大３本の独立した溝１４を形成
し、これにより封止樹脂の半田ボール用開口部１３への
流れ込みを阻止する。尚、溝１４が下地の配線パターン
（配線層）４に達した場合、配線パターン４が外気に触
れ半導体装置の長期使用による腐食が懸念されることか
ら、溝１４の底部には絶縁皮膜５のＰＳＲ層を残す必要
がある。
【００１１】しかし、図９に示す独立した溝１４では、
溝と溝の間の感光性樹脂部分に、強度を保つ為にある程
度の幅が必要であり、これにより溝１４自体の幅が制限
されてしまう。よって上記図９の溝形状では、封止樹脂
１１を堰き止める効果が不十分であり、製造歩留まりを
低下させる恐れがあった。
【００１２】そこで、本発明の目的は、上記課題を解決
し、溝による封止樹脂の堰き止め効果を向上させ、半導
体装置用テープキャリア及びそれを用いた半導体装置の
生産性を向上させることにある。但し、堰き止めの目的
で形成される溝は、下地配線層の露出の無い形状にする
必要がある。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、ＰＳＲ溝の幅を広く形成することで、
更にはその底面を粗化された状態に形成することで、堰
き止め効果向上を狙うものであり、具体的には次のよう
に構成するものである。
【００１４】請求項１の発明に係る半導体装置用テープ
キャリアは、樹脂製絶縁フィルムから成るテープ基材の
片面に金属箔で配線パターンを形成し、この配線パター
ンの一端部に半導体接続用のボンディングパッドを形成
するとともに、他端部又は中途部に半田ボール取り付け
用パッドを形成し、半田ボール取り付け用パッドの領域
の配線パターン面上に、半田ボール用開口部を残して絶
縁皮膜を形成し、さらにワイヤボンディングを行うため
のウインドウホールを形成した半導体装置用テープキャ
リアにおいて、前記ウインドウホールとその最寄りの半
田ボール用開口部との間に存在する絶縁皮膜の表面に、
ウインドウホールに沿って平たい断面形状の帯状の溝を
設け、半田ボール用開口部への封止樹脂の流れ込みを阻
止する構造としたことを特徴とする。
【００１５】本発明によれば、半田ボール用開口部への
封止樹脂の流れ込みを阻止する溝を、ウインドウホール
に沿った平たい断面形状の帯状の溝の形で、絶縁皮膜の
表面に設けているため、図９のように３条の細い溝とし
て設ける場合に較べ、より効果的に半田ボール用開口部
への封止樹脂の流れ込みを阻止することができる。
【００１６】請求項２の発明は、請求項１記載の半導体
装置用テープキャリアにおいて、前記帯状の溝はその底
面が粗化されていることを特徴とする。
【００１７】この特徴によれば、帯状の溝はその底面が
粗化されていることから、溝の底面が平滑な場合に較
べ、より効果的に半田ボール用開口部への封止樹脂の流
れ込みを阻止することができる。
【００１８】請求項３の発明は、請求項１又は２記載の
半導体装置用テープキャリアにおいて、前記絶縁皮膜が
感光性樹脂層から成り、前記帯状の溝が、この感光性樹
脂層に対する露光工程において、微小な遮光部分を一定
間隔に配置したマスクを用い、その微小な遮光部分に則
した形状で感光性樹脂層を硬化させ、現像工程で硬化し
ていない感光性樹脂を取り除くことにより形成されてい
ることを特徴とする。
【００１９】請求項４の発明は、請求項１又は２記載の
半導体装置用テープキャリアにおいて、前記帯状の溝
が、切り刃を用いた機械的な溝形成法により形成されて
いることを特徴とする。
【００２０】請求項５の発明は、請求項１〜４のいずれ
かに記載の半導体装置用テープキャリアにおいて、前記
絶縁皮膜は感光性樹脂を印刷又は霧状散布或いはディッ
プすることにより形成されていることを特徴とする。
【００２１】請求項６の発明に係る半導体装置は、請求
項１〜５のいずれかに記載の半導体装置用テープキャリ
アを用い、そのキャリアテープの前記テープ基材の配線
パターンの設けられていない面（反対面）に、接着剤を
介して半導体チップを貼り付け、半導体チップの素子電
極と配線パターンの一部であるボンディングパッドとを
ボンディングワイヤにて電気的に接続し、この接続部を
封止樹脂により封止した後、半田ボール用開口部の半田
ボール取り付け用パッドに半田ボールを取り付けたこと
を特徴とする。
【００２２】本発明においては、絶縁皮膜の表面に、半
田ボール用開口部への封止樹脂の流れ込みを阻止する溝
部が平たい断面形状の帯状の溝として設けられているの
で、ワイヤボンディングに用いたウインドウホールに封
止樹脂を注入して封止する際、その封止樹脂がウインド
ウホール側から半田ボール取り付けパッドの存在する半
田ボール用開口部へ流れ込もうとする事態となった場合
でも、先に上記帯状の溝に流れ込み、且つ当該溝は平た
い断面の帯状で断面積が大きいことから、半田ボール用
開口部への流れ込みが上記帯状の溝で効果的に阻止され
る。これにより半田ボール取り付けパッドが露出した状
態に維持されることになり、半田ボール取り付けパッド
に取り付けた半田ボールが欠落するという不良の発生を
防止することができる。
【００２３】
【発明の実施の形態】以下、本発明を図示の実施形態に
基づいて説明する。 （実施形態１）図１は、ＬＳＩチップと外部端子間のイ
ンタポーザとしてＴＡＢテープを用いた第１の実施形態
に係るＢＧＡ型半導体装置の断面図であり、図２は図１
のＡ−Ａ’部の断面拡大図である。
【００２４】図１及び図２に示すＢＧＡ型半導体装置
は、インタポーザとして次のように構成したＴＡＢテー
プを用いて構成されている。
【００２５】即ち、図示の半導体装置に使用されるＴＡ
Ｂテープ１は、ポリイミド樹脂製絶縁フィルムから成る
テープ基材２の片面に接着剤４によって金属箔たる銅箔
を接着し、この銅箔をフォトエッチングすることにより
形成した配線パターン４を有し、その配線パターン４の
一端部には、半導体接続用のボンディングパッド９が形
成され、また他端部又は中途部には、半田ボール取り付
け用パッド３０が形成されている。また、半田ボール取
り付け用パッド３０の領域の配線パターン面上には、印
刷により形成したフォトソルダーレジスト（ＰＳＲ）か
ら成る絶縁皮膜５が、上記半田ボール取り付け用パッド
３０と対応する半田ボール用開口部１３を残す所定のパ
ターン（ＰＳＲパターン）にて設けられている。この絶
縁皮膜５が覆っているのは半田ボール取り付け用パッド
３０の領域の配線パターン面であり、ボンディングパッ
ド９の部分及びそれより内側の部分は覆っておらず、従
ってボンディングパッド９は半田ボール取り付け用パッ
ド３０と同様に露出された状態になっている。
【００２６】このＴＡＢテープ１には、更に、ウインド
ウホール１８とその最寄りの半田ボール用開口部１３と
の間に存在する絶縁皮膜５の表面に、ウインドウホール
１８に沿って平たい断面形状の帯状の溝２０が設けられ
ており、これにより半田ボール用開口部への封止樹脂の
流れ込みを阻止する構造となっている。従って、上記絶
縁皮膜５における所定パターンの厚味は、ボンディング
パッド９と半田ボール用開口部１３との間で部分的に薄
く構成されている。この帯状の溝２０は、その底面２１
が粗化されている。本実施形態では、溝２０はウインド
ウホール１８の両側に平行に直線状に設けられている。
【００２７】上記帯状の溝２０は、感光性樹脂層から成
る上記絶縁皮膜５に対する露光工程において、微小な遮
光部分を一定間隔に配置したマスクを用い、その微小な
遮光部分に則した形状で感光性樹脂層を硬化させ、現像
工程で硬化していない感光性樹脂を取り除くことにより
形成されている。
【００２８】図３に、この帯状のＰＳＲ溝２０を形成す
るＰＳＲ工程を示す。まず、図３（ａ）に示す絶縁フィ
ルム製のテープ基材２上に接着剤３を介して配置された
配線パターン４上に、図３（ｂ）に示す如く絶縁皮膜５
となる感光性樹脂が印刷される。
【００２９】次いで、溝部２０（ＰＳＲ溝）を形成する
露光工程においては、図３（ｃ）に示すように、露光光
１９の透過する部分（透光部）１５ａと遮蔽される部分
（遮光部）１５ｂを有する露光マスク１５を用意する。
そして、露光マスク１５の上方から露光光１９を絶縁皮
膜５のフォトソルダーレジストに当て、感光性樹脂を露
光すると、露光光１９が透過し露光された部分の感光性
樹脂部分５ａ（斜線を施してない部分：露光部分）につ
いては硬化され、反対に遮光された部分の感光性樹脂部
分５ｂ（斜線を施した部分：非露光部分）は硬化しな
い。そこで、図３（ｄ）に示す現像工程において、この
硬化していない感光性樹脂部分５ｂ（非露光部分）を除
去すると、平たい断面形状の帯状の溝２０の基本形状が
得られる。
【００３０】さらに本発明では、図３（ｃ）の露光工程
において、上記溝２０に対応する遮光部１５ｂの構成に
ついては、露光マスク１５中に、微細な透光部分ａと遮
光部分ｂを一定間隔で溝２０の幅方向に繰り返し設けた
反復微細遮光パターン部１６として形成しておく。そし
て、この反復微細遮光パターン部１６を有する露光マス
ク１５を用い、その上方より露光光１９ａを照射するこ
とにより、反復微細遮光パターン部１６の遮光部分ｂに
相当する感光性樹脂を微細に硬化させ、底面２１が粗化
された状態のＰＳＲ溝２０が形成される。ここで上記溝
２０に対応する遮光部１５ｂを構成する微細な遮光部分
ｂは、一定間隔で２０本前後配置されていることが好ま
しい。露光光１９のうち、下地の銅箔（配線パターン
４）や接着剤３の層に反射する露光光により、底面２１
のみが硬化するハーフ露光された状態となり、これによ
り底面２１が粗化された平たい断面形状のＰＳＲの溝２
０が形成される。
【００３１】次に、上記テープ基材２、接着剤４、配線
パターン４、絶縁皮膜５及び溝２０から成るＴＡＢテー
プ１に、或いは更に半導体チップ搭載用の接着剤６を設
けたＴＡＢテープ１に対して、半導体素子とワイヤボン
ディングを行うための接続用ウインドウホール１８が打
ち抜きにより形成され、以てＢＧＡ型インターポーザと
してのＴＡＢテープ１が完成される。このウインドウホ
ール１８を中心としてみた場合、ＴＡＢテープ１は、そ
のテープ基材２の片面上に、半導体チップ７とワイヤボ
ンディングを行うための接続用のウインドウホール予定
部を定め、このウインドウホール予定部の両側に金属箔
で配線パターン４を形成し、この各配線パターン４のウ
インドウホール予定部に近い側の一端部に半導体接続用
のボンディングパッド９を形成するとともに、他端部又
は中途部に半田ボール取り付け用パッド３０を形成し、
半田ボール取り付け用パッド３０の領域の配線パターン
面上に絶縁皮膜５を形成した構造となる。
【００３２】次に、上記インターポーザを用いて半導体
装置を組み立てる。この実施形態の半導体装置の場合、
銅箔パターンの存在しないテープ基材２上に半導体チッ
プ７をエラストマ系接着剤６にて貼り付けてあり、ウイ
ンドウホール１８を介してボンディングパッド４と半導
体チップ７の電極８とを金ワイヤから成るボンディング
ワイヤ１０でワイヤボンディングして電気的に接続し、
それらの接続部を封止樹脂１１で封止し、さらに半田ボ
ール取り付けパッド３０に、リフロー処理により形成さ
れた半田ボール１２を取り付けて、アレイ状に配設し、
ＢＧＡ型半導体装置を作成した。
【００３３】上記ワイヤボンディングによる接続部の封
止処理は、封止樹脂１１をウインドウホール１８に注入
することで行う。その際、ボンディングパッド９と半田
ボール用開口部１３との間における絶縁皮膜５の表面に
は、ウインドウホールに沿って、半田ボール用開口部１
３への封止樹脂１１の流れ込みを阻止する平たい断面形
状の帯状の溝２０を設けているため、ウインドウホール
１８に注入した封止樹脂１１がウインドウホール１８側
から半田ボール用開口部１３へ流れ込もうとした場合で
も、先に溝部２０に流れ込むため、半田ボール用開口部
１３への流れ込みが上記溝部２０で阻止される。この溝
２０は、平たい断面形状の帯状の溝として形成されてい
るため、その流れ込み阻止の能力は、図９のように３条
の細い溝１４を設けた場合よりも大きい。従って、より
効果的に半田ボール用開口部１３への封止樹脂１１の流
れ込みを阻止することができる。このため半田ボール用
開口部１３の底部に存在する半田ボール取り付けパッド
３０が封止樹脂１１で覆われてしまうことがなくなり、
常に露出した状態に維持されることから、これに取り付
けた半田ボール１２が欠落するという不良の発生が防止
される。
【００３４】＜他の実施形態、変形例＞ （実施形態２）上記実施形態１では、平たい断面形状の
帯状のＰＳＲ溝２０を、ウインドウホール１８の樹脂封
止部と半田ボール搭載部である半田ボール用開口部１３
との間に、それぞれ１本づつ配設したが、複数本配設す
ることもできる。図４に、ＰＳＲ溝２０を、樹脂封止部
と半田ボール搭載部の間に２数本づつ配設した構成例
を、また図５にその２つのＰＳＲ溝２０を形成する製造
工程を示す。 （実施形態３）図６は、底面２１が粗化された上記ＰＳ
Ｒ溝２０における半田ボール用開口部１３側の側縁を、
半田ボール搭載部に沿った波状に形成し、封止樹脂１１
が溝２０に沿って半田ボール間に流れるようにした構成
例を示す。 （実施形態４）本実施形態では、ＰＳＲ溝２０の形成
は、露光光を部分的に遮光し、硬化していないＰＳＲを
現像で取り除くことで形成しているが、機械的に溝を形
成する方法や、薬品による化学的な方法で形成しても良
い。例えば、図７に示すように、切り刃１７を用いて溝
２０を形成することもできる。 （実施形態５）本実施形態では、絶縁皮膜５を形成する
方法として、感光性樹脂を印刷により塗布しているが、
スプレーによる霧状の液体を散布する方法や、樹脂の入
った層に塗布部を漬ける方法で行っても良い。
【００３５】
【発明の効果】以上説明したように本発明によれば、封
止樹脂の流れ込みを阻止する溝を、ウインドウホールに
沿った平たい断面形状の帯状の溝の形で、絶縁皮膜の表
面に設けているため、図９のように３条の細い溝として
設ける場合に較べ、より効果的に半田ボール用開口部へ
の封止樹脂の流れ込みを阻止することができる。
【００３６】このため、ＰＳＲ溝による封止樹脂を堰き
止める効果が向上し、半田ボール搭載部の汚染が防止さ
れることにより、半導体装置組み立ての歩留まりが向上
し、生産性を改善することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＰＳＲ溝パター
ンを有する半導体装置の斜視図である。
【図２】図１の半導体装置のＡ−Ａ′線に沿った断面図
である。
【図３】本発明のＰＳＲ溝を形成するＰＳＲ工程を示す
断面図である。
【図４】本発明の第２の実施形態を示したもので、ＰＳ
Ｒ溝を複数有する半導体装置の断面図である。
【図５】図４のＰＳＲ溝を複数形成するＰＳＲ工程にお
ける露光工程を示す断面図である。
【図６】本発明の第３の実施形態を示したもので、ＰＳ
Ｒ溝が半田ボール搭載部に沿って波状に形成された実施
形態の上面図を示す。
【図７】本発明の第４の実施形態を示したもので、ＰＳ
Ｒ溝を切り刃で機械的に形成する方法の模式図である。
【図８】従来の、ＰＳＲ層に溝が形成されていない半導
体装置の断面図である。
【図９】図８の半導体装置を改良し、ＰＳＲ層に独立し
た３本の溝を形成した半導体装置の断面図である。
【符号の説明】
１ ＴＡＢテープ（テープキャリア） ２ テープ基材 ３ 接着剤 ４ 配線パターン（配線層） ５ 絶縁皮膜（ＰＳＲ層） ７ 半導体チップ １１ 封止樹脂 １２ 半田ボール １３ 半田ボール用開口部（ＰＳＲビア） １５ 露光マスク １６ 反復微細遮光パターン部 １７ 切り刃 １８ ウインドウホール ２０ 溝 ２１ 底面 ３０ 半田ボール取り付け用パッド

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】樹脂製絶縁フィルムから成るテープ基材の
    片面に金属箔で配線パターンを形成し、この配線パター
    ンの一端部に半導体接続用のボンディングパッドを形成
    するとともに、他端部又は中途部に半田ボール取り付け
    用パッドを形成し、半田ボール取り付け用パッドの領域
    の配線パターン面上に、半田ボール用開口部を残して絶
    縁皮膜を形成し、さらにワイヤボンディングを行うため
    のウインドウホールを形成した半導体装置用テープキャ
    リアにおいて、 前記ウインドウホールとその最寄りの半田ボール用開口
    部との間に存在する絶縁皮膜の表面に、ウインドウホー
    ルに沿って平たい断面形状の帯状の溝を設け、半田ボー
    ル用開口部への封止樹脂の流れ込みを阻止する構造とし
    たことを特徴とする半導体装置用テープキャリア。
  2. 【請求項２】請求項１記載の半導体装置用テープキャリ
    アにおいて、 前記帯状の溝はその底面が粗化されていることを特徴と
    する半導体装置用テープキャリア。
  3. 【請求項３】請求項１又は２記載の半導体装置用テープ
    キャリアにおいて、 前記絶縁皮膜が感光性樹脂層から成り、 前記帯状の溝が、この感光性樹脂層に対する露光工程に
    おいて、微小な遮光部分を一定間隔に配置したマスクを
    用い、その微小な遮光部分に則した形状で感光性樹脂層
    を硬化させ、現像工程で硬化していない感光性樹脂を取
    り除くことにより形成されていることを特徴とする半導
    体装置用テープキャリア。
  4. 【請求項４】請求項１又は２記載の半導体装置用テープ
    キャリアにおいて、 前記帯状の溝が、切り刃を用いた機械的な溝形成法によ
    り形成されていることを特徴とする半導体装置用テープ
    キャリア。
  5. 【請求項５】請求項１〜４のいずれかに記載の半導体装
    置用テープキャリアにおいて、前記絶縁皮膜は感光性樹
    脂を印刷又は霧状散布或いはディップすることにより形
    成されていることを特徴とする半導体装置用テープキャ
    リア。
  6. 【請求項６】請求項１〜５のいずれかに記載の半導体装
    置用テープキャリアを用い、そのキャリアテープの前記
    テープ基材の配線パターンの設けられていない面（反対
    面）に、接着剤を介して半導体チップを貼り付け、半導
    体チップの素子電極と配線パターンの一部であるボンデ
    ィングパッドとをボンディングワイヤにて電気的に接続
    し、この接続部を封止樹脂により封止した後、半田ボー
    ル用開口部の半田ボール取り付け用パッドに半田ボール
    を取り付けたことを特徴とする半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006073825A (ja) * 2004-09-02 2006-03-16 Toshiba Corp 半導体装置及びその実装方法
KR101099688B1 (ko) 2010-01-29 2011-12-28 삼성전기주식회사 단층 보드온칩 패키지 기판 및 그 제조방법
KR101731683B1 (ko) * 2014-07-08 2017-04-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스를 패키징하는 방법 및 패키징된 반도체 디바이스

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004001838A1 (en) * 2002-06-19 2003-12-31 Chuen Khiang Wang Packaging of a microchip device-i
US7323772B2 (en) * 2002-08-28 2008-01-29 Micron Technology, Inc. Ball grid array structures and tape-based method of manufacturing same
DE10243637B4 (de) * 2002-09-19 2007-04-26 Ruwel Ag Leiterplatte mit mindestens einem starren und mindestens einem flexiblen Bereich sowie Verfahren zur Herstellung von starr-flexiblen Leiterplatten
US20070197030A1 (en) * 2002-10-10 2007-08-23 Samsung Electronics Co., Ltd. Center pad type ic chip with jumpers, method of processing the same and multi chip package
KR100517075B1 (ko) 2003-08-11 2005-09-26 삼성전자주식회사 반도체 소자 제조 방법
TWI225701B (en) * 2003-09-17 2004-12-21 Advanced Semiconductor Eng Process for forming bumps in adhesive layer in wafer level package
DE102005003390B4 (de) * 2005-01-24 2007-09-13 Qimonda Ag Substrat für ein FBGA-Halbleiterbauelement
JP2006295019A (ja) * 2005-04-14 2006-10-26 Fujitsu Ltd 電子部品を基板に取り付け及び取り外す加熱装置
JP4535969B2 (ja) * 2005-08-24 2010-09-01 新光電気工業株式会社 半導体装置
JP2007067272A (ja) * 2005-09-01 2007-03-15 Nitto Denko Corp Ｔａｂ用テープキャリアおよびその製造方法
KR100711966B1 (ko) * 2005-10-07 2007-05-02 삼성전기주식회사 패키지 기판, 반도체 패키지 및 반도체 패키지 제작방법
US20070278671A1 (en) * 2006-06-02 2007-12-06 Powertech Technology Inc. Ball grind array package structure
KR100891516B1 (ko) * 2006-08-31 2009-04-06 주식회사 하이닉스반도체 적층 가능한 에프비지에이 타입 반도체 패키지와 이를이용한 적층 패키지
US7901989B2 (en) * 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US7829438B2 (en) * 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US7759166B2 (en) * 2006-10-17 2010-07-20 Tessera, Inc. Microelectronic packages fabricated at the wafer level and methods therefor
TWI338353B (en) * 2006-11-06 2011-03-01 Advanced Semiconductor Eng Package structure and subtrate board thereof
US7952195B2 (en) * 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
EP2186134A2 (en) 2007-07-27 2010-05-19 Tessera, Inc. Reconstituted wafer stack packaging with after-applied pad extensions
US8551815B2 (en) 2007-08-03 2013-10-08 Tessera, Inc. Stack packages using reconstituted wafers
US8043895B2 (en) * 2007-08-09 2011-10-25 Tessera, Inc. Method of fabricating stacked assembly including plurality of stacked microelectronic elements
US7919868B2 (en) * 2007-08-15 2011-04-05 Qimonda Ag Carrier substrate and integrated circuit
EP2308087B1 (en) * 2008-06-16 2020-08-12 Tessera, Inc. Stacking of wafer-level chip scale packages having edge contacts
WO2010104610A2 (en) * 2009-03-13 2010-09-16 Tessera Technologies Hungary Kft. Stacked microelectronic assemblies having vias extending through bond pads
US20100289132A1 (en) * 2009-05-13 2010-11-18 Shih-Fu Huang Substrate having embedded single patterned metal layer, and package applied with the same, and methods of manufacturing of the substrate and package
US8367473B2 (en) * 2009-05-13 2013-02-05 Advanced Semiconductor Engineering, Inc. Substrate having single patterned metal layer exposing patterned dielectric layer, chip package structure including the substrate, and manufacturing methods thereof
TW201041105A (en) * 2009-05-13 2010-11-16 Advanced Semiconductor Eng Substrate having single patterned metal layer, and package applied with the same, and methods of manufacturing the substrate and package
US8288869B2 (en) * 2009-05-13 2012-10-16 Advanced Semiconductor Engineering, Inc. Semiconductor package with substrate having single metal layer and manufacturing methods thereof
JP2011014871A (ja) * 2009-06-01 2011-01-20 Elpida Memory Inc 半導体装置
TWI425603B (zh) * 2009-09-08 2014-02-01 Advanced Semiconductor Eng 晶片封裝體
KR101614856B1 (ko) * 2009-10-12 2016-04-22 삼성전자주식회사 반도체 칩의 실장 기판, 이를 갖는 반도체 패키지 및 반도체 패키지의 제조 방법
US8786062B2 (en) 2009-10-14 2014-07-22 Advanced Semiconductor Engineering, Inc. Semiconductor package and process for fabricating same
US20110084372A1 (en) 2009-10-14 2011-04-14 Advanced Semiconductor Engineering, Inc. Package carrier, semiconductor package, and process for fabricating same
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
JP5590223B2 (ja) * 2011-03-25 2014-09-17 株式会社村田製作所 セラミック多層基板
KR101852601B1 (ko) * 2011-05-31 2018-04-27 삼성전자주식회사 반도체 패키지 장치
KR20130014881A (ko) * 2011-08-01 2013-02-12 삼성전자주식회사 홈이 형성된 기판을 포함하는 반도체 장치
JP2016029681A (ja) * 2014-07-25 2016-03-03 イビデン株式会社 多層配線板及びその製造方法
JP6473595B2 (ja) 2014-10-10 2019-02-20 イビデン株式会社 多層配線板及びその製造方法
JP2016122802A (ja) 2014-12-25 2016-07-07 ルネサスエレクトロニクス株式会社 半導体装置
CN107273598B (zh) * 2017-06-09 2020-10-27 合肥芯荣微电子有限公司 一种SoC芯片PAD控制端寄存器RTL代码自动生成方法和系统
US10879195B2 (en) * 2018-02-15 2020-12-29 Micron Technology, Inc. Method for substrate moisture NCF voiding elimination

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0567698A (ja) 1991-09-06 1993-03-19 Hitachi Ltd テープキヤリアパツケージ
JPH07112028B2 (ja) * 1992-11-30 1995-11-29 日本電気株式会社 半導体チップの実装方法
US5468994A (en) * 1992-12-10 1995-11-21 Hewlett-Packard Company High pin count package for semiconductor device
US5592736A (en) * 1993-09-03 1997-01-14 Micron Technology, Inc. Fabricating an interconnect for testing unpackaged semiconductor dice having raised bond pads
US5475284A (en) * 1994-05-03 1995-12-12 Osram Sylvania Inc. Ballast containing circuit for measuring increase in DC voltage component
JP3150253B2 (ja) * 1994-07-22 2001-03-26 三菱電機株式会社 半導体装置およびその製造方法並びに実装方法
US5717252A (en) * 1994-07-25 1998-02-10 Mitsui High-Tec, Inc. Solder-ball connected semiconductor device with a recessed chip mounting area
EP1189271A3 (en) * 1996-07-12 2003-07-16 Fujitsu Limited Wiring boards and mounting of semiconductor devices thereon
JP3611948B2 (ja) * 1997-05-16 2005-01-19 日本テキサス・インスツルメンツ株式会社 半導体装置及びその製造方法
JPH1174413A (ja) * 1997-07-01 1999-03-16 Sony Corp リードフレームとリードフレームの製造方法と半導体装置と半導体装置の組立方法と電子機器
JPH1140694A (ja) 1997-07-16 1999-02-12 Oki Electric Ind Co Ltd 半導体パッケージおよび半導体装置とその製造方法
JP3033541B2 (ja) * 1997-09-05 2000-04-17 日本電気株式会社 Ｔａｂテープ、半導体装置及び半導体装置の製造方法
JP3087709B2 (ja) * 1997-12-08 2000-09-11 日本電気株式会社 半導体装置およびその製造方法
JP2000156435A (ja) * 1998-06-22 2000-06-06 Fujitsu Ltd 半導体装置及びその製造方法
JP2000031323A (ja) * 1998-07-10 2000-01-28 Hitachi Cable Ltd 放熱板及び補強板付きｂｇａの製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006073825A (ja) * 2004-09-02 2006-03-16 Toshiba Corp 半導体装置及びその実装方法
KR101099688B1 (ko) 2010-01-29 2011-12-28 삼성전기주식회사 단층 보드온칩 패키지 기판 및 그 제조방법
KR101731683B1 (ko) * 2014-07-08 2017-04-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스를 패키징하는 방법 및 패키징된 반도체 디바이스
US9847317B2 (en) 2014-07-08 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of packaging semiconductor devices and packaged semiconductor devices
US10043778B2 (en) 2014-07-08 2018-08-07 Taiwan Semiconductor Manufacturing Company Methods of packaging semiconductor devices and packaged semiconductor devices
US10510719B2 (en) 2014-07-08 2019-12-17 Taiwan Semiconductor Manufacturing Company Methods of packaging semiconductor devices and packaged semiconductor devices

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